JP2006173641A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】非シリサイド領域形成用の絶縁膜をウエットエッチングすることで生じる、分離絶縁膜の後退やサイドウオールの後退を防止する。
【解決手段】ポリシリコン膜表面およびシリコン基板表面を露出させる第１工程と、レジストパターンニングする第２工程と、レジスト膜５をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜５が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する第３工程と、レジスト膜５を除去する第４工程と、シリコン基板１上に高融点金属膜６を堆積した後に第１の熱処理を行って、イオン注入領域以外の領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層７を形成する第５工程と、イオン注入領域上の高融点金属膜６を除去する第６工程とを含む。
【選択図】図４

Description

この発明は、ＭＯＳトランジスタを有する半導体装置の製造方法に関する。

近年、ＭＯＳトランジスタを含むＬＳＩの製造工程は、ＬＳＩのなお一層の高速化及び高集積化を図るため、該ＭＯＳトランジスタの微細化がますます強く要望されている。

ＭＯＳトランジスタの微細化を進展するには、トランジスタのゲート長及びゲート幅の各寸法を縮小するだけではなく、ソースドレイン拡散層の接合面を浅くする浅接合化をも行なう必要がある。

一方で、ゲート長の縮小化にともなうゲート電極のシート抵抗増大や、ソースドレイン拡散層の縮小化と浅接合化にともなう拡散層のシート抵抗増大を補う必要性がある。これらを対策するために最近では、ゲート電極上部およびソースドレイン拡散層表面をシリサイド化するシリサイドプロセスが多用されるようになった。シリサイドプロセスは、ポリシリコンで形成されたゲート電極上部とソースドレイン拡散層であるシリコン表面部に、スパッタリング法を用いて高融点金属（例えば、Ｃｏ、Ｔｉ、Ｎｉ）を堆積し、その後の熱処理にてゲート電極上部ではポリシリコンと、ソースドレイン拡散層表面はシリコンと高融点金属膜とを反応させてシリサイド層を形成し、低抵抗化を図る。

一方で、ＬＳＩのＩ／Ｏ回路部では静電破壊等を防止するため逆に、ゲートやソースドレイン抵抗の高抵抗化が要求される。又、アナログ回路においても高抵抗箇所の要求がある。したがって、ＬＳＩを構成する大部分はゲートとソースドレイン部はシリサイド化されるが、上記Ｉ／Ｏ部あるいはアナログ回路の一部のトランジスタや抵抗はシリサイド化せず使用される。すなわちトランジスタのゲート電極やソースドレイン電極あるいはアナログ回路の抵抗として用いるゲートポリシリコンあるいはソースドレイン領域をシリサイドさせない半導体装置の製造方法が必要となる。これを、非シリサイド化と呼ぶ。

非シリサイド領域を形成する半導体装置の形成方法として一般的に下記に示す従来例の方法が用いられている。

図５は従来例における半導体装置の断面図を示す。

図５において、１はシリコン基板である。２は分離絶縁膜である。３はイオン注入された拡散層でありソースドレインを形成する。４は非シリサイド形成用絶縁膜である。５は非シリサイド領域形成用のレジストである。６はシリサイドを形成するために用いる高融点金属膜である。７はシリサイド膜である。

次に図５の半導体装置の製造方法を説明する。

図５において（ａ）は、シリコン基板１上にトランジスタ等の素子を電気的に分離するための分離絶縁膜２を形成した後、ゲート絶縁膜やゲート電極を形成し、ソースドレイン部の注入拡散層３を形成した状態である。（ａ）では、トランジスタのゲート電極等は図面上省略した。（ｂ）は非シリサイド形成用の絶縁膜４をＣＶＤ法によって堆積した状態である。（ｃ）は非シリサイド領域形成用のレジスト５を塗布しパターニングした状態である。レジスト５の開口部はシリサイド化を行ない、レジスト５が存在する箇所では非シリサイド部となるようにパターニングされている。（ｄ）はレジスト５をマスクとして希釈フッ酸溶液やＢＨＦ溶液を用いて非シリサイド形成用絶縁膜４をウエットエッチングした状態である。（ｅ）はレジストを除去し、高融点金属膜６を堆積した状態である。高融点金属膜６としてはＣｏ、Ｔｉ、Ｎｉ膜等が用いられる。（ｆ）はシリサイド形成のためにＲＴＡ等を用いた熱処理を実施しシリコン膜１と高融点金属膜６が接触している箇所でシリサイド化を行ないその後シリサイド化されていない領域、すなわち、非シリサイド形成用絶縁膜４等の絶縁膜上の高融点金属膜６を選択ウエットエッチング除去しシリサイド化反応したシリサイド膜７のみを残した状態である。以上の形成方法によってシリサイド領域と非シリサイド領域を形成することが可能となる。

従来例として、特許文献１にあるように非シリサイド形成用絶縁膜４をソースドレイン拡散層形成のためのイオン注入を行った後、短時間熱処理を行ない、熱酸化膜を形成する方法もある。ＣＶＤ絶縁膜４に変えて、急速熱酸化を用いて形成した酸化膜を非シリサイド形成用絶縁膜４とする方法である。
特開平１１−１４５０８０号公報

以上のように構成された従来の半導体装置の製造方法では、以下に述べるような課題を有する。

従来例では、非シリサイド形成用絶縁膜４をエッチングする際にウエットエッチングを行っているため、オーバーエッチングによる分離絶縁膜２の後退やトランジスタのサイドウオールの後退が生じるという課題を有する。この後退によって、シリサイド形成による接合リーク電流増加の問題点が発生する。特に最近の半導体装置においては、微細化が進行しているため、ソースドレインの浅接合化が進み、後のシリサイド形成において接合リークが発生しやすくなっている。又、分離酸化膜もシャロートレンチアイソレーション（ＳＴＩ）化が進み、ＳＴＩエッジでの接合リークが問題となる。上記ウエットエッチングによるＳＴＩ分離の後退で、ＳＴＩエッジ部において特に接合リークが発生しやすくなることが最大の課題となるため、ウエットエッチングによるＳＴＩの後退を極力避けなければならない。

一方、ＳＴＩの後退を避けるためウエットエッチングをドライエッチングに変更したとしてもドライエッチング特有のエッチング残渣が発生し、シリサイド化されない箇所が発生し歩留まり低下の原因となる。又、ドライエッチングによってシリコン表面にダメージや不純物等が入りシリサイド化も阻害する。

そのため、シリサイド化前はウエットエッチングによる非シリサイド形成用絶縁膜のエッチングが望ましいが、上記、従来例のように分離絶縁膜２の後退やトランジスタのサイドウオールの後退を制御しなければならないことが課題となっている。

したがって、この発明の目的は、非シリサイド領域形成用のシリサイド化防止用絶縁膜をウエットエッチングすることで生じる、分離絶縁膜の後退やサイドウオールの後退を防止する半導体装置の製造方法を提供することである。

上記の目的を達成するために、この発明の請求項１記載の半導体装置の製造方法は、分離絶縁膜およびゲート絶縁膜が形成されたシリコン基板上に、ポリシリコン膜からなるゲート電極を有するＭＯＳトランジスタを形成する半導体装置の製造方法であって、前記ゲート電極上部およびソースドレイン領域となる前記シリコン基板上部に残存する絶縁膜を除去して前記ポリシリコン膜表面および前記シリコン基板表面を露出させる第１工程と、前記シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする第２工程と、前記レジスト膜をマスクにして酸素イオンあるいは窒素イオンを注入し、前記レジスト膜が存在しない領域の前記ポリシリコン膜表面および前記シリコン基板表面に酸素イオンあるいは窒素イオンを導入する第３工程と、前記レジスト膜を除去する第４工程と、前記シリコン基板上に高融点金属膜を堆積した後に第１の熱処理を行って、前記イオン注入領域以外の領域の前記ポリシリコン膜表面および前記シリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する第５工程と、シリサイド化していない前記イオン注入領域上の高融点金属膜を除去する第６工程とを含む。

請求項２記載の半導体装置の製造方法は、請求項１記載の半導体装置の製造方法において、第３工程の前あるいは後に、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含む。

請求項３記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、第３工程の際、酸素イオンあるいは窒素イオンの注入ドーズ量は、１Ｅ１６ｃｍ^−２以上である。

請求項４記載の半導体装置の製造方法は、請求項１，２または３記載の半導体装置の製造方法において、第４工程の後、シリコン基板に第２の熱処理を行って、注入されたイオンとイオン注入領域のシリコンとを結合させて酸化膜、窒化膜あるいは酸窒化膜を形成する工程を含む。

請求項５記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、第２の熱処理は、不活性ガスの雰囲気で行う。

請求項６記載の半導体装置の製造方法は、請求項４記載の半導体装置の製造方法において、第２の熱処理は、酸化性ガスの雰囲気で行う。

この発明の請求項１記載の半導体装置の製造方法によれば、シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする工程と、レジスト膜をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する工程と、レジスト膜を除去する工程と、シリコン基板上に高融点金属膜を堆積した後に第１の熱処理を行って、イオン注入領域以外の領域のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する工程と、イオン注入領域上の高融点金属膜を除去する工程とを含むので、従来例のように非シリサイド形成用絶縁膜をウエットエッチングにてパターニング形成することが不要となる。すなわち、ウエットエッチングにて非シリサイド形成用絶縁膜をエッチングするのではなく、酸素注入や窒素注入することでウエットエッチングなしで非シリサイド形成用絶縁膜を形成することができる。このため、非シリサイド形成用絶縁膜にウエットエッチングを行った場合のオーバーエッチングによる分離絶縁膜の後退やトランジスタのサイドウオールの後退を防止できる。その結果、ウエットエッチングによる後退で発生する接合リーク電流増加の問題点が解決することが可能となる。

請求項２では、請求項１記載の半導体装置の製造方法において第３工程の前あるいは後に、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含むので、注入される酸素イオンあるいは窒素イオンとの反応が促進され、非シリサイド形成用絶縁膜の膜厚を増加させるのに効果がある。

請求項３では、請求項１または２記載の半導体装置の製造方法において第３工程の際、酸素イオンあるいは窒素イオンの注入ドーズ量は、１Ｅ１６ｃｍ^−２以上であるので、ポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンが導入されて非シリサイド形成用絶縁膜を形成することができる。

請求項４では、請求項１，２または３記載の半導体装置の製造方法において第４工程の後、シリコン基板に第２の熱処理を行って、注入されたイオンとイオン注入領域のシリコンとを結合させて酸化膜、窒化膜あるいは酸窒化膜を形成する工程を含むので、非シリサイド形成用絶縁膜として酸化膜、窒化膜あるいは酸窒化膜を形成することができる。

請求項５では、第２の熱処理は、不活性ガスの雰囲気で行うので、酸化膜、窒化膜あるいは酸窒化膜の形成に有効である。

請求項６では、第２の熱処理は、酸化性ガスの雰囲気で行うので、酸化膜等の形成に有効である。

この発明の参考例を図１〜図３に基づいて説明する。図１は、この発明の参考例における半導体装置の製造方法を説明するための工程断面図を示す。

図１において、１はシリコン基板である。２は分離絶縁膜である。３はイオン注入された拡散層でありソースドレインを形成する。５は非シリサイド領域形成用のレジストである。６はシリサイドを形成するために用いる高融点金属膜である。７はシリサイド膜である。８は酸化力の強いＯ_２アッシングによって形成されたアッシング酸化膜である。

以下に図１を用いて本参考例の半導体装置の製造方法を説明する。

図１に示すように、分離絶縁膜２およびゲート絶縁膜が形成されたシリコン基板１上に、ポリシリコン膜からなるゲート電極を有するＭＯＳトランジスタを形成する際、ゲート電極上部およびソースドレイン領域となるシリコン基板上部に残存する酸化膜等の絶縁膜を除去してポリシリコン膜表面およびシリコン基板表面を露出させる第１工程と、シリコン基板１上に非シリサイド領域形成用レジスト膜５を塗布してレジストパターンニングする第２工程と、Ｏ_２アッシングを実施してレジスト膜５を除去すると同時に、レジスト膜５が存在しない領域の露出したポリシリコン膜表面およびシリコン基板表面をＯ_２アッシング酸化してシリサイド形成防止用酸化膜８を形成する第３工程と、シリコン基板１上に高融点金属膜６を堆積した後に熱処理を行って、シリサイド形成防止用酸化膜８上ではシリサイド化反応を防止しつつ、シリサイド形成防止用酸化膜８が存在しない領域のゲート電極上部およびソースドレイン上部のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層７を形成する第４工程と、シリサイド化していないシリサイド形成防止用酸化膜８上の高融点金属膜６を除去する第５工程とを含む。

この場合、図１において（ａ）は、シリコン基板１上にトランジスタ等の素子を電気的に分離するための分離絶縁膜２を形成した後、ゲート絶縁膜やゲート電極を形成し、ソースドレイン部の注入拡散層３を形成した状態である。（ａ）では、トランジスタのゲート電極等は図面上省略した。（ｂ）は非シリサイド領域形成用のレジスト５を塗布しパターニングした状態である。レジスト５が存在していた箇所はシリサイド化を行ない、レジスト５が存在しない箇所では非シリサイド部となるようにパターニングされている。

（ｃ−１）は酸化力の強いＯ_２アッシングを実施しレジストを除去と同時にレジストが存在しない箇所の露出したゲートポリシリコン表面およびシリコン表面をＯ_２アッシング酸化しシリサイド形成防止用酸化膜８を形成する途中段階を示す。レジスト５がＯ_２アッシングで縮小化（レジスト５ａ）していると同時に、レジスト５が存在しない領域のシリコン表面が酸化している状況を示す。

（ｃ−２）は、レジスト５がなくなった状態を示す。レジスト５が存在していなかった領域のシリコン表面にはアッシング酸化膜８が形成されており、レジスト５が存在した箇所のシリコン表面にはアッシング酸化膜８がほとんど形成されていない。本参考例における説明では、レジスト５が存在する領域のシリコン表面はアッシング酸化膜８がほとんど形成されないとしたが、これは、レジスト除去がちょうど終了した時点でＯ_２アッシングを終了した場合を説明しており、オーバーアッシングを行なうと徐々にアッシング酸化膜８は形成される。しかしながら、レジスト５が存在しなかった領域の酸化膜厚は、レジスト５が存在した領域の酸化膜厚より厚い状態で形成される。

（ｄ）は高融点金属膜６を堆積した状態である。高融点金属膜６としてはＣｏ、Ｔｉ、Ｎｉ膜等が用いられる。（ｅ）はシリサイド形成のためにＲＴＡ等を用いた熱処理を実施しシリコン膜１と高融点金属膜６が接触している箇所でシリサイド化を行ないその後シリサイド化されていない領域、すなわち、アッシング酸化膜８等の絶縁膜上の高融点金属膜６を選択ウエットエッチング除去しシリサイド化反応したシリサイド膜７のみを残した状態である。以上の形成方法によってシリサイド領域と非シリサイド領域を形成することが可能となる。

図２はこの発明の参考例において酸化力の強いＯ_２アッシングを発生させるためのアッシング装置の構成断面図を示す。酸化力の強いＯ_２アッシングを行なうためには、チェンバ１０内のプラズマ密度を高くし、Ｏ_２イオンエネルギーも高くし基板温度も高くすることで達成できる。特に、シリコン基板１に印加するＲＦバイアス１１を増大させることでＯ_２イオンエネルギーが高くなり酸化力が大きくなる。本参考例においては、プラズマ密度５Ｅ１１／ｃｍ^３、Ｏ_２イオンエネルギー２００ｅＶ、基板温度は常温として処理を行った。なお、Ｏ_２プラズマ密度が１Ｅ１１／ｃｍ^３以上１Ｅ１２／ｃｍ^３以下、かつＯ_２イオンエネルギーが１００ｅＶ以上１０００ｅＶ以下の条件でＯ_２アッシングを行えばよい。

図３はこの発明の参考例におけるアッシング酸化膜８のアッシング時間依存性およびアッシングＰｏｗｅｒ依存性を示すグラフである。アッシング酸化膜厚を増加させるためにはアッシング時間、Ｐｏｗｅｒともに増加することで達成できるため、この関係を利用してレジストアッシングを行なうと同時に、アッシング酸化膜を形成する。

この発明の第１の実施の形態を図４に基づいて説明する。図４は、この発明の第１の実施形態における半導体装置の製造方法を説明するための工程断面図を示す。

図４において、１はシリコン基板である。２は分離絶縁膜である。３はイオン注入された拡散層でありソースドレインを形成する。５は非シリサイド領域形成用のレジストである。６はシリサイドを形成するために用いる高融点金属膜である。７はシリサイド膜である。９は酸素注入あるいは窒素注入によって形成された絶縁膜である。

以下に図４を用いて本実施の形態の半導体装置の製造方法を説明する。

図４に示すように、分離絶縁膜２およびゲート絶縁膜が形成されたシリコン基板１上に、ポリシリコン膜からなるゲート電極を有するＭＯＳトランジスタを形成する際、ゲート電極上部およびソースドレイン領域となるシリコン基板上部に残存する酸化膜等の絶縁膜を除去してポリシリコン膜表面およびシリコン基板表面を露出させる第１工程と、シリコン基板１上に非シリサイド領域形成用レジスト膜５を塗布してレジストパターンニングする第２工程と、レジスト膜５をマスクにして酸素イオンあるいは窒素イオンを注入し、レジスト膜５が存在しない領域のポリシリコン膜表面およびシリコン基板表面に酸素イオンあるいは窒素イオンを導入する第３工程と、レジスト膜５を除去する第４工程と、シリコン基板１上に高融点金属膜６を堆積した後に第１の熱処理を行って、イオン注入領域ではシリサイド化反応を防止しつつ、イオン注入領域以外の領域のゲート電極上部およびソースドレイン上部のポリシリコン膜表面およびシリコン基板表面をシリサイド化して高融点金属シリサイド層７を形成する第５工程と、シリサイド化していないイオン注入領域上の高融点金属膜６を除去する第６工程とを含む。

この場合、図４において（ａ）は、シリコン基板１上にトランジスタ等の素子を電気的に分離するための分離絶縁膜２を形成した後、ゲート絶縁膜やゲート電極を形成し、ソースドレイン部の注入拡散層３を形成した状態である。（ａ）では、トランジスタのゲート電極等は図面上省略した。（ｂ）は非シリサイド領域形成用のレジスト５を塗布しパターニングした状態である。レジスト５が存在する箇所はシリサイド化を行ない、レジスト５が存在しない箇所では非シリサイド部となるようにパターニングされている。

（ｃ）はパターニングされたレジスト越しに酸素イオンあるいは窒素イオンを注入し、レジスト５が存在しない領域のゲートポリシリコン表面およびシリコン表面に酸素イオンあるいは窒素イオンを導入した状態である。酸素イオンあるいは窒素イオンの注入ドーズ量は、１Ｅ１６ｃｍ^−２以上である。（ｄ）はレジスト５を除去し、熱処理（第２の熱処理）を実施することで注入された酸素イオンあるいは窒素イオンとイオン注入領域のシリコン原子を結合させ、酸化膜、窒化膜あるいは酸窒化膜を形成する。左記酸化膜や窒化膜としての絶縁膜を非シリサイド形成用絶縁膜９とした。なお、熱処理は、不活性ガスの雰囲気または酸化性ガスの雰囲気で行うことが望ましい。

（ｅ）は高融点金属膜６を堆積した状態である。高融点金属膜６としてはＣｏ、Ｔｉ、Ｎｉ膜等が用いられる。（ｆ）はシリサイド形成のためにＲＴＡ等を用いた熱処理（第１の熱処理）を実施しシリコン膜１と高融点金属膜６が接触している箇所でシリサイド化を行ないその後シリサイド化されていない領域、すなわち、非シリサイド形成用絶縁膜９等の絶縁膜上の高融点金属膜６を選択ウエットエッチング除去しシリサイド化反応したシリサイド膜７のみを残した状態である。以上の形成方法によってシリサイド領域と非シリサイド領域を形成することが可能となる。

この発明の第２の実施の形態について説明する。

参考例では、酸化力の強いＯ_２アッシングを用いてレジストアッシングと同時に、非シリサイド形成用酸化膜８を形成した。第１の実施形態においては、酸素イオンあるいは窒素イオンを注入し、その後の熱処理により非シリサイド形成用絶縁膜９を形成した。第２の実施形態では、参考例および第１の実施形態において非シリサイド形成用酸化膜（絶縁膜）８，９をより形成しやすい状態にする。

参考例のレジストパターニング後でアッシング前に、シリコンイオンを注入して露出したゲートポリシリコン表面やシリコン表面をアモルファス化する工程を追加することである。また、第１の実施形態においては酸素あるいは窒素イオン注入の前あるいは後にシリコンイオンを注入して露出したゲートポリシリコン表面やシリコン表面をアモルファス化する工程を追加することである。

上記、第２の実施形態におけるシリコンイオン注入によるアモルファス化は、その後のアッシング時にＯ_２プラズマとの反応が促進されるからである。すなわちより厚膜の酸化膜が形成される。また、酸素、窒素イオン注入の前あるいは後にシリコンイオン注入しアモルファス化させるのも同様に酸化膜厚を増加させるのに効果がある。

本発明に係る半導体装置の製造方法は、非シリサイド形成用絶縁膜にウエットエッチングを行った場合のオーバーエッチングによる分離絶縁膜の後退やトランジスタのサイドウオールの後退を防止できる効果を有し、ＭＯＳトランジスタを有する半導体装置の製造方法として有用である。

この発明の参考例における半導体装置の製造方法を説明するための工程断面図である。 この発明の参考例におけるアッシングチャンバの構成断面図である。 （ａ）この発明の参考例におけるアッシング酸化膜のアッシング時間依存性、（ｂ）はアッシングＰｏｗｅｒ依存性を示すグラフである。 この発明の第１の実施形態における半導体装置の製造方法を説明するための工程断面図である。 従来例における半導体装置の製造方法を説明するための工程断面図である。

符号の説明

１ シリコン基板
２ 分離絶縁膜
３ イオン注入された拡散層
４ 非シリサイド形成用絶縁膜（ＣＶＤ絶縁膜）
５ 非シリサイド領域形成用のレジスト
６ 高融点金属膜
７ シリサイド膜
８ 非シリサイド領域形成用酸化膜
９ 非シリサイド形成用絶縁膜

Claims (6)

1. 分離絶縁膜およびゲート絶縁膜が形成されたシリコン基板上に、ポリシリコン膜からなるゲート電極を有するＭＯＳトランジスタを形成する半導体装置の製造方法であって、前記ゲート電極上部およびソースドレイン領域となる前記シリコン基板上部に残存する絶縁膜を除去して前記ポリシリコン膜表面および前記シリコン基板表面を露出させる第１工程と、前記シリコン基板上に非シリサイド領域形成用レジスト膜を塗布してレジストパターンニングする第２工程と、前記レジスト膜をマスクにして酸素イオンあるいは窒素イオンを注入し、前記レジスト膜が存在しない領域の前記ポリシリコン膜表面および前記シリコン基板表面に酸素イオンあるいは窒素イオンを導入する第３工程と、前記レジスト膜を除去する第４工程と、前記シリコン基板上に高融点金属膜を堆積した後に第１の熱処理を行って、前記イオン注入領域以外の領域の前記ポリシリコン膜表面および前記シリコン基板表面をシリサイド化して高融点金属シリサイド層を形成する第５工程と、前記イオン注入領域上の高融点金属膜を除去する第６工程とを含む半導体装置の製造方法。
2. 第３工程の前あるいは後に、シリコンイオンを注入して露出したポリシリコン膜表面およびシリコン基板表面をアモルファス化する工程を含む請求項１記載の半導体装置の製造方法。
3. 第３工程の際、酸素イオンあるいは窒素イオンの注入ドーズ量は、１Ｅ１６ｃｍ^−２以上である請求項１または２記載の半導体装置の製造方法。
4. 第４工程の後、シリコン基板に第２の熱処理を行って、注入されたイオンとイオン注入領域のシリコンとを結合させて酸化膜、窒化膜あるいは酸窒化膜を形成する工程を含む請求項１，２または３記載の半導体装置の製造方法。
5. 第２の熱処理は、不活性ガスの雰囲気で行う請求項４記載の半導体装置の製造方法。
6. 第２の熱処理は、酸化性ガスの雰囲気で行う請求項４記載の半導体装置の製造方法。

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