JP2006163088A - 表示装置および表示方法 - Google Patents

Abstract

【課題】ＦＲＣ法のデルタ配列画素におけるノイズの発生を防止でき、画品位の低下を防止することができる表示装置および表示方法を提供する。
【解決手段】１Ｈごとに供給される水平ドライブクロックＨＤおよび１Ｆごとに供給される垂直ドライブクロックＶＤに同期して、時間変調パターンを１Ｆで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替えることで、（２Ｎ）Ｆでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルされる駆動ができるように空間／時間変調パターンを生成する空間／時間変調パターン生成回路１４と、マスタクロックＭＣＫに同期して変調信号パターンＳ１４に基づいたドット変調信号パターンＤＭＰを生成し、このドット変調パターンを、外部から入力されるデジタル画像データＤＴに付加して（加算して）変調データＳ１５を生成するＦＲＣデータ処理回路１５とを有する。
【選択図】 図６

Description

本発明は、フレームレートコントロール（ＦＲＣ：Frame Rate Control）法を用いて画素の階調を制御する表示装置に係り、特に、２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示するストライプ配列やデルタ配列画素の表示装置および表示方法に関するものである。

たとえば液晶表示装置に採用されるＦＲＣ法とは、フレームごとに異なる階調を表示して、中間調を表現する階調表現方法である。

図１（Ａ）,（Ｂ）は、ＦＲＣ法の原理を説明するための図である。
ＦＲＣ法においては、図１（Ａ）に示すように、第１フレーム（１Ｆ）に２ｎ階調（ｎ≧０）を表示し、第２フレーム（２Ｆ）で（２ｎ＋２）階調を表示する。これをフレームごとに繰り返すと、図１（Ｂ）に示すように、（２ｎ＋１）階調表現ができる。
ただし、６０Ｈｚ駆動であるにもかかわらず、このままでは実質的に３０Ｈｚで駆動していることになるので、目にはフリッカとして見えてしまうことが知られている。

そこで、図２のような空間的・時間的な処理を施すことにより、これをキャンセルする駆動としている。具体的には、ある画素に注目したときに、隣接画素には同階調表示をしないようにしている。

しかし、対向電極が１Ｈ（１水平期間）ごと、かつ１Ｆごとに反転動作をする１Ｈ１ＦＶＣＯＭ反転駆動では、常時図２のような駆動をしていると、ある１画素に注目したときに極性（仮に＋とーで示す）は、２ｎ階調表示の時は＋（一）極性のみが書き込まれ、（２ｎ＋２）階調表示の時は、−（＋）極性のみが書き込まれることになり、最適ＶＣＯＭがずれたり、液晶にＤＣ成分が加わるために焼き付きの現象が現れる。

したがって、図３に示すように、１画素に注目したときに、２ｎ階調表示のパターンと（２ｎ＋２）階調表示のパターンが信号の極性を含めて等しく現れるように２Ｆごとに空間変調パターンを入れ替えることでこれを回避できる（たとえば特許文献１参照）。
特開平７−１２０７２５号公報

ところで、ＦＲＣ法が適用される画素配列としては、ストライプ配列とデルタ配列とがある。

図４（Ａ），（Ｂ）はストライプ配列とデルタ配列で同じ空間変調パターンを使用してデータ処理を行った場合のストライプ配列における表示画面でのパターン図である。
図５（Ａ），（Ｂ）はストライプ配列とデルタ配列で同じ空間変調パターンを使用してデータ処理を行った場合のデルタ配列における表示画面でのパターン図である。

ストライプ配列においては、自画素との隣接画素に同階調表示をする画素は存在しないが、デルタ配列の場合、画素が１行ごとに１．５ドット分ずれているため、自画素との隣接画素に必ず同階調表示をする画素が存在してしまう。
特に、図５のデルタ配列でのパターンは、縦ノイズが発生し、画品位を低下させてしまう。また、これらの現象は、視覚特性により画素ピッチが大きい場合や、２ｎ階調と（２ｎ＋２）階調にそれぞれ使用する電位差が大きい場合は顕著に認識されてしまう。

本発明の目的は、ＦＲＣ法のデルタ配列画素におけるノイズの発生を防止でき、画品位の低下を防止することができる表示装置および表示方法を提供することにある。

上記目的を達成するため、本発明の第１の観点は、２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示する所定の配列画素の表示装置であって、時間変調パターンを１フレーム（Ｆ）で切り替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える空間／時間変調パターンを生成する変調パターン生成回路と、上記変調パターン生成回路により生成された変調パターンに応じて画像データを変調するデータ処理回路と、上記データ処理回路の変調データに応じた表示駆動を行う駆動回路とを有する。

本発明の第２の観点は、２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示する所定の配列画素の表示装置であって、液晶セルを含む画素がマトリクス状に配列され、各画素がデータ線に接続された表示部と、時間変調パターンを１フレーム（Ｆ）で切り替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える空間／時間変調パターンを生成する変調パターン生成回路と、上記変調パターン生成回路により生成された変調パターンに応じて画像データを変調するデータ処理回路と、上記データ処理回路の変調データに応じて上記データ線を駆動して表示駆動を行う駆動回路とを有する。

好適には、上記変調パターン生成回路は、１水平期間（Ｈ）ごとに供給される水平ドライブクロックおよび１フレーム（Ｆ）ごとに供給される垂直ドライブクロックに同期して、時間変調パターンを１フレームで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える。

好適には、上記データ処理回路は、所定のクロックに同期して上記変調パターン生成回路により供給された変調パターンに基づいたドット変調信号パターンを生成し、このドット変調パターンを、入力画像データに付加して上記変調データを生成する。

本発明の第３の観点は、２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示する所定の配列画素の表示方法であって、時間変調パターンを１フレーム（Ｆ）で切り替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える空間／時間変調パターンを生成し、生成された変調パターンに応じて画像データを変調し、変調データに応じた表示駆動を行う。

本発明によれば、たとえば変調パターン生成回路において、ある１データ線に注目したときに、２Ｈごとに割り当てる階調が切替わり、かつ１Ｆごとに切替わり、かつ１２８Ｆごとに切替わるように、変調パターンが生成される。
そして、データ処理回路において、たとえば１データごとに割り当てるように所定のクロックと組み合わせたドット変調パターンが生成され、これがデータと加算されて（２ｎ）階調表示データが（２ｎ＋２）階調表示データへ変調される。

本発明によれば、ノイズがなく、最適ＶＣＯＭがずれない、焼き付きのない表示が可能である利点がある。
また、高度な空間変調パターンを使用する必要もないことから、空間変調パターンをフィールドごとにずらしたり、ランダムに発生させるようなメモリ等が不要である。

以下、本発明の実施形態を添付図面に関連付けて説明する。

図６は、本発明に係る液晶表示装置の一実施形態を示す回路図である。

本実施形態の液晶表示装置１０は、ＦＲＣ法を採用し、後で詳述するように、デルタ配列の最適な空間変調パターン（時間変調パターン）を設定し、この時間変調パターンを１１フレーム（Ｆ）で切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替えることで、（２Ｎ）Ｆでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルさせる駆動を可能とし、デルタ配列画素でのＦＲＣを用いての画品位を低下させない最適な駆動が可能なように構成されている。
なお、本発明はデルタ配列画素のみならずストライプ配列画素の表示にも適用可能で、ノイズ除去等の効果を得ることが可能であるが、以下では、デルタ配列画素の最適な空間変調パターンを設定する場合を例に説明する。

本液晶表示装置１０は、図６に示すように、有効表示部１１、垂直駆動回路（ゲートドライバ）１２、水平駆動回路（ソースドライバ）１３、空間／時間変調パターン生成回路１４、およびＦＲＣデータ処理回路１５を主構成要素として有している。
これらの有効表示部１１、垂直駆動回路１２、水平駆動回路１３、空間／時間変調パターン生成回路１４、およびＦＲＣデータ処理回路１５は、透明絶縁基板、たとえばガラス基板上に集積化されている。

有効表示部１１は、液晶セルを含む複数の画素がマトリクス状に配列されている。

図７は、有効表示部１１に具体的な構成例を示す回路図である。
なお、図７においては、図面の簡単化のため、３行４列の画素配列の場合を例に示している。
図７において、有効表示部１１には、垂直走査ラインＳＣＬ１〜ＳＣＬ３と、データラインＤＴＬ１〜ＤＴＬ４がマトリクス状に配線され、それらの交点部分に単位画素１１１が配置されている。

単位画素１１１は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣ、および保持容量Ｃｓを有する。
薄膜トランジスタＴＦＴは、ゲート電極がマトリクス配列に対応する垂直走査ラインＳＣＬ１〜ＳＣＬ３に接続され、ソース電極がマトリクス配列に対応するデータラインＤＴＬ１〜ＤＴＬ４に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ラインＣＭＬ１に接続されている。
保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ラインＣＭＬ１との間に接続されている。
共通ラインＣＭＬ１は、所定の交流電圧がコモン電圧ＶＣＯＭとして供給される。

垂直走査ラインＳＣＬ１〜ＳＣＬ３の一端は、図６に示す垂直駆動回路１２の対応する行の各出力端にそれぞれ接続される。
垂直駆動回路１２は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫに同期して順次垂直選択パルスを発生して、垂直走査ラインＳＣＬ１〜ＳＣＬ３に印加することによって垂直走査を行う。

データラインＤＴＬ１〜ＤＴＬ４の一端は、図６に示す水平駆動回路１３に対応する列の各出力端に接続される。
水平駆動回路１３は、シフトレジスタ、ラッチ回路、デジタルアナロコンバータ（ＤＡＣ等を主要素として含んで構成される。

水平駆動回路１３は、シフトレジスタにおいて水平転送クロックＨＣＫに同期して各転送段から順次シフトパルスを出力することにより水平走査を行い、サンプリングラッチ回路において、シフトレジスタによるサンプリングパルスに応答して、データ処理回路１５により与えられる所定ビットのデジタル画像データを点順次にてサンプリングしてラッチし、線順次化ラッチ回路で点順次にてラッチされたデジタル画像データを１ライン単位で再度ラッチすることにより線順次化し、ＤＡＣにおいて１ライン分のデジタル画像データをアナログ画像信号に変換して対応するデータラインＤＴＬ１〜ＤＴＬ４に出力する。

空間／時間変調パターン生成回路１４は、１Ｈごとに供給される水平ドライブクロックＨＤおよび１フレームごとに供給される垂直ドライブクロックＶＤを受けて、図８に示すようなデルタ配列画素に対応する空間／時間変調パターンを生成し、データ処理回路１５に出力する。

空間／時間変調パターン生成回路１４は、１Ｈごとに供給される水平ドライブクロックＨＤおよび１Ｆごとに供給される垂直ドライブクロックＶＤに同期して、時間変調パターンを１Ｆで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替えることで、（２Ｎ）Ｆでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルされる駆動ができるように空間／時間変調パターンを生成し、変調信号パターンＳ１４としてＦＲＣデータ処理回路１５に供給する。

以下に、本実施形態において、デルタ配列画素のＦＲＣで、１Ｈごとに供給される水平ドライブクロックＨＤおよび１Ｆごとに供給される垂直ドライブクロックＶＤに同期して、時間変調パターンを１Ｆで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替えることで、（２Ｎ）Ｆでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルされる駆動ができるように空間／時間変調パターンを生成する理由について説明する。

図８は、デルタ配列画素において、水平方向パターンの空間周波数と垂直方向パターンの空間周波数が最も高くなるようにして、ノイズが認識されないようにした空間変調パターンを示す図である。
ストライプ配列では、平均輝度を表示するのに必要な水平方向のドット数と垂直方向のライン数は１ドット／１ラインであり、図４で示したパターンがそれに該当している。
デルタ配列では、平均輝度を表示するのに必要な水平方向のドット数と垂直方向のライン数は１．５ドット／１ラインであり、そのようにパターンを形成すると図８のようになる。

また、図９（Ａ），（Ｂ）および図１０（Ａ），（Ｂ）は、デルタ配列での平均輝度を表示するのに必要な水平方向のドット数と垂直方向のライン数をそれぞれのパターンで比較する例を示している。
図９（Ａ）が本発明での水平方向における平均輝度を表示するのに必要なドット数を示す空間変調パターンを、図９（Ｂ）が図５における水平方向における平均輝度を表示するのに必要なドット数を示す空間変調パターンをそれぞれ示している。
図１０（Ａ）が本発明での垂直方向における平均輝度を表示するのに必要なライン数を示す空間変調パターンを、図１０（Ｂ）が図５における垂直方向における平均輝度を表示するのに必要なライン数を示す空間変調パターンをそれぞれ示している。

図に示すように、垂直方向は、ともに１ラインで表現できているが、水平方向では従来パターンでは６ドット必要なのに対し、新パターンでは１．５ドットで表現できている。
したがって、従来パターンでは水平方向パターンの空間周波数が低くノイズが発生してしまう結果となっている。

図１１（Ａ），（Ｂ）は、時間変調パターンとＶＣＯＭ極性との関係を示す図で、図１１（Ａ）が空間変調パターンを２Ｆごと（１５Ｈｚ）で切り替える場合を、図１１（Ｂ）が空間変調パターンを１Ｆ（３０Ｈｚ）ごとに切り替える場合を示している。
また、図１２（Ａ），（Ｂ）は空間変調パターンを１Ｆごとに切り替えたときの最適ＶＣＯＭずれとＤＣオフセットによる焼き付きの発生を説明するための図である。

図１１（Ａ），（Ｂ）および図１２（Ａ），（Ｂ）に示しているとおり、ＶＣＯＭの極性を含めると同一画素に一定の極性の電位を加え続けると最適ＶＣＯＭずれや焼き付きの原因になるので、空間変調パターンを２Ｆごとに切替えることでこれを回避できるが、時間変調パターンの周波数が実質的に１５Ｈｚとなるのでフリッカのようにノイズが発生してしまい、特に、画素ピッチが大きい場合や、２ｎ階調と（２ｎ＋２）階調にそれぞれ使用する電位差が大きい場合は顕著に認識されてしまう。
これを時間変調パターンの周波数を上げて空間変調パターンを１Ｆごとに切替えるとノイズは認識されなくなる。しかし先述したとおり、これでは最適ＶＣＯＭずれや焼き付きの原因となる。

そこで、本実施形態においては、前述したように、時間変調パターンを１Ｆで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替えることで、（２Ｎ）Ｆでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルされる駆動ができるように構成している。
このとき、Ｎを２の累乗に設定すると単純な分周回路のみで構成できて回路構成が簡単になる。また、Ｎ＝１２８Ｆ程度あればパターン適用順を切替える際のちらつきは認識されない。
以上により、デルタ配列画素でのＦＲＣを用いての画品位を低下させない最適な駆動が可能である。

図１３（Ａ）〜（Ｃ）は、本実施形態の空間／時間変調パターン生成回路１４が生成する変調信号パターンの一例を示す図である。図１３（Ａ）が垂直ドライブクロックＶＤを、図１３（Ｂ）が水平ドライブクロックＨＤを、図１３（Ｃ）が生成される変調信号パターンを示している。
ここでは、時間変調パターンを１フレーム（１Ｆ）で切り替え、かつ１２８フレーム（１２８Ｆ）で空間変調パターンの適用順を入れ替えることで、２５６（２×１２８）フレームでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルされる駆動ができるように空間／時間変調パターンを生成する例を示している。

図１４は、図１３（Ｃ）に示すような変調信号パターンを生成可能とした空間／時間変調パターン生成回路の具体的な構成例を示す回路図である。

図１４の空間／時間変調パターン生成回路１４は、Ｔ型フリップフロップ（ＴＦＦ）１４０１〜１４１０、２入力ＡＮＤゲート１４１１〜１４１４、インバータ１４１５〜１４１７、および２入力ＯＲゲート１４１８，１４１９により構成されている。

ＴＦＦ１４０１の入力Ｔに水平ドライブクロックＨＤが供給され、ＴＦＦ１４０３の入力Ｔに垂直ドライブクロックＶＤが供給される。
ＴＦＦ１４０１の出力ＱがＴＦＦ１４０２の入力Ｔに接続され、ＴＦＦ１４０２の出力ＱがＡＮＤゲート１４１１，ＸＱがＡＮＤゲート１４１２の一方の入力端子に接続されている。また、ＴＦＦ１４０３の出力ＱがＡＮＤゲート１４１１の他方の入力端子およびインバータ１４１５の入力端子に接続され、インバータ１４１５の出力端子がＡＮＤゲート１４１２の他方の入力端子に接続されている。そして、ＡＮＤゲート１４１１の出力端子がＯＲゲート１４１８の一方の入力端子に接続され、ＡＮＤゲート１４１２の出力端子がＯＲゲート１４１８の他方の入力端子に接続されている。
ＯＲゲート１４１８の出力端子がＡＮＤゲート１４１３の一方の入力端子およびインバータ１４１６の入力端子に接続されている。
ＴＦＦ１４０４〜１４１０は、ＴＦＦ１４０３の出力Ｑに対して縦続接続されている。
そして、最終段のＴＦＦ１４１０の出力ＱがＡＮＤゲート１４１３の他方の入力端子およびインバータ１４１７の入力端子に接続されている。インバータ１４１６の出力端子がＡＮＤゲート１４１４の一方の入力端子に接続され、インバータ１４１７の出力端子がＡＮＤゲート１４１４の他方の入力端子に接続されている。そして、ＡＮＤゲート１４１３の出力端子がＯＲゲート１４１９の一方の入力端子に接続され、ＡＮＤゲート１４１４の出力端子がＯＲゲート１４１９の他方の入力端子に接続されている。

図１４の空間／時間変調パターン生成回路１４においては、ＴＦＦ１４０１と１４０２により、水平ドライブクロックＨＤを２分周して図１３（Ｃ）に示すような、時間変調パターンを生成する。
それを１フレームごとに入力される垂直ドライブクロックＶＤに同期して、ＴＦＦ１４０３、ＡＮＤゲート１４１１,１４１２、インバータ１４１５、ＯＲゲート１４１８等により、時間変調パターンを切り替える。
そして、ＯＲゲート１４１８の出力と、ＴＦＦ１４１０の出力とを、ＡＮＤゲート１４１３，１４１４，インバータ１４１６，１４１７、およびＯＲゲート１４１９による論理演算により、時間変調パターンを１フレーム（１Ｆ）で切り替え、かつ１２８フレーム（１２８Ｆ）で空間変調パターンの適用順を入れ替える。
この空間／時間変調パターン生成回路１４は、ある１データ線に注目したときに、図８から２Ｈごとに割り当てる階調が切替わり、かつ１Ｆごとに切替わり、かつ１２８Ｆごとに切替わるように、図１３（Ｃ）の変調信号パターンＳ１４を生成する。

ＦＲＣデータ処理回路１５は、マスタクロックＭＣＫに同期して空間／時間変調パターン生成回路１４により供給された変調信号パターンＳ１４に基づいたドット変調信号パターンＤＭＰを生成し、このドット変調パターンを、外部から入力されるデジタル画像データＤＴに付加して（加算して）変調データＳ１５を生成して水平駆動回路１３に供給する。

図１５は、本実施形態のＦＲＣデータ処理回路１５の具体的な構成例を示す回路図である。また、図１６（Ａ）〜（Ｅ）は図１５のＦＲＣデータ処理回路のタイミングチャートである。図１６（Ａ）が変調信号パターンＳ１４を、図１６（Ｂ）がマスタクロックＭＣＫを、図１６（Ｃ）がドット変調信号パターンＤＭＰを、図１６（Ｄ）が入力デジタル画像データＤＴを、図１６（Ｅ）が出力変調データＳ１５をそれぞれ示している。

図１５のＦＲＣデータ処理回路１５は、ＴＦＦ１５０１、２入力ＡＮＤゲート１５０２，１５０３、インバータ１５０４、２入力ＯＲゲート１５０５、および加算器１５０６により構成されている。

ＴＦＦ１５０１の入力ＴにマスタクロックＭＣＫが供給され、ＴＦＦ１５０１の出力ＱがＡＮＤゲート１５０２，１５０３の一方の入力端子に接続されている。ＡＮＤゲート１５０２の他方の入力端子およびインバータ１５０４の入力端子が変調信号パターンＳ１４の供給ラインに接続され、インバータ１５０４の出力端子がＡＮＤゲート１５０３の他方の入力端子に接続されている。そして、ＡＮＤゲート１５０２の出力端子がＯＲゲート１５０５の一方の入力端子に接続され、ＡＮＤゲート１５０３の出力端子がＯＲゲート１５０５の他方の入力端子に接続されている。
加算器１５０６にはデジタル画像データＤＴとＯＲゲート１５０５から出力されるドット変調信号パターンＤＭＰが供給される。

このＦＲＣデータ処理回路１５は、図１６（Ａ）〜（Ｅ）に示すように、図８のパターンに相当するように１データごとに割り当てるようにマスタクロックＭＣＫの分周クロックと組み合わせたクロック、すなわちドット変調信号パターンＤＭＰを生成し、それをデータＤＴと加算して（２ｎ）階調表示データを（２ｎ＋２）階調表示データへ変調して水平駆動回路１３に送る。

次に、図６の回路の動作を説明する。

空間／時間変調パターン生成回路１４に、１Ｈごとに水平ドライブクロックＨＤが供給され、１フレームごとに垂直ドライブクロックＶＤが供給される。
空間／時間変調パターン生成回路１４においては、１Ｈごとに供給される水平ドライブクロックＨＤおよび１Ｆごとに供給される垂直ドライブクロックＶＤに同期して、時間変調パターンを１フレーム（１Ｆ）で切り替え、かつ１２８フレームで空間変調パターンの適用順を入れ替える処理が行われ、その結果、（２×１２８）フレームでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルされる駆動ができるような空間／時間変調パターンが生成され、変調信号パターンＳ１４としてＦＲＣデータ処理回路１５に供給される。

ＦＲＣデータ処理回路１５においては、空間／時間変調パターン生成回路１４による変調信号パターンＳ１４を受けて、１データごとに割り当てるようにマスタクロックＭＣＫの分周クロックと組み合わせたクロックであるドット変調信号パターンＤＭＰが生成される。
そして、生成されたドット変調信号パターンＤＭが入力でデジタル画像データＤＴに加算される。これにより、（２ｎ）階調表示データが（２ｎ＋２）階調表示データへ変調されて水平駆動回路１３に送出される。

また、垂直駆動回路１２においては、垂直転送クロックＶＣＫに同期して順次垂直選択パルスが発生され、そのパルスを垂直走査ラインＳＣＬ１〜ＳＣＬ３に印加して垂直走査が行われる。
そして、水平駆動回路１３においては、シフトレジスタにおいて水平転送クロックＨＣＫに同期して各転送段から順次シフトパルスを出力することにより水平走査が行われる。
ついで、サンプリングラッチ回路において、シフトレジスタによるサンプリングパルスに応答して、データ処理回路１５により与えられる所定ビットのデジタル画像データが点順次にてサンプリングされてラッチされる。
次に、線順次化ラッチ回路で点順次にてラッチされたデジタル画像データを１ライン単位で再度ラッチすることにより線順次化され、ＤＡＣにおいて１ライン分のデジタル画像データがアナログ画像信号に変換して対応するデータラインＤＴＬ１〜ＤＴＬ４に出力される。

これにより、ＦＲＣを用いて２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示するデルタ配列画素の液晶表示装置１０において、最適な空間変調パターンを用いることでノイズがなく、最適ＶＣＯＭがずれない、焼き付きのない画像表示が行われる。

図１７（Ａ），（Ｂ）は、本実施形態において、空間変調パターンを１Ｆごとに切り替え、かつ１２８Ｆごとにパターンの適用順を切り替える時間変調パターンとＶＣＯＭの状態を示す図で、図１７（Ａ）が時間変調パターンを、図１７（Ｂ）がＶＣＯＭの状態を示している。

図１７に示すように、空間変調パターンを１Ｆごとに切り替え、かつＮＦごとに切り替えことで、ノイズがない、最適ＶＣＯＭがずれない焼き付きのない表示をすることができる。

以上説明したように、本実施形態によれば、１Ｈごとに供給される水平ドライブクロックＨＤおよび１Ｆごとに供給される垂直ドライブクロックＶＤに同期して、時間変調パターンを１Ｆで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替えることで、（２Ｎ）Ｆでトータル的に最適ＶＣＯＭがずれずＤＣオフセット分もキャンセルされる駆動ができるように空間／時間変調パターンを生成する空間／時間変調パターン生成回路１４と、マスタクロックＭＣＫに同期して空間／時間変調パターン生成回路１４により供給された変調信号パターンＳ１４に基づいたドット変調信号パターンＤＭＰを生成し、このドット変調パターンを、外部から入力されるデジタル画像データＤＴに付加して（加算して）変調データＳ１５を生成して水平駆動回路１３に供給するＦＲＣデータ処理回路１５とを有することから、以下の効果を得ることができる。

すなわち、ＦＲＣを用いて２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示するデルタ配列画素の表示装置において、最適な空間変調パターンを用いることでノイズにない表示が可能である。
また、ＦＲＣを用いて２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示するストライプやデルタ配列画素の表示装置において、最適な時間変調パターンを用いることで、ノイズがなく、最適ＶＣＯＭがずれない、焼き付きのない表示が可能である利点がある。
また、高度な空間変調パターンを使用する必要もないことから、空間変調パターンをフィールドごとにずらしたり、ランダムに発生させるようなメモリ等が不要である。

ＦＲＣ法の原理を説明するための図である。 空間的・時間的な処理を施すことにより、フリッカの発生をキャンセルするＦＲＣ法を説明するための図である。 空間的・時間的な処理をして、最適ＶＣＯＭがずれないようにしたパターンを用いるＦＲＣ法を説明するための図である。 ストライプ配列とデルタ配列で同じ空間変調パターンを使用してデータ処理を行った場合のデルタ配列における表示画面でのパターン図である。 ストライプ配列とデルタ配列で同じ空間変調パターンを使用してデータ処理を行った場合のデルタ配列における表示画面でのパターン図である。 本発明に係る液晶表示装置の一実施形態を示す回路図である。 有効表示部の構成例を示す回路図である。 デルタ配列画素において、水平方向パターンの空間周波数と垂直方向パターンの空間周波数が最も高くなるようにして、ノイズが認識されないようにした空間変調パターンを示す図である。 デルタ配列での平均輝度を表示するのに必要な水平方向のドット数を比較する例を示す図である。 デルタ配列での平均輝度を表示するのに必要なライン数を比較する例を示す図である。 時間変調パターンとＶＣＯＭ極性との関係を示す図である。 空間変調パターンを１Ｆごとに切り替えたときの最適ＶＣＯＭずれとＤＣオフセットによる焼き付きの発生を説明するための図である。 本実施形態の空間／時間変調パターン生成回路１４が生成する変調信号パターンの一例を示す図である。 本実施形態の変調信号パターンを生成可能とした空間／時間変調パターン生成回路の具体的な構成例を示す回路図である。 本実施形態のＦＲＣデータ処理回路の具体的な構成例を示す回路図である。 図１５のＦＲＣデータ処理回路のタイミングチャートである。 本実施形態において、空間変調パターンを１Ｆごとに切り替え、かつ１２８Ｆごとにパターンの適用順を切り替える時間変調パターンとＶＣＯＭの状態を示す図である。

符号の説明

１０…液晶表示装置、１１…有効表示部、１２…垂直駆動回路、１３…水平駆動回路、１４…空間／時間変調パターン生成回路、１５…ＦＲＣデータ処理回路。

Claims (9)

1. ２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示する所定の配列画素の表示装置であって、
   時間変調パターンを１フレーム（Ｆ）で切り替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える空間／時間変調パターンを生成する変調パターン生成回路と、
   上記変調パターン生成回路により生成された変調パターンに応じて画像データを変調するデータ処理回路と、
   上記データ処理回路の変調データに応じた表示駆動を行う駆動回路と
   を有する表示装置。
2. 上記変調パターン生成回路は、１水平期間（Ｈ）ごとに供給される水平ドライブクロックおよび１フレーム（Ｆ）ごとに供給される垂直ドライブクロックに同期して、時間変調パターンを１フレームで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える
   請求項１記載の表示装置。
3. 上記データ処理回路は、所定のクロックに同期して上記変調パターン生成回路により供給された変調パターンに基づいたドット変調信号パターンを生成し、このドット変調パターンを、入力画像データに付加して上記変調データを生成する
   請求項１記載の表示装置。
4. 上記変調パターン生成回路は、１水平期間（Ｈ）ごとに供給される水平ドライブクロックおよび１フレーム（Ｆ）ごとに供給される垂直ドライブクロックに同期して、時間変調パターンを１フレームで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替え、
   上記データ処理回路は、所定のクロックに同期して上記変調パターン生成回路により供給された変調パターンに基づいたドット変調信号パターンを生成し、このドット変調パターンを、入力画像データに付加して上記変調データを生成する
   請求項１記載の表示装置。
5. ２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示する所定の配列画素の表示装置であって、
   液晶セルを含む画素がマトリクス状に配列され、各画素がデータ線に接続された表示部と、
   時間変調パターンを１フレーム（Ｆ）で切り替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える空間／時間変調パターンを生成する変調パターン生成回路と、
   上記変調パターン生成回路により生成された変調パターンに応じて画像データを変調するデータ処理回路と、
   上記データ処理回路の変調データに応じて上記データ線を駆動して表示駆動を行う駆動回路と
   を有する表示装置。
6. 上記変調パターン生成回路は、１水平期間（Ｈ）ごとに供給される水平ドライブクロックおよび１フレーム（Ｆ）ごとに供給される垂直ドライブクロックに同期して、時間変調パターンを１フレームで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える
   請求項５記載の表示装置。
7. 上記データ処理回路は、所定のクロックに同期して上記変調パターン生成回路により供給された変調パターンに基づいたドット変調信号パターンを生成し、このドット変調パターンを、入力画像データに付加して上記変調データを生成する
   請求項５記載の表示装置。
8. 上記変調パターン生成回路は、１水平期間（Ｈ）ごとに供給される水平ドライブクロックおよび１フレーム（Ｆ）ごとに供給される垂直ドライブクロックＶＤに同期して、時間変調パターンを１フレームで切替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替え、
   上記データ処理回路は、所定のクロックに同期して上記変調パターン生成回路により供給された変調パターンに基づいたドット変調信号パターンを生成し、このドット変調パターンを、入力画像データに付加して上記変調データを生成する
   請求項５記載の表示装置。
9. ２ｎ階調と（２ｎ＋２）階調を交互に表示して（２ｎ＋１）階調を表示する所定の配列画素の表示方法であって、
   時間変調パターンを１フレーム（Ｆ）で切り替え、かつＮＦ（Ｎは偶数）で空間変調パターンの適用順を入れ替える空間／時間変調パターンを生成し、
   生成された変調パターンに応じて画像データを変調し、
   変調データに応じた表示駆動を行う
   表示方法。
   

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