JP2006148015A - へテロ接合型のｉｉｉ−ｖ族化合物半導体装置とその製造方法 - Google Patents
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Abstract
【課題】 ヘテロ接合型のIII-Ｖ族化合物半導体装置において、オフ時のリーク電流を抑制するとともにオン時の抵抗を低減する。
【解決手段】 ＧａＮの下層４６と、その下層４６にヘテロ接合されており、下層４６のバンドギャップよりも大きなバンドギャップを有するＡｌＧａＮの上層４８と、上層４８の表面の一部に形成されているソース電極５４と、上層４８の表面の他の一部に形成されているゲート電極５２を備えており、前記下層４６は、ヘテロ接合界面と平行な面内において、結晶欠陥高密度領域７２と結晶欠陥低密度領域が分布しており、ソース電極５４は、結晶欠陥低密度領域に対向する領域内に形成されており、ゲート電極５２は、結晶欠陥高密度領域７２に対向する領域に形成されているIII-Ｖ族化合物半導体装置。
【選択図】 図１
【解決手段】 ＧａＮの下層４６と、その下層４６にヘテロ接合されており、下層４６のバンドギャップよりも大きなバンドギャップを有するＡｌＧａＮの上層４８と、上層４８の表面の一部に形成されているソース電極５４と、上層４８の表面の他の一部に形成されているゲート電極５２を備えており、前記下層４６は、ヘテロ接合界面と平行な面内において、結晶欠陥高密度領域７２と結晶欠陥低密度領域が分布しており、ソース電極５４は、結晶欠陥低密度領域に対向する領域内に形成されており、ゲート電極５２は、結晶欠陥高密度領域７２に対向する領域に形成されているIII-Ｖ族化合物半導体装置。
【選択図】 図１
Description
本発明は、ヘテロ接合構造を備えるIII-Ｖ族化合物半導体装置とその製造方法に関する。
III-Ｖ族化合物半導体装置の研究が活発であり、例えば、窒化ガリウム(ＧａＮ)を利用したヘテロ接合型のIII-Ｖ族化合物半導体装置の研究が活発に行われている。この一例が非特許文献１に提案されている。
非特許文献１に開示されているヘテロ接合型のIII-Ｖ族化合物半導体装置は、ＵＩＤ（unintentionally doped）−ＧａＮ層と、そのＵＩＤ−ＧａＮ層のバンドギャップよりもバンドギャップが大きいＡｌＧａＮ層をヘテロ接合した構造を備えている。ＡｌＧａＮ層は、半導体結晶内にＡｌを含有しており、ＵＩＤ−ＧａＮ層よりバンドギャップが大きい。ＡｌＧａＮ層の表面にソース電極とゲート電極が形成されている。ＧａＮ層の裏面にはドレインとなるｎ−ＧａＮ層とドレイン電極が形成されている。ＵＩＤ−ＧａＮ層とｎ−ＧａＮ層の間に、開口を有するｐ型のＧａＮ層が形成されている。その開口とゲート電極は対向する位置に形成されている。
このヘテロ接合型のIII-Ｖ族化合物半導体装置では、ゲート電極に閾値電圧より低い電圧を印加すると、ＵＩＤ−ＧａＮ層とＡｌＧａＮ層のヘテロ接合界面のＵＩＤ−ＧａＮ層側の伝導帯エネルギー準位が、フェルミ準位より上昇する。伝導帯エネルギー準位がフェルミ準位よりも高くなるので、ヘテロ接合界面近傍のＵＩＤ−ＧａＮ層に電子（２ＤＥＧ(2 Dimensional Electron Gas：２次元電子ガスと一般的に称される)）が存在しない状態となる。したがって、ヘテロ接合型半導体装置はオフとなる。一方、ゲート電極に閾値電圧より高い電圧を印加すると、ＵＩＤ−ＧａＮ層とＡｌＧａＮ層のヘテロ接合界面のＵＩＤ−ＧａＮ層側にポテンシャル井戸が形成される。そのポテンシャル井戸では、伝導帯エネルギー準位がフェルミ準位より下降する。伝導帯エネルギー準位がフェルミ準位よりも低くなるので、ヘテロ接合界面近傍のＵＩＤ−ＧａＮ層に電子を発生させることができる。発生した電子は、２次元電子ガスが発生している領域の電位差に基づいて、ソース電極に対向するポテンシャル井戸内から、ヘテロ接合界面に沿ってゲート電極に対向するポテンシャル井戸内まで移動する。ゲート電極に対向するポテンシャル井戸内まで移動した電子は、二つの導電機構によってＵＩＤ−ＧａＮ層に移動する。一つはポテンシャル井戸内の伝導帯エネルギー準位とＵＩＤ−ＧａＮ層の伝導体エネルギー準位との間のエネルギー障壁を越えてＵＩＤ−ＧａＮ層内に移動する導電機構である。他の一つはヘテロ接合界面に存在する欠陥に起因して形成される準位を介してＵＩＤ−ＧａＮ層内に移動する導電機構である。これらの導電機構によってＵＩＤ−ＧａＮ層内に移動した電子は、ｐ−ＧａＮ層の開口とドレイン層を経由してドレイン電極へ移動する。これにより、ヘテロ接合型の半導体装置がオンとなる。
Journal of Applied Physics. Volume 95, Number 4. p2073-2078
非特許文献１に開示されているヘテロ接合型のIII-Ｖ族化合物半導体装置は、ＵＩＤ（unintentionally doped）−ＧａＮ層と、そのＵＩＤ−ＧａＮ層のバンドギャップよりもバンドギャップが大きいＡｌＧａＮ層をヘテロ接合した構造を備えている。ＡｌＧａＮ層は、半導体結晶内にＡｌを含有しており、ＵＩＤ−ＧａＮ層よりバンドギャップが大きい。ＡｌＧａＮ層の表面にソース電極とゲート電極が形成されている。ＧａＮ層の裏面にはドレインとなるｎ−ＧａＮ層とドレイン電極が形成されている。ＵＩＤ−ＧａＮ層とｎ−ＧａＮ層の間に、開口を有するｐ型のＧａＮ層が形成されている。その開口とゲート電極は対向する位置に形成されている。
このヘテロ接合型のIII-Ｖ族化合物半導体装置では、ゲート電極に閾値電圧より低い電圧を印加すると、ＵＩＤ−ＧａＮ層とＡｌＧａＮ層のヘテロ接合界面のＵＩＤ−ＧａＮ層側の伝導帯エネルギー準位が、フェルミ準位より上昇する。伝導帯エネルギー準位がフェルミ準位よりも高くなるので、ヘテロ接合界面近傍のＵＩＤ−ＧａＮ層に電子（２ＤＥＧ(2 Dimensional Electron Gas：２次元電子ガスと一般的に称される)）が存在しない状態となる。したがって、ヘテロ接合型半導体装置はオフとなる。一方、ゲート電極に閾値電圧より高い電圧を印加すると、ＵＩＤ−ＧａＮ層とＡｌＧａＮ層のヘテロ接合界面のＵＩＤ−ＧａＮ層側にポテンシャル井戸が形成される。そのポテンシャル井戸では、伝導帯エネルギー準位がフェルミ準位より下降する。伝導帯エネルギー準位がフェルミ準位よりも低くなるので、ヘテロ接合界面近傍のＵＩＤ−ＧａＮ層に電子を発生させることができる。発生した電子は、２次元電子ガスが発生している領域の電位差に基づいて、ソース電極に対向するポテンシャル井戸内から、ヘテロ接合界面に沿ってゲート電極に対向するポテンシャル井戸内まで移動する。ゲート電極に対向するポテンシャル井戸内まで移動した電子は、二つの導電機構によってＵＩＤ−ＧａＮ層に移動する。一つはポテンシャル井戸内の伝導帯エネルギー準位とＵＩＤ−ＧａＮ層の伝導体エネルギー準位との間のエネルギー障壁を越えてＵＩＤ−ＧａＮ層内に移動する導電機構である。他の一つはヘテロ接合界面に存在する欠陥に起因して形成される準位を介してＵＩＤ−ＧａＮ層内に移動する導電機構である。これらの導電機構によってＵＩＤ−ＧａＮ層内に移動した電子は、ｐ−ＧａＮ層の開口とドレイン層を経由してドレイン電極へ移動する。これにより、ヘテロ接合型の半導体装置がオンとなる。
Journal of Applied Physics. Volume 95, Number 4. p2073-2078
非特許文献１で提案されているヘテロ接合型のIII-Ｖ族化合物半導体装置は、サファイア基板上に、ドレインとなるｎ−ＧａＮ層、開口を有するｐ−ＧａＮ層、ＵＩＤ−ＧａＮ層、そしてＡｌＧａＮ層を順にエピタキシャル成長して製造する。それぞれの層には、サファイア基板との間の格子不整合等に基づく結晶欠陥が伝播している。したがって、ＵＩＤ−ＧａＮ層とＡｌＧａＮ層のヘテロ接合界面のほぼ全域に、結晶欠陥が高密度で存在していることになる。
ヘテロ接合界面の全域に結晶欠陥が高密度で存在していると、ヘテロ接合型半導体装置をオフしても、ヘテロ接合界面に高密度で存在する結晶欠陥に起因して形成される準位を介して電流が流れてしまう。結晶欠陥に起因して形成される準位を介してヘテロ接合界面を通過する電流が流れてしまうので、ヘテロ接合型半導体装置をオフさせてもリーク電流が流れてしまうという問題が発生する。
リーク電流を防止するためには、高価ではあるけれども、層内全域に亘って結晶欠陥が少ないＧａＮ基板を用意し、その上にそれよりも大きなバンドギャップを有するIII-Ｖ族化合物をヘテロ接合すればよい。ヘテロ接合界面の全域において結晶欠陥が少なければ、結晶欠陥に起因して形成される準位を介してヘテロ接合界面を越えて流れてしまう電流を抑制することができ、リーク電流に対策することができるはずである。
しかしながら、層内全域に亘って結晶欠陥が少ないＧａＮ基板を利用すると、ヘテロ接合型の半導体装置をオンしたときに、ポテンシャル井戸内の電子がＧａＮ基板に移動するのに要するエネルギーが大きくなってしまう。この結果、オン抵抗が増大してしまう。
したがって、バンドギャップが小さいIII-Ｖ族化合物と、バンドギャップが大きいIII-Ｖ族化合物をヘテロ接合した半導体装置であり、ヘテロ接合界面を電流が通過して流れる縦型の半導体装置の場合、III-Ｖ族化合物の結晶欠陥が高密度であればオフ時のリーク電流が問題となり、III-Ｖ族化合物の結晶欠陥が低密度であればオン時の抵抗が高くなってしまうという問題を含んでいる。
本発明では、オフ時のリーク電流を抑制するとともにオン時の抵抗を低減することができるヘテロ接合型のIII-Ｖ族化合物半導体装置を実現する。またそのための製造方法を提案する。
ヘテロ接合界面の全域に結晶欠陥が高密度で存在していると、ヘテロ接合型半導体装置をオフしても、ヘテロ接合界面に高密度で存在する結晶欠陥に起因して形成される準位を介して電流が流れてしまう。結晶欠陥に起因して形成される準位を介してヘテロ接合界面を通過する電流が流れてしまうので、ヘテロ接合型半導体装置をオフさせてもリーク電流が流れてしまうという問題が発生する。
リーク電流を防止するためには、高価ではあるけれども、層内全域に亘って結晶欠陥が少ないＧａＮ基板を用意し、その上にそれよりも大きなバンドギャップを有するIII-Ｖ族化合物をヘテロ接合すればよい。ヘテロ接合界面の全域において結晶欠陥が少なければ、結晶欠陥に起因して形成される準位を介してヘテロ接合界面を越えて流れてしまう電流を抑制することができ、リーク電流に対策することができるはずである。
しかしながら、層内全域に亘って結晶欠陥が少ないＧａＮ基板を利用すると、ヘテロ接合型の半導体装置をオンしたときに、ポテンシャル井戸内の電子がＧａＮ基板に移動するのに要するエネルギーが大きくなってしまう。この結果、オン抵抗が増大してしまう。
したがって、バンドギャップが小さいIII-Ｖ族化合物と、バンドギャップが大きいIII-Ｖ族化合物をヘテロ接合した半導体装置であり、ヘテロ接合界面を電流が通過して流れる縦型の半導体装置の場合、III-Ｖ族化合物の結晶欠陥が高密度であればオフ時のリーク電流が問題となり、III-Ｖ族化合物の結晶欠陥が低密度であればオン時の抵抗が高くなってしまうという問題を含んでいる。
本発明では、オフ時のリーク電流を抑制するとともにオン時の抵抗を低減することができるヘテロ接合型のIII-Ｖ族化合物半導体装置を実現する。またそのための製造方法を提案する。
本発明のヘテロ接合型のIII-Ｖ族化合物半導体装置は、III-Ｖ族化合物半導体の下層と、その下層にヘテロ接合されているとともに下層のバンドギャップよりも大きなバンドギャップを有するIII-Ｖ族化合物半導体の上層と、上層の表面の一部に形成されている主電極と、上層の表面の他の一部に形成されているゲート電極を備えている。
下層は、ヘテロ接合界面と平行な面内において、結晶欠陥高密度領域と結晶欠陥低密度領域が分布していることを特徴とする。主電極は、結晶欠陥低密度領域に対向する領域内に形成されており、ゲート電極は、結晶欠陥高密度領域に対向する領域に形成されていることを特徴とする。
ゲート電極は、結晶欠陥高密度領域に対向する領域内の一部に形成されていてもよいし、結晶欠陥高密度領域とほぼ同形の領域に形成されていてもよいし、結晶欠陥高密度領域を超えて形成されていてもよい。ゲート電極は、上層に対してショットキー接触していてもよいし、絶縁膜を介して上層に対向していてもよい。
下層は、ヘテロ接合界面と平行な面内において、結晶欠陥高密度領域と結晶欠陥低密度領域が分布していることを特徴とする。主電極は、結晶欠陥低密度領域に対向する領域内に形成されており、ゲート電極は、結晶欠陥高密度領域に対向する領域に形成されていることを特徴とする。
ゲート電極は、結晶欠陥高密度領域に対向する領域内の一部に形成されていてもよいし、結晶欠陥高密度領域とほぼ同形の領域に形成されていてもよいし、結晶欠陥高密度領域を超えて形成されていてもよい。ゲート電極は、上層に対してショットキー接触していてもよいし、絶縁膜を介して上層に対向していてもよい。
上記の半導体装置では、結晶欠陥の低密度なヘテロ接合界面に主電極が対向している。結晶欠陥低密度領域では、結晶欠陥が少ないことからそのヘテロ接合界面を通過して流れるリーク電流はほとんど流れない。結晶欠陥が高密度な領域にはゲート電極が対向している。結晶欠陥高密度領域はゲート電極のゲートオフ電圧の影響を強く得られることから、結晶欠陥高密度領域からヘテロ接合界面を通過して流れるリーク電流を効果的に抑制することができる。したがって、半導体装置のオフ時には、ヘテロ接合界面に沿って流れる電流が存在しないことから、主電極から隔てられた部位において、結晶欠陥が高密度のヘテロ接合界面が存在していても、リーク電流を増大させることにならない。
半導体装置のオン時には、ゲート電極に対向する領域において、キャリアがポテンシャル井戸から下層に移動する。ゲート電極に対向する領域では、ヘテロ接合界面における結晶欠陥が高密度であるために、結晶欠陥に起因して形成される準位を介してポテンシャル井戸内のキャリアが下層に移動することができる。この結果、オン抵抗が低減される。半導体装置のオン時には、ヘテロ接合界面の下層側にポテンシャル井戸が形成される。キャリアは、主電極に対向するポテンシャル井戸内から、ヘテロ接合界面に沿ってゲート電極に対向するポテンシャル井戸内に移動する。ゲート電極に対向するヘテロ接合界面の結晶欠陥に起因して形成される準位を介して、キャリアは下層に流れる。下層に流れたキャリアは、結晶欠陥高密度領域に高密度に存在する結晶欠陥に沿って下層を通過する。キャリアが下層を通過するときの抵抗も低い。
本発明のヘテロ接合型のIII-Ｖ族化合物半導体装置は、オフ時のリーク電流を抑制することができるとともに、オン時の抵抗を低減することができる。
半導体装置のオン時には、ゲート電極に対向する領域において、キャリアがポテンシャル井戸から下層に移動する。ゲート電極に対向する領域では、ヘテロ接合界面における結晶欠陥が高密度であるために、結晶欠陥に起因して形成される準位を介してポテンシャル井戸内のキャリアが下層に移動することができる。この結果、オン抵抗が低減される。半導体装置のオン時には、ヘテロ接合界面の下層側にポテンシャル井戸が形成される。キャリアは、主電極に対向するポテンシャル井戸内から、ヘテロ接合界面に沿ってゲート電極に対向するポテンシャル井戸内に移動する。ゲート電極に対向するヘテロ接合界面の結晶欠陥に起因して形成される準位を介して、キャリアは下層に流れる。下層に流れたキャリアは、結晶欠陥高密度領域に高密度に存在する結晶欠陥に沿って下層を通過する。キャリアが下層を通過するときの抵抗も低い。
本発明のヘテロ接合型のIII-Ｖ族化合物半導体装置は、オフ時のリーク電流を抑制することができるとともに、オン時の抵抗を低減することができる。
上記のヘテロ接合型のIII-Ｖ族化合物半導体装置のリーク電流をさらに抑制するためには、結晶欠陥高密度領域に対向する領域を超えて広がるゲート電極を形成することが好ましい。
半導体装置のオフ時に、ゲート電極のゲートオフ電圧の影響によって結晶欠陥が高密度に存在するヘテロ接合界面にキャリアが生成される現象を確実に防止することができる。
半導体装置のオフ時に、ゲート電極のゲートオフ電圧の影響によって結晶欠陥が高密度に存在するヘテロ接合界面にキャリアが生成される現象を確実に防止することができる。
下層内の結晶欠陥低密度領域の少なくとも一部に絶縁性の領域をさらに備えていることが好ましい。ここでいう絶縁性の領域とは、例えば絶縁体、誘電体、あるいは多数キャリアの導電型に対して反対導電型の半導体、あるいはそれらの組合せによって形成することができる。
この絶縁性領域の存在によって、下層内の結晶欠陥低密度領域側の抵抗を高くすることができる。ひいては、III-Ｖ族化合物半導体装置のオフ時において、主電極下方のポテンシャル井戸内（結晶欠陥低密度領域と一致する）からリーク電流が流れることを抑制できる。
この絶縁性領域の存在によって、下層内の結晶欠陥低密度領域側の抵抗を高くすることができる。ひいては、III-Ｖ族化合物半導体装置のオフ時において、主電極下方のポテンシャル井戸内（結晶欠陥低密度領域と一致する）からリーク電流が流れることを抑制できる。
絶縁性領域は、ヘテロ接合界面に発生する２次元電子ガスの存在範囲に位置していないことが好ましい。この位置関係であれば、ヘテロ接合界面に形成されるポテンシャル井戸内を移動するキャリアが、絶縁性領域の存在によってその移動が邪魔されることがない。
上記のIII-Ｖ族化合物半導体装置は以下の製造方法を利用して、簡単に作成することができる。この製造方法は、半導体基板を用意する工程を備えている。その半導体基板の表面に、開口が分散配置されているエピタキシャル成長禁止部材を形成する工程を備えている。そのエピタキシャル成長禁止部材の開口において露出する半導体基板の表面から、III−Ｖ族化合物をエピタキシャル成長することによって下層を形成する工程を備えている。その下層の表面から、下層のIII-Ｖ族化合物のバンドギャップよりも大きなバンドギャップを有するIII-Ｖ族化合物をエピタキシャル成長することによって上層を形成する工程を備えている。エピタキシャル成長禁止部材に対向する領域内の上層の表面に主電極を形成する工程を備えている。さらに、前記開口に対向する領域の上層の表面にゲート電極を形成する工程を備えている。
なお、開口に対向する領域の上層の表面、あるいはエピタキシャル成長禁止部材に対向する領域の上層の表面とは、他の工程によってエピタキシャル成長禁止部材が除去されてしまった場合には、もともと開口が存在していた位置と、もともとエピタキシャル成長禁止部材が存在していた位置に対向するという意味で解釈することができる。
エピタキシャル成長禁止部材とは、その表面からIII-Ｖ族化合物の結晶がエピタキシャル成長しない材料が選択される。典型的には、酸化シリコン、窒化シリコンなどを好適に利用することができる。
エピタキシャル成長禁止部材の開口において露出する半導体基板の表面から、エピタキシャル成長してIII−Ｖ族化合物の下層を形成すると、半導体基板と下層の格子不整合等に基づいて、下層内には開口の位置から層厚方向に向けて結晶欠陥が伝播して形成される。これが結晶欠陥高密度領域となる。一方、エピタキシャル成長禁止部材の上方には、結晶が横方向に向けて成長するので、結晶欠陥が比較的少ない結晶欠陥低密度領域が形成される。したがって、前記開口に対向する領域の上層の表面にゲート電極を形成すると、ゲート電極下方の下層側界面に結晶欠陥高密度領域が存在することになる。さらに、エピタキシャル禁止部材に対向する領域の上層の表面に主電極を形成すると、その主電極下方の下層側界面に結晶欠陥低密度領域が存在することになる。エピタキシャル成長禁止部材とその開口位置に基づいて、ゲート電極と主電極の位置を決定するだけで、上記のヘテロ接合型のIII-Ｖ族化合物半導体装置を簡単に得ることができる。
なお、開口に対向する領域の上層の表面、あるいはエピタキシャル成長禁止部材に対向する領域の上層の表面とは、他の工程によってエピタキシャル成長禁止部材が除去されてしまった場合には、もともと開口が存在していた位置と、もともとエピタキシャル成長禁止部材が存在していた位置に対向するという意味で解釈することができる。
エピタキシャル成長禁止部材とは、その表面からIII-Ｖ族化合物の結晶がエピタキシャル成長しない材料が選択される。典型的には、酸化シリコン、窒化シリコンなどを好適に利用することができる。
エピタキシャル成長禁止部材の開口において露出する半導体基板の表面から、エピタキシャル成長してIII−Ｖ族化合物の下層を形成すると、半導体基板と下層の格子不整合等に基づいて、下層内には開口の位置から層厚方向に向けて結晶欠陥が伝播して形成される。これが結晶欠陥高密度領域となる。一方、エピタキシャル成長禁止部材の上方には、結晶が横方向に向けて成長するので、結晶欠陥が比較的少ない結晶欠陥低密度領域が形成される。したがって、前記開口に対向する領域の上層の表面にゲート電極を形成すると、ゲート電極下方の下層側界面に結晶欠陥高密度領域が存在することになる。さらに、エピタキシャル禁止部材に対向する領域の上層の表面に主電極を形成すると、その主電極下方の下層側界面に結晶欠陥低密度領域が存在することになる。エピタキシャル成長禁止部材とその開口位置に基づいて、ゲート電極と主電極の位置を決定するだけで、上記のヘテロ接合型のIII-Ｖ族化合物半導体装置を簡単に得ることができる。
ゲート電極形成工程では、前記開口に対向する領域を超えてゲート電極を形成することが好ましい。この位置関係に形成されるゲート電極は、結晶欠陥高密度領域に対向する領域を超えて形成されることになる。
本発明のへテロ接合型のIII-Ｖ族化合物半導体装置は、オフ時のリーク電流を抑制することができる。さらにオン時の抵抗を低減することができる。
最初に実施例の主要な特徴を列記する。
（第１形態） III-Ｖ族化合物半導体は、ＧａＮ系化合物半導体である。
（第２形態） ゲート電極は、結晶欠陥高密度領域に対向する領域の上層の表面の領域を超えて形成される。
（第３形態） ゲート電極は、結晶欠陥高密度領域に対向する上層の表面の領域内から領域外まで伸びて形成される。
（第４形態） ドレイン電極は、下層の裏面全体（他の半導体層が介在する場合は、その半導体層の裏面全体）に電気的に接触している。
（第５形態） 結晶欠陥高密度領域とは、結晶欠陥密度が１×１０６cm−２以上の領域である。
（第１形態） III-Ｖ族化合物半導体は、ＧａＮ系化合物半導体である。
（第２形態） ゲート電極は、結晶欠陥高密度領域に対向する領域の上層の表面の領域を超えて形成される。
（第３形態） ゲート電極は、結晶欠陥高密度領域に対向する上層の表面の領域内から領域外まで伸びて形成される。
（第４形態） ドレイン電極は、下層の裏面全体（他の半導体層が介在する場合は、その半導体層の裏面全体）に電気的に接触している。
（第５形態） 結晶欠陥高密度領域とは、結晶欠陥密度が１×１０６cm−２以上の領域である。
図面を参照して以下に実施例を詳細に説明する。
図１に本実施例のヘテロ接合型のIII-Ｖ族化合物半導体装置（以下、半導体装置１０という）の要部断面図を模式的に示す。
半導体装置１０は、真性のＧａＮ（窒化ガリウム）からなる下層４６を備えている。下層４６は、層厚方向（紙面上下方向）に直交する面内において、結晶欠陥７０の多い領域と少ない領域が分布している。結晶欠陥７０は層厚方向に貫通して存在している。なお、後述するように、結晶欠陥７０は、下層４６のみならず、その上下の各半導体層内に亘って存在している。また、結晶欠陥７０が多く存在する結晶欠陥高密度領域７２は、残部の結晶欠陥７０が少ない領域（結晶欠陥低密度領域）と区別される。典型的には、結晶欠陥密度が１×１０６cm−２以上の場合に、結晶欠陥高密度領域７２として評価することができる。
下層４６上にｎ型不純物を含有するＡｌＧａＮからなる上層４８が形成されている。上層４８は、半導体結晶内にＡｌを含有しており、ＧａＮ層よりバンドギャップが大きい。この下層４６と上層４８によってヘテロ接合構造を構成している。結晶欠陥高密度領域７２と結晶欠陥低密度領域は、ヘテロ接合界面と平行な面内において分布しているとも言える。
結晶欠陥高密度領域７２に対向する領域の上層４８の表面にゲート電極５２が形成されている。ゲート電極５２は、結晶欠陥高密度領域７２に対向する領域を超えて上層４８の表面に形成されている。ゲート電極５２は、ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなり、上層４８の表面とショットキー接触している。結晶欠陥７０が少ない領域（結晶欠陥低密度領域である）に対向する領域の上層４８の表面に電気的に接触するソース電極５４が形成されている。このソース電極５４は、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなり、上層４８の表面に対してオーミック接触している。
さらに、下層４６の裏面側にはｎ型不純物を含有するＧａＮのドレイン層４２が形成されている。したがって、下層４６の裏面は、ドレイン層４２を介してドレイン電極３２と電気的に接続している。
図１に本実施例のヘテロ接合型のIII-Ｖ族化合物半導体装置（以下、半導体装置１０という）の要部断面図を模式的に示す。
半導体装置１０は、真性のＧａＮ（窒化ガリウム）からなる下層４６を備えている。下層４６は、層厚方向（紙面上下方向）に直交する面内において、結晶欠陥７０の多い領域と少ない領域が分布している。結晶欠陥７０は層厚方向に貫通して存在している。なお、後述するように、結晶欠陥７０は、下層４６のみならず、その上下の各半導体層内に亘って存在している。また、結晶欠陥７０が多く存在する結晶欠陥高密度領域７２は、残部の結晶欠陥７０が少ない領域（結晶欠陥低密度領域）と区別される。典型的には、結晶欠陥密度が１×１０６cm−２以上の場合に、結晶欠陥高密度領域７２として評価することができる。
下層４６上にｎ型不純物を含有するＡｌＧａＮからなる上層４８が形成されている。上層４８は、半導体結晶内にＡｌを含有しており、ＧａＮ層よりバンドギャップが大きい。この下層４６と上層４８によってヘテロ接合構造を構成している。結晶欠陥高密度領域７２と結晶欠陥低密度領域は、ヘテロ接合界面と平行な面内において分布しているとも言える。
結晶欠陥高密度領域７２に対向する領域の上層４８の表面にゲート電極５２が形成されている。ゲート電極５２は、結晶欠陥高密度領域７２に対向する領域を超えて上層４８の表面に形成されている。ゲート電極５２は、ニッケル(Ｎｉ)と金(Ａｕ)の積層構造からなり、上層４８の表面とショットキー接触している。結晶欠陥７０が少ない領域（結晶欠陥低密度領域である）に対向する領域の上層４８の表面に電気的に接触するソース電極５４が形成されている。このソース電極５４は、チタン(Ｔｉ)とアルミニウム(Ａｌ)の積層構造からなり、上層４８の表面に対してオーミック接触している。
さらに、下層４６の裏面側にはｎ型不純物を含有するＧａＮのドレイン層４２が形成されている。したがって、下層４６の裏面は、ドレイン層４２を介してドレイン電極３２と電気的に接続している。
次に、この接合半導体装置１０の動作を説明する。
本実施例の接合半導体装置１０のソース電極５４を接地し、ドレイン電極３２に５Ｖを印加した状態で、ゲート電極５２に閾値電圧より低い電圧を印加すると、下層４６と上層４８のヘテロ接合界面の下層４６側の伝導帯エネルギー準位は、フェルミ準位よりも上昇する。ゲート電極５２から離れた位置であるソース電極５４下方の下層４６側の伝導帯エネルギー準位は、ゲートオフ電圧の影響が小さく、場合によってはポテンシャル井戸が形成され、このポテンシャル井戸内に電子が誘起される場合がある。しかしながら、この場合でも、ソース電極５４下方のヘテロ接合界面の結晶性が良いので、ポテンシャル井戸内の電子が、下層４６内に移動することは防止される。リーク電流が流れてしまう事態が防止される。ゲート電極５２下方のヘテロ接合界面には、結晶欠陥高密度領域７２が存在しているが、この領域はゲート電極５２のゲートオフ電圧の影響を強く得ることができるので、ポテンシャル井戸は形成されず、電子が存在しない状態を得ることができる。したがって、この結晶欠陥高密度領域７２からリーク電流が流れてしまう事態も防止される。したがって、リーク電流が流れることなく、半導体装置１０をオフすることができる。
一方、ソース電極５４を接地し、ドレイン電極３２に５Ｖを印加した状態で、ゲート電極５２に閾値電圧より高い電圧を印加すると、下層４６と上層４８のヘテロ接合界面の下層４６側にポテンシャル井戸が形成される。そのポテンシャル井戸では、伝導帯エネルギー準位がフェルミ準位より下降する。伝導帯エネルギー準位がフェルミ準位よりも低くなるので、ポテンシャル井戸内に電子（２次元電子ガス）を存在させることができる。図２に、オン状態における電子の流れを矢印で示す。図２に示すように、このポテンシャル井戸内の電子は、まずソース電極５４下方のポテンシャル井戸内からゲート電極５２下方のポテンシャル井戸内までヘテロ接合界面に沿って移動する。ゲート電極５２下方まで移動してきた電子は、下層４６側界面に存在する結晶欠陥高密度領域７２に起因する準位を介して下層４６内へ移動する。結晶欠陥高密度領域７２に起因する準位を介して移動するので、ポテンシャル井戸内の電子を大きなエネルギーを必要とせずに、下層４６内へ移動させることができる。この半導体装置１０のオン抵抗は小さい。
本実施例の接合半導体装置１０のソース電極５４を接地し、ドレイン電極３２に５Ｖを印加した状態で、ゲート電極５２に閾値電圧より低い電圧を印加すると、下層４６と上層４８のヘテロ接合界面の下層４６側の伝導帯エネルギー準位は、フェルミ準位よりも上昇する。ゲート電極５２から離れた位置であるソース電極５４下方の下層４６側の伝導帯エネルギー準位は、ゲートオフ電圧の影響が小さく、場合によってはポテンシャル井戸が形成され、このポテンシャル井戸内に電子が誘起される場合がある。しかしながら、この場合でも、ソース電極５４下方のヘテロ接合界面の結晶性が良いので、ポテンシャル井戸内の電子が、下層４６内に移動することは防止される。リーク電流が流れてしまう事態が防止される。ゲート電極５２下方のヘテロ接合界面には、結晶欠陥高密度領域７２が存在しているが、この領域はゲート電極５２のゲートオフ電圧の影響を強く得ることができるので、ポテンシャル井戸は形成されず、電子が存在しない状態を得ることができる。したがって、この結晶欠陥高密度領域７２からリーク電流が流れてしまう事態も防止される。したがって、リーク電流が流れることなく、半導体装置１０をオフすることができる。
一方、ソース電極５４を接地し、ドレイン電極３２に５Ｖを印加した状態で、ゲート電極５２に閾値電圧より高い電圧を印加すると、下層４６と上層４８のヘテロ接合界面の下層４６側にポテンシャル井戸が形成される。そのポテンシャル井戸では、伝導帯エネルギー準位がフェルミ準位より下降する。伝導帯エネルギー準位がフェルミ準位よりも低くなるので、ポテンシャル井戸内に電子（２次元電子ガス）を存在させることができる。図２に、オン状態における電子の流れを矢印で示す。図２に示すように、このポテンシャル井戸内の電子は、まずソース電極５４下方のポテンシャル井戸内からゲート電極５２下方のポテンシャル井戸内までヘテロ接合界面に沿って移動する。ゲート電極５２下方まで移動してきた電子は、下層４６側界面に存在する結晶欠陥高密度領域７２に起因する準位を介して下層４６内へ移動する。結晶欠陥高密度領域７２に起因する準位を介して移動するので、ポテンシャル井戸内の電子を大きなエネルギーを必要とせずに、下層４６内へ移動させることができる。この半導体装置１０のオン抵抗は小さい。
次に、この現象を図３に示すエネルギーバンドダイアグラムを用いて説明する。図３に示すエネルギーバンドダイアグラムは、図２のIII−III線に対応する下層４６と上層４８が接する界面近傍のエネルギーバンドダイアグラムである。
図３（ａ）は、オンのときのエネルギーバンドを示している。下層４６と上層４８のヘテロ接合界面に形成されるポテンシャル井戸の伝導帯エネルギー準位がフェルミ準位より下降している。このポテンシャル井戸内の電子は、結晶欠陥に起因する準位を介することによって、伝導帯エネルギー準位との間のエネルギー障壁を越えて下層４６内に容易に移動することができる。なお、結晶欠陥が存在しない場合、この伝導帯エネルギー準位との間の大きなエネルギー障壁を越えて下層４６内に移動する必要があり、オン抵抗が増大する。
図３（ｂ）は、オフのときのエネルギーバンドダイアグラムである。ゲート電極５２に閾値電圧より低い電圧を印加することで、下層４６と上層４８が接する界面のうち下層４６側界面近傍の伝導帯エネルギー準位は、フェルミ準位よりも上側に存在することになり、この下層４６側界面近傍に電子が存在しないことになる。半導体装置１０はオフされる。このとき、ソース電極５４下方のヘテロ接合界面に結晶欠陥が多く存在すると、場合によってはリーク電流が発生してしまうことがある。しかしながら、本実施例では、ソース電極５４下方のヘテロ接合界面の結晶性は良いので、ポテンシャル井戸と下層４６の導電帯エネルギー準位との間のエネルギー障壁が大きく、この領域でリーク電流が発生することが防止される。
本実施例の半導体装置１０は、下層４６内において結晶欠陥７０の量を分布させることで、結晶欠陥７０が少ない領域ではリーク電流を防止し、結晶欠陥７０が多い領域では電子を下層４６内に容易に移動させることで、リーク電流の防止と低オン抵抗化の両者を具備することができる。
図３（ａ）は、オンのときのエネルギーバンドを示している。下層４６と上層４８のヘテロ接合界面に形成されるポテンシャル井戸の伝導帯エネルギー準位がフェルミ準位より下降している。このポテンシャル井戸内の電子は、結晶欠陥に起因する準位を介することによって、伝導帯エネルギー準位との間のエネルギー障壁を越えて下層４６内に容易に移動することができる。なお、結晶欠陥が存在しない場合、この伝導帯エネルギー準位との間の大きなエネルギー障壁を越えて下層４６内に移動する必要があり、オン抵抗が増大する。
図３（ｂ）は、オフのときのエネルギーバンドダイアグラムである。ゲート電極５２に閾値電圧より低い電圧を印加することで、下層４６と上層４８が接する界面のうち下層４６側界面近傍の伝導帯エネルギー準位は、フェルミ準位よりも上側に存在することになり、この下層４６側界面近傍に電子が存在しないことになる。半導体装置１０はオフされる。このとき、ソース電極５４下方のヘテロ接合界面に結晶欠陥が多く存在すると、場合によってはリーク電流が発生してしまうことがある。しかしながら、本実施例では、ソース電極５４下方のヘテロ接合界面の結晶性は良いので、ポテンシャル井戸と下層４６の導電帯エネルギー準位との間のエネルギー障壁が大きく、この領域でリーク電流が発生することが防止される。
本実施例の半導体装置１０は、下層４６内において結晶欠陥７０の量を分布させることで、結晶欠陥７０が少ない領域ではリーク電流を防止し、結晶欠陥７０が多い領域では電子を下層４６内に容易に移動させることで、リーク電流の防止と低オン抵抗化の両者を具備することができる。
また、この半導体装置１０は、ゲート電極５２下方の下層４６側界面に結晶欠陥高密度領域７２が存在していることで、ソース電極５４とドレイン電極３２間の電流量の制御を安定的に行えるという利点を有する。例えば、結晶欠陥高密度領域７２がソース電極５４下方に存在していると、結晶欠陥を介したリーク電流が大きくなり、ゲート電極５２に閾値電圧より低い電圧を印加しても、電流をオフすることができない事態が発生してしまう。
一方、ゲート電極５２下方の下層４６側界面に結晶欠陥高密度領域７２が存在していても、ゲート電極５２に印加するゲート電圧の影響が、ゲート電極５２下方の下層４６と上層４８のヘテロ接合界面（電流が流れ易いヘテロ接合界面）に大きく影響させることができるので、ゲート電圧に基づいて電流量の調整を安定的に実現できる。
また、本実施例の半導体装置１０は、下層４６内を結晶欠陥高密度領域７２が層厚方向に貫通している。したがって、ゲート電極５２下方で下層４６内に移動した電子は、その結晶欠陥高密度領域７２を亘ってドレイン電極３２まで移動することができる。極めてオン抵抗が低減された半導体装置を得ることができる。
また、本実施例のヘテロ結合半導体装置１０は、ゲート電極５２が結晶欠陥高密度領域７２に対向する領域を超えて外側に伸びて形成されている。ゲート電極５２が伸びていると、この部分の下方のポテンシャル井戸内に、ゲートオン電圧によって誘起される電子量を多くすることができる。換言すると、ヘテロ接合界面に沿って横方向に移動する領域に対向してゲート電極５２が伸びて形成されているので、この横方向の移動の抵抗を下げることができ、さらにオン抵抗を低減できるという利点を有する。
一方、ゲート電極５２下方の下層４６側界面に結晶欠陥高密度領域７２が存在していても、ゲート電極５２に印加するゲート電圧の影響が、ゲート電極５２下方の下層４６と上層４８のヘテロ接合界面（電流が流れ易いヘテロ接合界面）に大きく影響させることができるので、ゲート電圧に基づいて電流量の調整を安定的に実現できる。
また、本実施例の半導体装置１０は、下層４６内を結晶欠陥高密度領域７２が層厚方向に貫通している。したがって、ゲート電極５２下方で下層４６内に移動した電子は、その結晶欠陥高密度領域７２を亘ってドレイン電極３２まで移動することができる。極めてオン抵抗が低減された半導体装置を得ることができる。
また、本実施例のヘテロ結合半導体装置１０は、ゲート電極５２が結晶欠陥高密度領域７２に対向する領域を超えて外側に伸びて形成されている。ゲート電極５２が伸びていると、この部分の下方のポテンシャル井戸内に、ゲートオン電圧によって誘起される電子量を多くすることができる。換言すると、ヘテロ接合界面に沿って横方向に移動する領域に対向してゲート電極５２が伸びて形成されているので、この横方向の移動の抵抗を下げることができ、さらにオン抵抗を低減できるという利点を有する。
次に、本実施例の半導体装置１０の製造方法を図４〜７を用いて説明する。
図４に示すように、まずサファイア基板２２を用意する。サファイア基板２２に代えて、例えばシリコン基板、炭化ケイ素基板、ガリウムヒ素基板等の材料からなる基板を利用することもできる。このサファイア基板２２上に、低温下で有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて、バッファ層２４を約50nmの層厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。このバッファ層２４の材料は、次の工程でそのバッファ層２４上に形成する化合物結晶と同じ結晶、あるいは格子定数と熱膨張係数が類似する結晶であればよい。
次に、このバッファ層２４上に、スパッタ法あるいはＣＶＤ法を用いて、開口幅がＬ２６の酸化シリコン層２６（エピタキシャル成長禁止部材の一例）をパターニングする。この酸化シリコン層２６は、平面視したときに例えばストライプ状に分散配置して形成されている。
図４に示すように、まずサファイア基板２２を用意する。サファイア基板２２に代えて、例えばシリコン基板、炭化ケイ素基板、ガリウムヒ素基板等の材料からなる基板を利用することもできる。このサファイア基板２２上に、低温下で有機金属気相エピタキシャル(ＭＯＣＶＤ)法を用いて、バッファ層２４を約50nmの層厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。このバッファ層２４の材料は、次の工程でそのバッファ層２４上に形成する化合物結晶と同じ結晶、あるいは格子定数と熱膨張係数が類似する結晶であればよい。
次に、このバッファ層２４上に、スパッタ法あるいはＣＶＤ法を用いて、開口幅がＬ２６の酸化シリコン層２６（エピタキシャル成長禁止部材の一例）をパターニングする。この酸化シリコン層２６は、平面視したときに例えばストライプ状に分散配置して形成されている。
次に、図５に示すように、このバッファ層２４上に有機金属気相エピタキシャル法を用いて、ｎ―ＧａＮからなるドレイン層４２を形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)、ドーパント材料としてモノシラン(ＳｉＨ４)を好適に利用することができる。
このドレイン層４２を形成する段階は、いわゆる選択横成長法の技術を好適に利用することができる。有機金属気相エピタキシャル法を利用する選択横成長法では、水素雰囲気中において、III族の有機金属とV族の水素化物が化学反応して結晶が成長する。選択横方法成長法により結晶を成長させると、酸化シリコン層２６の開口から層厚方向（紙面上下方向）に結晶成長したＧａＮ結晶は、サファイア基板２２と格子定数等が一致しないので、結晶欠陥が多く、転位が貫通した結晶欠陥高密度領域７２を形成する。一方、酸化シリコン層２６の上方の領域では、酸化シリコン層２６からＧａＮ結晶は成長することができないので、ＧａＮ結晶が横方向に成長し、転位が横に曲がって形成される。この酸化シリコン層２６の上方の領域は、結晶欠陥の少ない領域（結晶欠陥低密度領域）となる。
なお、必要に応じて結晶成長が縦方向より横方向が早くなる条件（例えば、温度、ガス流量等を調整する）で設定すると、成長したドレイン層４２の表面を平坦化することができる。また、この段階で、裏面側のサファイア基板２２とバッファ層２４と酸化シリコン層２６を研磨して除去してもよい。本実施例では、除去しない例を示す。
このドレイン層４２を形成する段階は、いわゆる選択横成長法の技術を好適に利用することができる。有機金属気相エピタキシャル法を利用する選択横成長法では、水素雰囲気中において、III族の有機金属とV族の水素化物が化学反応して結晶が成長する。選択横方法成長法により結晶を成長させると、酸化シリコン層２６の開口から層厚方向（紙面上下方向）に結晶成長したＧａＮ結晶は、サファイア基板２２と格子定数等が一致しないので、結晶欠陥が多く、転位が貫通した結晶欠陥高密度領域７２を形成する。一方、酸化シリコン層２６の上方の領域では、酸化シリコン層２６からＧａＮ結晶は成長することができないので、ＧａＮ結晶が横方向に成長し、転位が横に曲がって形成される。この酸化シリコン層２６の上方の領域は、結晶欠陥の少ない領域（結晶欠陥低密度領域）となる。
なお、必要に応じて結晶成長が縦方向より横方向が早くなる条件（例えば、温度、ガス流量等を調整する）で設定すると、成長したドレイン層４２の表面を平坦化することができる。また、この段階で、裏面側のサファイア基板２２とバッファ層２４と酸化シリコン層２６を研磨して除去してもよい。本実施例では、除去しない例を示す。
次に、有機金属気相エピタキシャル法を用いて、ＧａＮからなる下層４６を約10μmの層厚で形成する。このとき、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。ドーパント材料としてモノシラン(ＳｉＨ４)を利用して、この下層４６をｎ型化してもよい。
さらに、有機金属気相エピタキシャル法を用いて、ＡｌＧａＮからなる上層４８を約25nmの膜厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム(ＴＭＡｌ)、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。
図６に示すように、結晶欠陥高密度領域７２は、ドレイン層４２と下層４６と上層４８を貫通して層厚方向に伝播している。
さらに、有機金属気相エピタキシャル法を用いて、ＡｌＧａＮからなる上層４８を約25nmの膜厚で形成する。このとき、アルミニウム原料としてトリメチルアルミニウム(ＴＭＡｌ)、ガリウム原料としてトリメチルガリウム(ＴＭＧａ)、窒素原料としてアンモニアガス(ＮＨ３)を好適に利用することができる。
図６に示すように、結晶欠陥高密度領域７２は、ドレイン層４２と下層４６と上層４８を貫通して層厚方向に伝播している。
次に、裏面側のサファイア基板２２とバッファ層２４と酸化シリコン層２６を研磨し、さらにドレイン層４２を所望の層厚になるまで研磨する。研磨した面のダメージを低減するためにＲＩＥ法などを用いて、その研磨した面をエッチングしてもよい。その後に、図７に示すように、チタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着してドレイン電極３２を形成する。
次に、上層４８表面にチタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着する。その後に、フォト工程とエッチング技術を利用してソース電極５４をパターニングする。ソース電極５４は、結晶欠陥高密度領域７２以外の領域（結晶欠陥低密度領域）に対向して上層４８の表面にパターニングする。パターニングした後に、ＲＴＡ(Rapid Thermal Anneal)法によって550℃で30秒の熱処理を実施する。上層４８に対するソース電極５４の接触抵抗が低減され、オーミック接触が実現される。
次に、リフトオフ法を利用してゲート電極５２を形成する。即ち、ゲート電極４４を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ｎｉ)と金(Ａｕ)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ｎｉ)と金(Ａｕ)を剥離する。これにより、所望する位置にゲート電極５２を形成することができる。ゲート電極５２は、結晶欠陥高密度領域７２に対向して上層４８の表面に形成される。ここで、図中のＬ２６は、先の工程で研磨除去された酸化シリコン層２６の開口幅である。ゲート電極５２の幅Ｌ５２は、この酸化シリコン層２６の開口幅Ｌ２６よりも大きく形成されており、開口の外周輪郭から幅Ｄ５２だけ外側に伸びて大きく形成されている。
なお、ゲート電極５２とソース電極５４を形成する位置は、例えば上層４８の表面に現れる結晶欠陥の量に基づいて形成することもできる。
上記の工程を経て、本実施例の半導体装置を得ることができる。
次に、上層４８表面にチタン(Ｔｉ)とアルミニウム(Ａｌ)を順に蒸着する。その後に、フォト工程とエッチング技術を利用してソース電極５４をパターニングする。ソース電極５４は、結晶欠陥高密度領域７２以外の領域（結晶欠陥低密度領域）に対向して上層４８の表面にパターニングする。パターニングした後に、ＲＴＡ(Rapid Thermal Anneal)法によって550℃で30秒の熱処理を実施する。上層４８に対するソース電極５４の接触抵抗が低減され、オーミック接触が実現される。
次に、リフトオフ法を利用してゲート電極５２を形成する。即ち、ゲート電極４４を形成したい場所以外にレジスト膜を成膜した後に、ニッケル(Ｎｉ)と金(Ａｕ)を順に蒸着する。その後に、レジスト膜とともにそのレジスト膜上に形成されているニッケル(Ｎｉ)と金(Ａｕ)を剥離する。これにより、所望する位置にゲート電極５２を形成することができる。ゲート電極５２は、結晶欠陥高密度領域７２に対向して上層４８の表面に形成される。ここで、図中のＬ２６は、先の工程で研磨除去された酸化シリコン層２６の開口幅である。ゲート電極５２の幅Ｌ５２は、この酸化シリコン層２６の開口幅Ｌ２６よりも大きく形成されており、開口の外周輪郭から幅Ｄ５２だけ外側に伸びて大きく形成されている。
なお、ゲート電極５２とソース電極５４を形成する位置は、例えば上層４８の表面に現れる結晶欠陥の量に基づいて形成することもできる。
上記の工程を経て、本実施例の半導体装置を得ることができる。
半導体装置１０は、次の変形例であってもよい。
図８に示す半導体装置１１０は、ゲート電極１５２が上層１４８と下層１４６が接する界面のうち下層１４６側界面に存在する結晶欠陥高密度領域１７２の外周輪郭に対向して上層の表面に形成されている。結晶欠陥高密度領域１７２の内側に対向する位置にゲート電極１５２は形成されていない。
この場合でも、オフのときに、外周輪郭に対向するゲート電極１５２のゲートオフ電圧によってヘテロ接合界面に電子が存在しない状態をつくりだせるので、ソース電極１５４下方からゲート電極１５２下方の結晶欠陥高密度領域１７２に電子が流入する事態を防止でき、リーク電流が流れるのを防止することができる。また、ソース電極１５４の下方のヘテロ接合界面は結晶性がよいので、この領域でリーク電流が発生することも防止される。また、ゲート電極１５２が結晶欠陥高密度領域１７２に対向する領域を超えて外側に伸びているので、オンのときに、この伸びている部分の下方のポテンシャル井戸内に、ゲートオン電圧によって多くの電子を誘起できるので、オン抵抗を低減することができる。
図９に示す半導体装置２１０は、下層１４６内の結晶欠陥高密度領域２７２以外の領域（結晶欠陥低密度領域）に酸化シリコンからなる絶縁領域２６２が形成されている。この絶縁領域２６２は、ｐ型の半導体領域で形成されていてもよい。
この絶縁領域２６２の存在によって、下層２４６内の結晶欠陥低密度領域側の抵抗を大きくすることができる。ひいては、ソース電極２５４下方の領域（結晶欠陥低密度領域と一致する）において、下層２４６内にリーク電流が流れることを抑制できる。
図８に示す半導体装置１１０は、ゲート電極１５２が上層１４８と下層１４６が接する界面のうち下層１４６側界面に存在する結晶欠陥高密度領域１７２の外周輪郭に対向して上層の表面に形成されている。結晶欠陥高密度領域１７２の内側に対向する位置にゲート電極１５２は形成されていない。
この場合でも、オフのときに、外周輪郭に対向するゲート電極１５２のゲートオフ電圧によってヘテロ接合界面に電子が存在しない状態をつくりだせるので、ソース電極１５４下方からゲート電極１５２下方の結晶欠陥高密度領域１７２に電子が流入する事態を防止でき、リーク電流が流れるのを防止することができる。また、ソース電極１５４の下方のヘテロ接合界面は結晶性がよいので、この領域でリーク電流が発生することも防止される。また、ゲート電極１５２が結晶欠陥高密度領域１７２に対向する領域を超えて外側に伸びているので、オンのときに、この伸びている部分の下方のポテンシャル井戸内に、ゲートオン電圧によって多くの電子を誘起できるので、オン抵抗を低減することができる。
図９に示す半導体装置２１０は、下層１４６内の結晶欠陥高密度領域２７２以外の領域（結晶欠陥低密度領域）に酸化シリコンからなる絶縁領域２６２が形成されている。この絶縁領域２６２は、ｐ型の半導体領域で形成されていてもよい。
この絶縁領域２６２の存在によって、下層２４６内の結晶欠陥低密度領域側の抵抗を大きくすることができる。ひいては、ソース電極２５４下方の領域（結晶欠陥低密度領域と一致する）において、下層２４６内にリーク電流が流れることを抑制できる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
上記実施例は、ＧａＮ系化合物半導体を例に説明しているが、これに代えて、ＧａＡｓ（ガリウムヒ素）系化合物半導体、ＩｎＰ（インジウムリン）等を利用してもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
上記実施例は、ＧａＮ系化合物半導体を例に説明しているが、これに代えて、ＧａＡｓ（ガリウムヒ素）系化合物半導体、ＩｎＰ（インジウムリン）等を利用してもよい。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
２２：サファイア基板
２４：バッファ層
２６：酸化シリコン層
３２：ドレイン電極
４２：ドレイン層
４６：下層
４８：上層
５２：ゲート電極
５４：ソース電極
７０：結晶欠陥
７２：結晶欠陥高密度領域
２６２：絶縁領域
２４：バッファ層
２６：酸化シリコン層
３２：ドレイン電極
４２：ドレイン層
４６：下層
４８：上層
５２：ゲート電極
５４：ソース電極
７０：結晶欠陥
７２：結晶欠陥高密度領域
２６２：絶縁領域
Claims (6)
- III-Ｖ族化合物半導体の下層と、
その下層にヘテロ接合されており、下層のバンドギャップよりも大きなバンドギャップを有するIII-Ｖ族化合物半導体の上層と、
上層の表面の一部に形成されている主電極と、
上層の表面の他の一部に形成されているゲート電極と、
を備えており、
前記下層は、ヘテロ接合界面と平行な面内において、結晶欠陥高密度領域と結晶欠陥低密度領域が分布しており、
主電極は、結晶欠陥低密度領域に対向する領域内に形成されており、
ゲート電極は、結晶欠陥高密度領域に対向する領域に形成されていることを特徴とするヘテロ接合型のIII-Ｖ族化合物半導体装置。 - ゲート電極は、結晶欠陥高密度領域に対向する領域を超えて形成されていることを特徴とする請求項１の半導体装置。
- 下層内の結晶欠陥低密度領域の一部に、絶縁性の領域が形成されていることを特徴とする請求項１又は２の半導体装置。
- 前記絶縁性の領域は、ヘテロ接合界面に発生する２次元電子ガスの存在範囲外に形成されていることを特徴とする請求項３の半導体装置。
- 半導体基板を用意する工程と、
その半導体基板の表面に、開口が分散配置されているエピタキシャル成長禁止部材を形成する工程と、
そのエピタキシャル成長禁止部材の開口において露出する半導体基板の表面から、III-Ｖ族化合物をエピタキシャル成長することによって下層を形成する工程と、
その下層の表面から、下層のIII-Ｖ族化合物のバンドギャップよりも大きなバンドギャップを有するIII-Ｖ族化合物をエピタキシャル成長することによって上層を形成する工程と、
エピタキシャル成長禁止部材に対向する領域内の上層の表面に主電極を形成する工程と、
前記開口に対向する領域の上層の表面にゲート電極を形成する工程と、
を備えるヘテロ接合型のIII-Ｖ族化合物半導体装置の製造方法。 - ゲート電極形成工程では、前記開口に対向する領域を超えてゲート電極を形成することを特徴とする請求項５の製造方法。
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| JP2007081154A (ja) * | 2005-09-14 | 2007-03-29 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JP2007088275A (ja) * | 2005-09-22 | 2007-04-05 | Sumitomo Electric Ind Ltd | 窒化ガリウム系ｍｉｓトランジスタ |
| JP2008010082A (ja) * | 2006-06-29 | 2008-01-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びワード線駆動方法 |
| WO2008099901A1 (ja) * | 2007-02-16 | 2008-08-21 | Sumitomo Chemical Company, Limited | ガリウムナイトライド系エピタキシャル結晶、その製造方法および電界効果トランジスタ |
| JP2010533375A (ja) * | 2007-07-09 | 2010-10-21 | フリースケール セミコンダクター インコーポレイテッド | ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、ヘテロ構造電界効果トランジスタを製造するための方法 |
| JP2013165167A (ja) * | 2012-02-10 | 2013-08-22 | Rohm Co Ltd | 半導体装置 |
| EP2765611A3 (en) * | 2013-02-12 | 2014-12-03 | Seoul Semiconductor Co., Ltd. | Vertical gallium nitride transistors and methods of fabricating the same |
| EP2843708A1 (en) * | 2013-08-28 | 2015-03-04 | Seoul Semiconductor Co., Ltd. | Nitride-based transistors and methods of fabricating the same |
| JP2016533028A (ja) * | 2013-07-11 | 2016-10-20 | シックスポイント マテリアルズ， インコーポレイテッド | Ｉｉｉ族窒化物半導体を用いた電子デバイスおよびその製造方法、および該電子デバイスを製作するためのエピタキシャル多層ウエハ |
-
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| JP2007081154A (ja) * | 2005-09-14 | 2007-03-29 | Sumitomo Electric Ind Ltd | 電界効果トランジスタ |
| JP2007088275A (ja) * | 2005-09-22 | 2007-04-05 | Sumitomo Electric Ind Ltd | 窒化ガリウム系ｍｉｓトランジスタ |
| JP2008010082A (ja) * | 2006-06-29 | 2008-01-17 | Nec Electronics Corp | 不揮発性半導体記憶装置及びワード線駆動方法 |
| WO2008099901A1 (ja) * | 2007-02-16 | 2008-08-21 | Sumitomo Chemical Company, Limited | ガリウムナイトライド系エピタキシャル結晶、その製造方法および電界効果トランジスタ |
| GB2460197A (en) * | 2007-02-16 | 2009-11-25 | Sumitomo Chemical Co | Gallium nitride epitaxial crystal, method for production thereof and field effect transistor |
| US8350292B2 (en) | 2007-02-16 | 2013-01-08 | Sumitomo Chemical Company, Limited | Gallium nitride epitaxial crystal, method for production thereof, and field effect transistor |
| JP2010533375A (ja) * | 2007-07-09 | 2010-10-21 | フリースケール セミコンダクター インコーポレイテッド | ヘテロ構造電界効果トランジスタ、ヘテロ構造電界効果トランジスタを包含する集積回路、および、ヘテロ構造電界効果トランジスタを製造するための方法 |
| JP2013165167A (ja) * | 2012-02-10 | 2013-08-22 | Rohm Co Ltd | 半導体装置 |
| EP2765611A3 (en) * | 2013-02-12 | 2014-12-03 | Seoul Semiconductor Co., Ltd. | Vertical gallium nitride transistors and methods of fabricating the same |
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