JP2006147754A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】ソース抵抗・ドレイン抵抗の低減、寄生容量の削減、優れた静特性と高周波特性の実現を可能とする半導体装置およびその製造方法を提供すること。
【解決手段】ＦＥＴ構造を有する半導体結晶１上に、ソース電極（ＷＳｉ膜２の一方）、ドレイン電極（ＷＳｉ膜２の他方）およびゲート電極５を具備する半導体装置において、前記ソース電極のゲート電極５に対向する側面（Ａ、Ｂの一方）と前記ドレイン電極のゲート電極５に対向する側面（Ａ、Ｂの他方）とに、それぞれ接する空隙４があり、空隙４のそれぞれとゲート電極５との間にはＳｉＯ_２膜３が介在し、ゲート電極５が、半導体結晶１に形成されたリセス部分のソース側とドレイン側とに空隙６を残して、前記ＦＥＴ構造の障壁層と接することでゲートを形成することを特徴とする半導体装置を構成する。
【選択図】 図１

Description

本発明は半導体装置およびその製造方法に関する。

高周波特性が良好な電界効果型トランジスタ（ＦＥＴ）の電極形成方法の一つとして、下記非特許文献１に記載されているように、ゲート電極に接する空隙を設ける方法が知られている。このような、空隙に接する部分を有するゲート電極を形成する従来技術の一例を図７に示す。

図７は、空隙に接する部分を有するゲート電極を形成する従来技術を説明する断面図である。図において、まず、
（ａ）に示すように、ＦＥＴ構造を有する半導体結晶１のＦＥＴ構造が形成されている側の表面に第一の絶縁膜１０２を堆積する。つぎに、
（ｂ）に示すように、その上に第二の絶縁膜１０３を堆積する。つぎに、
（ｃ）に示すように、さらにその上にレジスト１０４を塗布し、パターン露光、現像によってレジスト１０４に開口部を形成し、レジスト１０４の開口パタンをエッチングマスクとして、第二の絶縁膜１０３を等方的にエッチングする。ここで等方的エッチングとは、エッチングされる面に垂直な方向のみならず、平行な方向にもエッチングを進行させることによって、エッチングマスクで保護されている部分のエッチング対象物をもエッチングすることを意味する。つぎに、
（ｄ）に示すように、レジスト１０４の開口部を経由して、ＲＩＥ（反応性イオンエッチング）等によって、第一の絶縁膜１０２の異方性エッチングを行い、エッチングされる面に垂直な方向にのみ、エッチングを進行させる。つぎに、
（ｅ）に示すように、レジスト１０４を除去した後に、第一の絶縁膜１０２の開口部を経由して、半導体結晶１をエッチングし、半導体結晶１にリセス部分（第一の絶縁膜１０２の下の凹部）を形成する。つぎに、
（ｆ）に示すように、スパッタ法あるいは蒸着法による金属堆積とリフトオフ法とによって、第二の絶縁膜１０３の開口部とその上下部にゲート電極１０５を形成する。このようにすれば、半導体結晶１のリセス部分のソース側とドレイン側とに空隙を残して、半導体結晶１中のＦＥＴ構造のゲートに接するゲート電極１０５を形成することができる。

尚、図示されていないが、ソース電極とドレイン電極とが、第一の絶縁膜１０２の両端部（図中、Ａ、Ｂで示す）に、それぞれ、１対１で接している。

T．Enoki，Ｈ．Ito，K．Ikuta and Y．Ishii：Proc．Int．Conf．Indium Phosphide and Related Materials，1995，ｐ．81．

図７の（ｆ）に示した構造において、ＦＥＴの静特性と高周波特性を向上させるには、ゲート長がゲート形成用絶縁膜の開口幅（図７においては第一の絶縁膜１０２の開口幅）で決定されることから、絶縁膜の開口幅を狭めることに加え、ソース、ドレインの各電極とゲート電極間距離がソース抵抗、ドレイン抵抗を決定することから、ソース、ドレイン各電極をゲートに近づけることが、必須となる。

しかしながら、ソース電極やドレイン電極がゲートに近接すると、寄生容量が増大してしまうという課題が生じる。寄生容量の低減には、ソース・ドレイン電極金属の厚さを薄くすることで、ゲート電極との結合容量を抑制することが、手段のひとつとなりうるが、この場合、電極金属の厚さが薄くなるため、電極部分の抵抗が増大することになり、結果として、ソース抵抗、ドレイン抵抗の低減効果が相殺されてしまうという課題が生じる。

また、高周波性能の決定要因としてみた際、ソース抵抗、ドレイン抵抗の低減と寄生容量の増大はトレードオフの関係になることから、従来の手法による、ソース、ドレインの各電極とゲート電極間距離の縮小では、結局、高周波性能の向上をはかることができないという重大な課題もあった。

本発明の目的は、上記の課題を解決し、ソース抵抗・ドレイン抵抗の低減、寄生容量の削減、優れた静特性と高周波特性の実現を可能とする半導体装置およびその製造方法を提供することである。

上記課題を解決するために、本願発明では、請求項１に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置において、前記ソース電極の前記ゲート電極に対向する側面に接する空隙があり、前記ドレイン電極の前記ゲート電極に対向する側面に接する空隙があり、該空隙のそれぞれと前記ゲート電極との間には第一の絶縁膜がそれぞれ介在し、前記ゲート電極が、前記半導体結晶に形成されたリセス部分のソース側とドレイン側とに空隙を残して、前記電界効果型トランジスタ構造の障壁層と接することでゲートを形成することを特徴とする半導体装置を構成する。

また、本願発明では、請求項２に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置において、前記ソース電極の前記ゲート電極に対向する側面に接する空隙があり、前記ドレイン電極の前記ゲート電極に対向する側面に接する空隙があり、該空隙のそれぞれと前記ゲート電極との間には第一の絶縁膜と第二の絶縁膜とがそれぞれ介在し、前記ゲート電極が、前記半導体結晶に形成されたリセス部分のソース側とドレイン側とに空隙を残して形成された前記第二の絶縁膜の開口部を通じて前記電界効果型トランジスタ構造の障壁層と接することでゲートを形成することを特徴とする半導体装置を構成する。

また、本願発明では、請求項３に記載のように、
前記半導体結晶に形成されたリセス部分において、ドレイン側に残された空隙がソース側に残された空隙よりも大きいことを特徴とする請求項１または２に記載の半導体装置を構成する。

また、本願発明では、請求項４に記載のように、
前記ソース電極およびゲート電極の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項１、２または３に記載の半導体装置を構成する。

また、本願発明では、請求項５に記載のように、
前記第一または第二の絶縁膜の構成材料が、ＳｉＯ_２、ベンゾシクロブテンのいずれかであることを特徴とする請求項１、２または３に記載の半導体装置を構成する。

また、本願発明では、請求項６に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置を製造する半導体装置の製造方法において、前記半導体結晶の前記電界効果型トランジスタ構造が形成されている側の表面に金属膜とエッチングマスク用絶縁膜とをこの順序で堆積し、つぎに、エッチングによって、前記エッチングマスク用絶縁膜に開口部を形成し、前記エッチングマスク用絶縁膜の開口パタンをエッチングマスクとして前記金属膜をエッチングすることによって、前記金属膜を２部分に分け、該２部分の一方をソース電極とし他方をドレイン電極とし、つぎに、前記開口部を含めて前記エッチングマスク用絶縁膜上に第一の絶縁膜を形成して、前記金属膜の２部分の互いに向き合う側面と前記第一の絶縁膜との間に空隙を残し、つぎに、エッチングによって、前記エッチングマスク用絶縁膜の開口部内に存在する前記第一の絶縁膜に開口部を形成し、つぎに、前記第一の絶縁膜の開口パタンをエッチングマスクとして、前記半導体結晶をリセスエッチしてリセス部分を形成し、つぎに、前記第一の絶縁膜の開口部と該開口部の上下部とにゲート電極を形成し、前記ゲート電極が、前記リセス部分のソース側とドレイン側とに空隙を残して、前記電界効果型トランジスタ構造の障壁層と接する構造を構成することを特徴とする半導体装置の製造方法を構成する。

また、本願発明では、請求項７に記載のように、
電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置を製造する半導体装置の製造方法において、前記半導体結晶の前記電界効果型トランジスタ構造が形成されている側の表面に金属膜とエッチングマスク用絶縁膜とをこの順序で堆積し、つぎに、エッチングによって、前記エッチングマスク用絶縁膜に開口部を形成し、前記エッチングマスク用絶縁膜の開口パタンをエッチングマスクとして前記金属膜をエッチングすることによって、前記金属膜を２部分に分け、該２部分の一方をソース電極とし他方をドレイン電極とし、つぎに、前記開口部を含めて前記エッチングマスク用絶縁膜上に第一の絶縁膜を形成して、前記金属膜の２部分の互いに向き合う側面と前記第一の絶縁膜との間に空隙を残し、つぎに、エッチングによって、前記エッチングマスク用絶縁膜の開口部内に存在する前記第一の絶縁膜に開口部を形成し、つぎに、前記第一の絶縁膜の開口パタンをエッチングマスクとして、前記半導体結晶をリセスエッチしてリセス部分を形成し、つぎに、前記第一の絶縁膜の開口部を含めて前記第一の絶縁膜上に第二の絶縁膜を形成し、前記リセス部分のソース側とドレイン側とに空隙が残る構造を構成し、つぎに、エッチングによって、前記第一の絶縁膜の開口部に存在する前記第二の絶縁膜に開口部を形成し、つぎに、前記第二の絶縁膜の開口部と該開口部の上部とにゲート電極を形成し、前記ゲート電極が前記第二の絶縁膜の開口部を通じて前記電界効果型トランジスタ構造の障壁層と接する構造を構成することを特徴とする半導体装置の製造方法を構成する。

また、本願発明では、請求項８に記載のように、
前記第一または第二の絶縁膜の構成材料が、ＳｉＯ_２、ベンゾシクロブテンのいずれかであることを特徴とする請求項６または７に記載の半導体装置の製造方法を構成する。

また、本願発明では、請求項９に記載のように、
前記金属膜の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項６または７に記載の半導体装置の製造方法を構成する。

本発明の実施により、ソース抵抗・ドレイン抵抗の低減、寄生容量の削減、優れた静特性と高周波特性の実現を可能とする半導体装置およびその製造方法を提供することができる。

以下、図面を用いて、本発明を実施するための最良の形態について詳細に説明する。

（実施の形態１）
図１は、本発明に係る半導体装置の一例を説明する断面図である。

図１において、１はＦＥＴ構造を有する半導体結晶であり、該ＦＥＴ構造が構成されている側の半導体結晶１の表面には、厚さ８００ÅのＷＳｉ薄膜２が形成され、ＷＳｉ薄膜２は左右２部分に分かれ、一方がソース電極、他方がドレイン電極となっている。

ＷＳｉ薄膜２の左右２部分の間および上面には、第一の絶縁膜であるＳｉＯ_２膜３が、ＷＳｉ薄膜２の左右２部分の相対向する側面（図１中、Ａ、Ｂで示す）に接する空隙４を残して形成され、ＷＳｉ薄膜２の左右２部分の間にあるＳｉＯ_２膜３には開口部が形成され、その開口部を満たすゲート電極５が、半導体結晶１に形成されたリセス部分のソース側とドレイン側とに空隙６を残して、半導体結晶１中のＦＥＴ構造のゲートに接している。ここで、「半導体結晶１に形成されたリセス部分」は、半導体結晶１を等方的にエッチングすることにより形成された凹部（図中、空隙６に相当する）を意味する。

本発明に係る半導体装置の特徴として、ＷＳｉ薄膜２の左右２部分（ソース電極とドレイン電極）の、ゲート電極５に対向する側面（図１中、Ａ、Ｂで示す）に接する空隙４があり、空隙４とゲート電極５との間には第一の絶縁膜であるＳｉＯ_２膜３が介在している。

また、ゲート電極５は、図７の（ｆ）に示した従来例と同様に、半導体結晶１に形成されたリセス部分のソース側とドレイン側とに空隙６を残して、半導体結晶１中のＦＥＴ構造のゲートに接している。

ＷＳｉ薄膜２の厚さは８００Åであり、ＷＳｉ薄膜２の左右２部分の対向する側面（図中、Ａ、Ｂで示す）間の距離は０．４μｍであり、半導体結晶１のリセス部分の幅は、ＳｉＯ_２膜３の開口部の幅も合わせて、約０．３μｍである。また、ＷＳｉ薄膜２の左右２部分の間および上面に形成されたＳｉＯ_２膜３の厚さはＷＳｉ薄膜２と同程度の厚さである。また、ゲート幅を定めるＳｉＯ_２膜３の開口幅は０．１μｍである。

図４は、ＦＥＴ構造を有する半導体結晶１の構成の一例を示す断面図である。図に示したように、この半導体結晶は、半導体基板１１上に、バッファ層１２、チャネル層１３、キャリア供給層１４、障壁層１５、リセスエッチング停止層１６、キャップ層１７を、この順序で堆積して構成される。リセスエッチング停止層１６は、リセスエッチに用いられるエッチャントにはエッチされない材料で構成されているので、リセスエッチはこの層よりも先へは進行せず、その結果として、図１に示したような形状のリセス部分が形成される。

本実施の形態においては、本発明に係る半導体装置の特徴として、ＷＳｉ薄膜２の左右２部分（ソース電極とドレイン電極）とゲート電極５と間には空隙４が介在している。一般に、空隙は、誘電体として望みうる最低の誘電率を持っており、ソース電極とドレイン電極であるＷＳｉ薄膜２がゲート電極５と間に空隙４を介在させていることによって、従来例（このような空隙が存在しない）に比べて、大幅な電極間寄生容量の低下が起こるので、これを利用して、ＷＳｉ薄膜２の厚さを増してソース抵抗・ドレイン抵抗を低減させたり、電極間の寄生容量を削減したりして、優れた静特性と高周波特性を実現させることができる。

尚、本実施の形態の半導体装置を製造する方法については、後述の実施の形態４において説明する。

（実施の形態２）
図２は、本発明に係る半導体装置の他の例を説明する断面図である。

図２において、図１に示した実施の形態１と同じものについては同一の符号を付し、形状が異なるもの以外については、その説明を省略する。

本実施の形態が実施の形態１と異なる点は、ゲート電極５と第一の絶縁膜であるＳｉＯ_２膜３との間、および、半導体結晶１のエッチされた部分におけるゲート電極５の周囲に厚さ約３００Åの第二の絶縁膜であるベンゾシクロブテン膜（ＢＣＢ膜）７が存在することにある。これによって、空隙４とゲート電極５との間には第一の絶縁膜であるＳｉＯ_２膜３と第二の絶縁膜であるＢＣＢ膜７とが介在し、ゲート電極５は、半導体結晶１に形成されたリセス部分のソース側とドレイン側とに空隙６を残して形成された第二の絶縁膜であるＢＣＢ膜７の開口部を通じて半導体結晶１中のＦＥＴ構造のゲートに接している。

ゲート幅を定めるＢＣＢ膜７の開口幅は１０ｎｍである。

本実施の形態においても、空隙４が存在しているので、実施の形態１と同様に、本発明の効果、すなわち、ソース抵抗・ドレイン抵抗を低減させたり、電極間の寄生容量を削減したりして、優れた静特性と高周波特性を実現させる効果が現われる。

尚、本実施の形態の半導体装置を製造する方法については、後述の実施の形態５において説明する。

（実施の形態３）
図３は、本発明に係る半導体装置のさらに他の例を説明する断面図である。

図３において、図２に示した実施の形態２と同じものについては同一の符号を付し、形状が異なるもの以外については、その説明を省略する。

本実施の形態が実施の形態２と異なる点は、ゲート電極５を中心にして見たときに、リセス部分が非対称に形成されている点である。この場合に、図２においては、同じ幅であった空隙６が、短い幅の空隙８と長い幅の空隙９とになっている。短い幅の空隙８をソース側とし、長い幅の空隙９をドレイン側とすることによって、半導体結晶１中のＦＥＴの素子耐圧を確保することができる。この場合に、当然、ドレイン側に残された空隙９がソース側に残された空隙８よりも大きくなる。

尚、本実施の形態の半導体装置を製造する方法については、後述の実施の形態５において説明する。

尚、実施の形態１においても、上記の空隙６を、本実施の形態と同様に非対称にすることによって、本実施の形態と同様の効果が現われる。

（実施の形態４）
図５は、本発明に係る半導体装置の製造方法の一例を説明する断面図である。本実施の形態によって、実施の形態１の半導体装置を製造することができる。

図５において、まず、
（ａ）に示すように、ＦＥＴ構造を有する半導体結晶１のＦＥＴ構造が形成されている側の表面に金属膜２１、エッチングマスク用絶縁膜２２をこの順序で堆積する。つぎに、
（ｂ）に示すように、エッチングによって、エッチングマスク用絶縁膜２２に開口部を形成し、エッチングマスク用絶縁膜２２の開口パタンをエッチングマスクとして、金属膜２１を等方的にエッチングする。ここで、等方的エッチングとは、エッチングされる面に垂直な方向のみならず、平行な方向にもエッチングを進行させることによって、エッチングマスクで保護されている部分のエッチング対象物をもエッチングすることを意味する。このエッチングにより、金属膜２１は２部分に分かれ、一方はソース電極となり、他方はドレイン電極となる。つぎに、
（ｃ）に示すように、その開口部を含めてエッチングマスク用絶縁膜２２上に、例えば気相堆積法を用いて、第一の絶縁膜２３を形成し、金属膜２１の２部分の対向する側面（図５中、Ａ、Ｂで示す）と第一の絶縁膜２３との間には空隙４が残るようにする。金属膜２１には、リセス部分（リセスエッチによって形成された凹部、図中、空隙４に相当する）が形成されているので、このような空隙４を残して、第一の絶縁膜２３を形成することができる。つぎに、
（ｄ）に示すように、エッチングによって、エッチングマスク用絶縁膜２２の開口部内に存在する第一の絶縁膜２３に開口部を形成する。つぎに、
（ｅ）に示すように、第一の絶縁膜２３の開口パタンをエッチングマスクとして、半導体結晶１の表面部分をリセスエッチし、リセス部分（リセスエッチによって生じる凹部、図中、Ｃで示す）を形成する。半導体結晶１中にはリセスエッチング停止層１６が存在するので、リセスエッチはこの層よりも先（図中、下方向）へは進行せず、その結果として、図に示したような形状のリセス部分（Ｃ）が形成される。つぎに、
（ｆ）に示すように、スパッタ法あるいは蒸着法による金属堆積とリフトオフ法とによって、第一の絶縁膜２３の開口部と該開口部の上下部とにゲート電極５を形成する。ゲート電極５は、半導体結晶１のリセス部分（Ｃ）に空隙６を残して形成され、半導体結晶１中のＦＥＴ構造の障壁層に接している。

以上に説明したように、ソース電極のゲート電極５に対向する側面とドレイン電極のゲート電極５に対向する側面（Ａ、Ｂ）に接する空隙４があり、空隙４とゲート電極５との間には第一の絶縁膜２３が介在し、ゲート電極５は、半導体結晶１に形成されたリセス部分のソース側とドレイン側とに空隙６を残して、半導体結晶１中のＦＥＴ構造の障壁層と接している半導体装置を製造することができる。

例えば、金属膜２１の材料としてＷＳｉを用い、エッチングマスク用絶縁膜２２の構成材料および第一の絶縁膜２３の構成材料として、ともにＳｉＯ_２を用いることによって、図１に示した構成を有する半導体装置、すなわち、実施の形態１の半導体装置を製造することができる。このとき、図１のＳｉＯ_２膜３は、図５のエッチングマスク用絶縁膜２２と第一の絶縁膜２３とを合わせたものとなっている。

（実施の形態５）
図６は、本発明に係る半導体装置の製造方法の他の例を説明する断面図である。本実施の形態によって、実施の形態２、３の半導体装置を製造することができる。

本実施の形態は、図５の（ｅ）に示した段階までは、実施の形態４と同じであるので、その段階までの説明を省略し、図５の（ｅ）を図６の（ａ）として再記する。この段階のつぎに、
（ｂ）に示すように、その開口部を含めて第一の絶縁膜２３上に、例えば気相堆積法を用いて、第二の絶縁膜２４を形成し、半導体結晶１のリセス部分のソース側とドレイン側（Ｃ）に空隙６が残るようにする。つぎに、
（ｃ）に示すように、エッチングによって、第一の絶縁膜２３の開口部に存在する第二の絶縁膜２４に開口部を形成する。つぎに、
（ｄ）に示すように、スパッタ法あるいは蒸着法による金属堆積とリフトオフ法とによって、第二の絶縁膜２４の開口部と該開口部の上部とにゲート電極５を形成し、ゲート電極５は第二の絶縁膜２４の開口部を通じて半導体結晶１中のＦＥＴ構造の障壁層と接しているようにする。

以上に説明したように、本実施の形態によって、ソース電極のゲート電極５に対向する側面と、ドレイン電極のゲート電極５に対向する側面（図６中、Ａ、Ｂで示す）に接する空隙４があり、空隙４とゲート電極５との間には第一の絶縁膜２３と第二の絶縁膜２４とが介在し、ゲート電極５は、半導体結晶１のリセス部分のソース側とドレイン側とに空隙６を残して形成された第二の絶縁膜２４の開口部を通じて半導体結晶１中のＦＥＴ構造の障壁層と接している半導体装置を製造することができる。

例えば、金属膜２１の材料としてＷＳｉを用い、エッチングマスク用絶縁膜２２の材料および第一の絶縁膜２３の材料として、ともにＳｉＯ_２を用い、第二の絶縁膜２４の材料としてベンゾシクロブテン（ＢＣＢ）を用いることによって、図２に示した構成を有する半導体装置、すなわち、実施の形態２の半導体装置を製造することができる。このとき、図２のＳｉＯ_２膜３は、図６のエッチングマスク用絶縁膜２２と第一の絶縁膜２３とを合わせたものとなっている。また、この場合の製造方法において、図５の（ｄ）に示した段階から図６の（ａ）に示した段階に移る際のリセスエッチを、公知の方法により、非対称に行うことで、図３に示した構成を有する半導体装置、すなわち、実施の形態３の半導体装置を製造することができる。

本発明に係る半導体装置が、上記実施の形態１〜３に例示した構造を有することで、ＦＥＴ構造を真上から見た際に、ゲート電極とソース電極・ドレイン電極の重なりもなく、ゲート電極の、笠状の広がり部分の周囲（ソース、ドレイン各電極のゲート電極寄り部分、リセス部分内部）に空隙があるため、寄生ゲート容量の増大も避けることができる。このように、空隙を確保することで、寄生容量の増加を気にすることなく、ソース、ドレイン各電極とゲート電極とを接近させることができ、結果としてソース抵抗、ドレイン抵抗の低減が可能となる。

特に、実施の形態２では、第二の絶縁膜２４を堆積する際、半導体結晶１に形成されたリセス部分のソース側とドレイン側とに空隙６も確保し、第二の絶縁膜２４にゲート電極堆積用の開口部を形成することで、ゲート電極用金属の堆積時の横方向への堆積拡がりに伴う出来上がりゲート長増加の抑制の効果も合わせて得られるものである。

また、一般には、ソース、ドレイン各電極がゲートに近づくと、ソース抵抗、ドレイン抵抗の低減が実現できるものの、素子耐圧の低下という問題が生じるが、実施の形態３では、リセス部分を非対称にすることで、素子耐圧の確保が可能な構造となっている。

以上に示した実施の形態１〜５は本発明の理解を容易にするために記載されたものであって、本発明を限定するために記載されたものではない。従って、上記実施の形態１〜５に開示された各要素は、本発明の技術的範囲に属する全ての設計変更や均等物をも含む趣旨である。

例えば、上記実施の形態１〜３では、金属膜２１の構成材料としてＷＳｉを用いたが、実施の形態１〜５における金属膜の構成材料として、ＷＳｉを含めて、ＷＳｉＮ、ＷＮ、Ｗ、Ｔｉ、Ｐｔといった金属一般を用いることが可能である。例えば、ＷＳｉＮを用いた場合、ＷＳｉを用いた場合よりも、エッチングによる加工が容易になり、Ｗや、Ｔｉを用いた場合には、抵抗率がＷＳｉに比べて低いことから、さらなるソース抵抗、ドレイン抵抗の低減が期待できる。

また、上記金属膜の厚さ、開口部分の大きさについては、本発明に起因する制限は生じないため、実際の半導体装置における所望の出来上がりソース、ドレイン抵抗を勘案の上、金属膜材質の抵抗率と半導体の抵抗率とから設計を行えばよい。

また、上記実施の形態１〜３においては、絶縁膜として、ＳｉＯ_２膜３、ＢＣＢ膜７のいずれかを用いたが、ＳｉＯ_２膜３を一般に第一の絶縁膜とし、ＢＣＢ膜７を一般に第二の絶縁膜としたとき、上記実施の形態１〜３の場合を含めて、実施の形態１〜５における第一または第二の絶縁膜の構成材料として、ＳｉＯ_２、ＢＣＢ（ベンゾシクロブテン）、ＳｉＮ、ポリイミド、その他の低誘電率材料のいずれかを用いることも可能である。例えば、ＢＣＢを用いた場合、ＢＣＢの比誘電率はＳｉＯ_２やＳｉＮに比べ低いため、さらなるゲート寄生容量の低減が期待できる。

また、リセス部分内の空隙６と金属膜２１（実施の形態１〜３においてはＷＳｉ膜２）横の空隙４とは、図１〜３に見られるように接していてもよいし、図５、６に見られるように離れていてもよい。図１〜３に示したように空隙がお互いに接している場合には、離れている場合よりもさらなる寄生容量の低減が期待でき、接しているか否かにかかわらず、本発明の効果を得ることができる。

尚、ゲート電極５の形成位置は第一の絶縁膜２３（実施の形態１においてはＳｉＯ_２膜３）あるいは第二の絶縁膜２４（実施の形態２、３においてはＢＣＢ膜７）に形成する開口部の位置で決定されるが、その位置は任意である。すなわち、ＦＥＴ構造を対象にするのであれば、これらの開口部の中心を金属膜２１（実施の形態１〜３においてはＷＳｉ膜２）の開口部の中心に一致させればよく、ソース側にゲートをずらした構造を得るのであれば、これらの開口部を適宜、ソース側に偏らせた位置に設ければよい。

また、ゲート寸法については、その寸法が、実施の形態１、４におけるように、第一の絶縁膜２３（実施の形態１においてはＳｉＯ_２膜３）の開口幅で定まる場合についてはその開口幅を、実施の形態１におけるように、０．１μｍとし、また、ゲート寸法が、実施の形態２、３、５におけるように、第二の絶縁膜２４（実施の形態２、３においてはＢＣＢ膜７）の開口幅で定まる場合についてはその開口幅を、実施の形態２、３におけるように、１０ｎｍとしてよいが、本発明における絶縁膜の開口幅への制限はなく、開口幅の制限は露光方法等によるレジストヘの開ロパタン形成の精度・限界、あるいは絶縁膜の加工方法による開口寸法の精度・限界によって決定される。

また、ＦＥＴ構造を有する半導体結晶の構造としては、図４に例示したように、公知のものであってよい。

本発明に係る半導体装置を説明する断面図である。 本発明に係る半導体装置を説明する断面図である。 本発明に係る半導体装置を説明する断面図である。 ＦＥＴ構造を有する半導体結晶の構造を説明する断面図である。 本発明に係る半導体装置の製造方法を説明する断面図である。 本発明に係る半導体装置の製造方法を説明する断面図である。 半導体結晶のリセス部分に空隙を残してゲート電極を形成する従来技術を説明する断面図である。

符号の説明

１：ＦＥＴ構造を有する半導体結晶、２：ＷＳｉ膜、３：ＳｉＯ_２膜、４：空隙、５：ゲート電極、６：空隙、７：ＢＣＢ膜、８、９：空隙、１１：半導体基板、１２：バッファ層、１３：チャネル層、１４：キャリア供給層、１５：障壁層、１６：リセスエッチング停止層、１７：キャップ層、２１：金属膜、２２：エッチングマスク用絶縁膜、２３：第一の絶縁膜、２４：第二の絶縁膜、１０２：第一の絶縁膜、１０３：第二の絶縁膜、１０４：レジスト、１０５：ゲート電極。

Claims (9)

1. 電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置において、
   前記ソース電極の前記ゲート電極に対向する側面に接する空隙があり、前記ドレイン電極の前記ゲート電極に対向する側面に接する空隙があり、該空隙のそれぞれと前記ゲート電極との間には第一の絶縁膜がそれぞれ介在し、前記ゲート電極が、前記半導体結晶に形成されたリセス部分のソース側とドレイン側とに空隙を残して、前記電界効果型トランジスタ構造の障壁層と接することでゲートを形成することを特徴とする半導体装置。
2. 電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置において、
   前記ソース電極の前記ゲート電極に対向する側面に接する空隙があり、前記ドレイン電極の前記ゲート電極に対向する側面に接する空隙があり、該空隙のそれぞれと前記ゲート電極との間には第一の絶縁膜と第二の絶縁膜とがそれぞれ介在し、前記ゲート電極が、前記半導体結晶に形成されたリセス部分のソース側とドレイン側とに空隙を残して形成された前記第二の絶縁膜の開口部を通じて前記電界効果型トランジスタ構造の障壁層と接することでゲートを形成することを特徴とする半導体装置。
3. 前記半導体結晶に形成されたリセス部分において、ドレイン側に残された空隙がソース側に残された空隙よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
4. 前記ソース電極およびゲート電極の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項１、２または３に記載の半導体装置。
5. 前記第一または第二の絶縁膜の構成材料が、ＳｉＯ_２、ベンゾシクロブテンのいずれかであることを特徴とする請求項１、２または３に記載の半導体装置。
6. 電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置を製造する半導体装置の製造方法において、
   前記半導体結晶の前記電界効果型トランジスタ構造が形成されている側の表面に金属膜とエッチングマスク用絶縁膜とをこの順序で堆積し、つぎに、
   エッチングによって、前記エッチングマスク用絶縁膜に開口部を形成し、前記エッチングマスク用絶縁膜の開口パタンをエッチングマスクとして前記金属膜をエッチングすることによって、前記金属膜を２部分に分け、該２部分の一方をソース電極とし他方をドレイン電極とし、つぎに、
   前記開口部を含めて前記エッチングマスク用絶縁膜上に第一の絶縁膜を形成して、前記金属膜の２部分の互いに向き合う側面と前記第一の絶縁膜との間に空隙を残し、つぎに、
   エッチングによって、前記エッチングマスク用絶縁膜の開口部内に存在する前記第一の絶縁膜に開口部を形成し、つぎに、
   前記第一の絶縁膜の開口パタンをエッチングマスクとして、前記半導体結晶をリセスエッチしてリセス部分を形成し、つぎに、
   前記第一の絶縁膜の開口部と該開口部の上下部とにゲート電極を形成し、前記ゲート電極が、前記リセス部分のソース側とドレイン側とに空隙を残して、前記電界効果型トランジスタ構造の障壁層と接する構造を構成することを特徴とする半導体装置の製造方法。
7. 電界効果型トランジスタ構造を有する半導体結晶上にソース電極、ドレイン電極およびゲート電極を具備する半導体装置を製造する半導体装置の製造方法において、
   前記半導体結晶の前記電界効果型トランジスタ構造が形成されている側の表面に金属膜とエッチングマスク用絶縁膜とをこの順序で堆積し、つぎに、
   エッチングによって、前記エッチングマスク用絶縁膜に開口部を形成し、前記エッチングマスク用絶縁膜の開口パタンをエッチングマスクとして前記金属膜をエッチングすることによって、前記金属膜を２部分に分け、該２部分の一方をソース電極とし他方をドレイン電極とし、つぎに、
   前記開口部を含めて前記エッチングマスク用絶縁膜上に第一の絶縁膜を形成して、前記金属膜の２部分の互いに向き合う側面と前記第一の絶縁膜との間に空隙を残し、つぎに、
   エッチングによって、前記エッチングマスク用絶縁膜の開口部内に存在する前記第一の絶縁膜に開口部を形成し、つぎに、
   前記第一の絶縁膜の開口パタンをエッチングマスクとして、前記半導体結晶をリセスエッチしてリセス部分を形成し、つぎに、
   前記第一の絶縁膜の開口部を含めて前記第一の絶縁膜上に第二の絶縁膜を形成し、前記リセス部分のソース側とドレイン側とに空隙が残る構造を構成し、つぎに、
   エッチングによって、前記第一の絶縁膜の開口部に存在する前記第二の絶縁膜に開口部を形成し、つぎに、
   前記第二の絶縁膜の開口部と該開口部の上部とにゲート電極を形成し、前記ゲート電極が前記第二の絶縁膜の開口部を通じて前記電界効果型トランジスタ構造の障壁層と接する構造を構成することを特徴とする半導体装置の製造方法。
8. 前記金属膜の構成材料が、ＷＳｉＮ、ＷＳｉ、ＷＮ、Ｗのいずれかであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
9. 前記第一または第二の絶縁膜の構成材料が、ＳｉＯ_２、ベンゾシクロブテンのいずれかであることを特徴とする請求項６または７に記載の半導体装置の製造方法。

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