JP2006139803A - 画像処理装置及び画像処理方法 - Google Patents

Abstract

【課題】 矩形領域単位の画像データに画像処理を実行する画像処理装置及び方法において、画像処理モードに応じて矩形領域を異ならせることにより、各画像処理モードに応じた適切な画像処理を実行すること。
【解決手段】 画像処理装置は、画像データを入力する入力部と、入力された画像データを記憶する第１メモリと、第１メモリに記憶された画像データを、矩形領域ごとに分割して読み出すためのアドレス情報を生成するアドレス生成部と、アドレス情報に基づいて、画像データを矩形領域単位で第１メモリから読出して第２メモリに転送する転送部と、第２メモリに記憶された矩形領域単位の画像データに対する画像処理を、複数の画像処理モードにかかるいずれかの画像処理モードにて実行する画像処理部と、画像処理部が実行する画像処理モードを設定する設定部とを有し、アドレス生成部は、複数の画像処理モード毎に異なる矩形領域となるようアドレス情報を生成することを特徴とする。
【選択図】 図１

Description

本発明は、画像処理装置及び画像処理方法に関するものである。

従来の画像処理装置における、スキャナ画像処理回路の構成を示すブロック図を図２７に示す。画像読み取りデバイスとしては、ＣＣＤ２０１０またはＣＩＳ２１１０といった光学素子が用いられる。主走査方向のライン単位に所定の出力形式に従ったデータが、それぞれＣＣＤインタフェース（Ｉ／Ｆ）回路２０００、ＣＩＳインタフェース（Ｉ／Ｆ）回路２１００によりＡ／Ｄ変換され、メインメモリ２２００に格納される。この場合、ＣＣＤ２０１０はＲ、Ｇ、Ｂに対応したデータがそれぞれパラレルに出力されるの対し、ＣＩＳ２１１０から出力される信号はＬＥＤの点灯順位に従い、Ｒ，Ｇ、Ｂのデータがシリアルに出力される。この出力データの特性の相違により、それぞれ専用のインタフェース回路が設けられ、所定のＡ／Ｄ変換処理を経て、読み取られた画像データがメインメモリ（ＳＤＲＡＭ）２２００に格納される構成となっていた。

また、図２７において、各画像処理ブロック（シェーディング補正（ＳＨＤ）２３００、文字判定処理２３２０、フィルタ処理２３４０等）には、専用のラインバッファ２４００ａ〜ｄが設けられている。このような回路構成において、メインメモリ（ＳＤＲＡＭ）２２００に格納されたデータを、主走査方向に複数ライン分読み出し、専用のラインバッファ（２４００ａ〜ｄ）に格納して、個別の画像処理を施すという構成が採られていた。

上記の従来例の構成を開示する先行技術としては、例えば、特許文献１により開示されるものがある。
特開平７−１７０３７２号公報

しかしながら、各処理部毎に専用のラインバッファ２４００ａ〜ｄを設ける回路構成では、処理できる主走査方向の最大画素数は各処理部に設けられた専用のラインバッファのメモリ容量に依存することとなり、処理のスループットを制限する要因となっていた。

また、処理能力を向上させるために、画像処理回路のハードウエア構成において、ラインバッファの容量の増加はコスト負担を大きくし、画像処理装置全体の低コスト化を阻む要因となっていた。例えば、装置の解像度や主走査幅などを向上させようとすると、ラインバッファの容量の増加が必要であった。

上記課題を鑑み、画像処理モードに応じた矩形領域をメモリ上に設定し、この矩形領域の単位を切り替えることにより、各画像処理モードに応じた解像度、高精彩処理を実現する画像処理装置等を提供することを目的とする。

あるいは、画像処理モードに応じて、所定ののり代量を含む矩形領域を設定し、この矩形領域単位に画像処理を行なうことにより、各画像処理部の個別のラインバッファの介在無しに所定の画像処理を実行する画像処理装置等を提供することを目的とする。

あるいは、画像処理装置の主走査幅、解像度を変更してもラインバッファの容量の増加によらず対応することが可能な画像処理装置等を提供することを目的とする。

上記目的を達成するべく、本発明にかかる画像処理装置は主として以下の構成を備えることを特徴とする。

すなわち、画像処理装置は、
画像データを入力する入力手段と、
前記入力手段により入力された画像データを記憶する第１メモリと、
前記第１メモリに記憶された画像データを、矩形領域ごとに分割して読み出すためのアドレス情報を生成するアドレス生成手段と、
前記生成されたアドレス情報に基づいて、前記画像データを前記矩形領域単位で前記第１メモリから読出して第２メモリに転送する転送手段と、
前記第２メモリに記憶された前記矩形領域単位の画像データに対する画像処理を、複数の画像処理モードにかかるいずれかの画像処理モードにて実行する画像処理手段と、
前記画像処理手段が実行する画像処理モードを設定する設定手段とを有し、
前記アドレス生成手段は、前記複数の画像処理モード毎に異なる前記矩形領域となるよう前記アドレス情報を生成することを特徴とする。

本発明によれば、矩形領域単位の画像データに画像処理を実行する画像処理装置及び画像処理方法において、画像処理モードに応じて矩形領域を異ならせることにより、各画像処理モードに応じた適切な画像処理を実行することができる。

あるいは、矩形領域単位の画像データを記憶するメモリを複数の画像処理部で共有し、各画像処理部に専用のバッファを設けることなく適切に画像処理を実行するので、主走査幅や解像度を変更してもバッファの容量の増加によらず対応することが可能となる。

図１は、本発明の実施形態にかかる画像処理装置２００の概略的な構成を示すブロック図である。スキャナインタフェース（以下、「スキャナＩ／Ｆ」という。）部１０には、アナログフロントエンド（ＡＦＥ）１５を介して、ＣＣＤ１７、ＣＩＳ１８が接続し、個別の専用回路を介在することなく、その読み取りデータを画像処理装置２００に取り込むことができる。スキャナI／Ｆ部１０のデータ処理については、後に詳細に説明する。

２０はスキャナ画像処理部であり、スキャナI／Ｆ部１０の処理によりメインメモリ１００に展開された画像データに対して画像処理動作モード(カラーコピー、モノクロコピー、カラースキャン、モノクロスキャン等)に応じた画像処理を実行する処理部である。スキャナ画像処理部２０の詳細については、後に説明する。

プリンタ画像処理部３０は、画像処理の結果、得られた画像データをプリンタ出力するための処理ユニットであり、ＬＢＰインタフェース（Ｉ／Ｆ）４０を介して接続するレーザビームプリンタ（ＬＢＰ）４５に画像処理結果を出力するための処理を実行する。

５０、６０はＪＰＥＧ、ＪＢＩＧモジュールであり、所定の規格に準拠した画像データの圧縮、伸張処理を実行する処理部である。

７０はメモリ制御部であり、画像処理系の第１ＢＵＳ８０及びコンピュータ系の第２ＢＵＳ８５と接続し、メインメモリ（ＳＤＲＡＭ）１００に対するデータの書き込み、読み出しに関するＤＭＡ制御を実行する処理ユニット（ＬＤＭＡＣ＿Ａ〜Ｆ（１０５ａ〜１０５ｆ））の全体的な制御を行なう。ここで、「ＤＭＡ（DirectMemoryAccess）」とは、主記憶装置と周辺装置の間において、データを直接移動させる処理をいう。

上述のスキャナＩ／Ｆ部１０、スキャナ画像処理部２０、プリンタ画像処理部３０、ＬＢＰＩ／Ｆ部４０、ＪＰＥＧ処理部５０及びＪＢＩＧ処理部６０と、第１ＢＵＳ８０との間には、各処理部（１０〜６０）に対応し、画像データのＤＭＡ制御を実行するための処理ユニット（ＬＤＭＡＣ＿Ａ〜Ｆ（１０５ａ〜１０５ｆ）が接続している。

各ＬＤＭＡＣ＿Ａ〜Ｆ（１０５ａ〜１０５ｆ）は、各画像処理部（１０〜６０）とメインメモリ１００との間のデータ授受に関し、ＤＭＡ制御を実行するための所定のアドレス情報を生成し、この情報に基づいてＤＭＡを制御する。例えば、ＬＤＭＡＣ＿Ａ（１０５ａ）は、画像読み取りデバイスの種類、ＣＣＤ１７、ＣＩＳ１８の別に応じて、スキャナＩ／Ｆ部１０で読み取り処理された画像データをメインメモリ１００にＤＭＡ転送するためのアドレス情報（ＤＭＡを開始するスタートアドレス、メモリのアドレスを切り替えるオフセット情報等）をＤＭＡのチャンネルごとに生成する。また、ＬＤＭＡＣ＿Ｂ（１０５ｂ）は、メインメモリ１００上に展開された画像データを読み出すためのアドレス情報をＤＭＡのチャンネルに応じて生成する。

また、ＬＤＭＡＣ＿Ｃ〜Ｆ（１０５ｃ〜ｆ）についても同様に、所定のアドレス情報を生成し、その情報に基づいてメインメモリ１００との間でデータ授受に関するＤＭＡ制御を実行することができる。すなわち、ＬＤＭＡＣ＿Ｃ〜Ｆ（１０５ｃ〜ｆ）は、データの書き込みと、読み出しに対応したチャンネルを有し、これらのチャンネルに対応したアドレス情報を生成してＤＭＡを制御する。

８０は、画像処理系の各処理部（１０〜６０）間でデータを授受することが可能な第１ＢＵＳであり、８５は、ＣＰＵ１８０、通信及びユーザインタフェース制御部１７０、メカトロ系制御部１２５及びＲＯＭ９５が接続するコンピュータ系の第２ＢＵＳである。ＣＰＵ１８０は、ＲＯＭ９５に格納された制御パラメータや制御プログラムに基づき、上述のＬＤＭＡＣ＿Ａ〜Ｆ（１０５ａ〜ｆ）を制御することができる。

メカトロ系制御部１２５にはモータ制御部１１０と、モータの駆動タイミングや、画像処理系の処理の同調を制御するためのタイミング制御を司る割り込みタイマー制御部１２０が含まれる。

ＬＣＤ制御部１３０は、画像処理装置の種々の設定、処理状況等をＬＣＤ１３５に表示するための表示制御を司るユニットである。

１４０、１５０は周辺機器との接続を可能にするＵＳＢインタフェース部であり、図１では、ＢＪ−プリンタ１７５が接続した状態を示している。

１６０はメディアアクセス制御（ＭＡＣ）部であり、接続する機器に対してデータをどのようなタイミングで送り出せばよいか（アクセス）等を制御するユニットである。

１８０はＣＰＵであり、画像処理装置２００の全体的な動作を制御する。

＜スキャナＩ/Ｆ部１０の構成＞
スキャナＩ/Ｆ部１０は、画像読み取りデバイスとして、ＣＣＤ１７及びＣＩＳ１８に対応可能であり、両画像読み取りデバイスの信号を入力処理する。ここで入力された画像データは、ＬＤＭＡＣ＿Ａ（１０５ａ）によりＤＭＡ転送されてメインメモリ１００上に展開される。

図２はスキャナＩ／Ｆ部１０の概略的な構成を示すブロック図である。ＣＣＤ１７／ＣＩＳ１８に対して、タイミング制御部１１ａは読み取りスピードに応じた読み取りデバイスの制御信号を生成し、出力する。このデバイス制御信号は、スキャナＩ／Ｆ部１０内で生成される同期信号に同期するものであり、これにより主走査方向の読み取りタイミングと、読み取り処理の同調を図ることができる。

ＬＥＤ点灯制御部１１ｂは、ＣＣＤ１７／ＣＩＳ１８の光源となるＬＥＤ１９の点灯を制御するユニットであり、Ｒ、Ｇ、Ｂ各色要素に対応したＬＥＤの順次点灯制御のための同期信号（ＴＧ、ＳＰ、図３（ａ）、図４を参照）、クロック信号（ＣＬＫ、図４等を参照）及びＣＣＤ１７／ＣＩＳ１８に対応した調光の制御、点灯の開始、消灯の制御を実行する。この制御タイミングは、上述のタイミング制御部から受信する同期信号に基づくものであり、画像読み取りデバイスの駆動と同期したＬＥＤ１９の点灯が制御される。

図３（ａ）〜（ｄ）は、ＣＣＤ１７による出力信号を例示する図である。ＬＥＤ１９から照射された光が原稿面を照らし、その反射光がＣＣＤ１７に導かれ、光電変換される。例えば、主走査方向であるＣＣＤ１７のライン方向と直角方向（副走査方向）に、読み取り位置を定速移動させながら、その原稿面を主走査方向のライン毎に順次走査して原稿面全体の画像を読み取ることができる。図３（ａ）に示すとおり、タイミング制御部１１ａから出力される同期信号（ＴＧ）に基づき、ＣＣＤ１７の１ライン分のＲ、Ｇ、Ｂ要素に対応した信号がパラレルに出力される（図３（ｂ）、（ｃ）、（ｄ）を参照）。

一方、図４は、ＣＩＳ１８に対するＬＥＤ１９の点灯制御に関するタイミングチャートであり、ＬＥＤ点灯制御部１１ｂにより生成された同期信号（ＳＰ）とクロック（ＣＬＫ）に基づき、各Ｒ、Ｇ、ＢのＬＥＤの点灯開始と消灯のタイミングが制御される。同期信号（ＳＰ）の周期はＴｓｔｇで示され、この時間内に各色（Ｒ、Ｇ、Ｂ）のいずれか、又はこれらの組合わせによりＬＥＤが点灯制御される。Ｔｌｅｄは、同期信号（ＳＰ）の１周期（Ｔｓｔｇ）におけるＬＥＤの点灯時間を示すものである。

図５Ａは、上述の図４のタイミングチャートに従った、Ｒ、Ｇ、Ｂに対応するＬＥＤの点灯（（ａ）〜（ｄ））と、その点灯時間内に蓄積されたＬＥＤの反射光により光電変換された出力（ｅ）と、を示すタイミングチャートである。図５Ａ（ｅ）より明らかなように、Ｒ、Ｇ、Ｂ各色に対応した信号の出力は、Ｒ出力、Ｇ出力、Ｂ出力と、それぞれがシリアルのデータとして出力され、先に説明したＣＣＤ１７の出力信号とは相違する。

また、図５Ｂは、ＣＩＳ１８の制御に関連し、同期信号（ＳＰ）の１周期以内にＲ、Ｇ、Ｂの各ＬＥＤ１９が順次点灯する場合のタイミングを示す図であり、Ｒ、Ｇ、Ｂデータの合成により、この場合の画像読み取りデバイスの入力はモノクロ画像のデータとして画像処理装置２００に取り込むことが可能になる。

図５Ｃは、ＣＩＳ１８が主走査方向に２チャンネル設けられた場合の出力を例示する図である。チャンネル１の出力（図５Ｃの（ｃ））は、Ｎ番目のＣＬＫ信号（図５Ｃの（ｂ）を参照）の立ち下がりと同期して、任意のダミーのビット列（図５Ｃの（ｃ）の場合は２２ビット）を出力し、その後、有効ビット数３２５４ビットに対する信号を出力する（図５Ｃの（ｃ））。一方、チャンネル２の出力（図５Ｃの（ｄ））は、Ｎ番目のＣＬＫ信号の立ち下がりと同期して、有効ビット３２５５ビット目（チャンネル１のセンサ出力の最終ビット３２５４に後続するビット）から有効ビットとして２７９４ビットを出力する。

２つのチャンネルのセンサ出力により、主走査方向１ライン分のデータを分割して読み取ることができる。尚、ＣＩＳの構成は最大２チャンネルに限るものではなく、例えば、３チャンネルの構成にしても、有効ビット数の出力数が変わるのみで、本発明の趣旨が限定されるものではない。

図２のブロック図に説明を戻し、画像読み取りデバイス（ＣＣＤ１７／ＣＩＳ１８）の出力信号は、ＡＦＥ（アナログフロントエンド）１５に入力される。ＡＦＥ１５の処理は、図６に示すように、ＣＣＤ１７、ＣＩＳ１８の出力信号に対して、ゲイン調整（１５ａ，１５ｄ）、Ａ／Ｄ変換処理（１５ｂ，ｃ，ｅ）を施し、各画像読み取りデバイスより出力されるアナログ信号をデジタル信号に変換して、スキャナＩ／Ｆ部１０に入力する。また、ＡＦＥ１５は画像読み取りデバイスより出力されるパラレルなデータをシリアルなデータに変換して出力することができる。

図２における同期制御部１１ｃは、ＡＦＥ１５に対して、各デバイス（１７、１８）のアナログ信号に応じて所定の閾値レベルを設定し、画像読み取りデバイスの相違による出力信号レベルの調整を行なう。更に、アナログ信号のサンプリング制御とデジタル信号をＡＦＥ１５に出力させるための同期クロックの生成して出力し、ＡＦＥ１５から所定のデジタル信号による読み取り画像データを受信する。このデータは、同期制御部１１ｃを介して出力データ制御部１１ｄに入力され、出力データ制御部１１ｄは、スキャナＩ／Ｆ部１０の出力モードに合わせて、ＡＦＥ１５より受信した画像データをバッファ（１１ｅ，ｆ，ｇ）に格納する。

スキャナＩ／Ｆ部１０の出力モードには、シングルモード、２チャンネル（ｃｈ）モード、３チャンネル（ｃｈ）モードと、接続する画像読み取りデバイスに応じて出力モードを切り替えることができる。

シングルモードとは、ＡＦＥ１５から主走査方向データがシリアル入力される場合に選択されるモードであり、この場合、１つのバッファのみが利用可能な状態になる。

２ｃｈモードは、ＡＦＥ１５から入力されるデータが、画像読み取りデバイスの２チャンネル分の情報として、同じタイミングで入力される場合に選択されるモードであり、この場合は、２つのバッファ（例えば、１１ｅ，１１ｆ）が利用可能な状態に設定される。

３ｃｈモードは、ＡＦＥ１５から受信する画像データが、Ｒ、Ｇ，Ｂ出力として、同じタイミングで入力される場合に選択されるモードであり、この場合は、３つのバッファ（１１ｅ，ｆ，ｇ）が利用可能な状態に設定される。

カラー画像データを、シングルモードによりＣＩＳ１８で読み取った場合、ＡＦＥ１５より受信するデータは、図５Ａの（ｅ）に示すように、ＬＥＤの点灯順位に従ったＲ，Ｇ，Ｂデータの出力がシリアルに配列したものとなり、出力データ制御部１１ｄは、この配列に従って、データを１つのバッファ（例えば第１バッファ（１１ｅ））に格納する。モノクロ画像データをＣＩＳ１８で読み取った場合でも同様であり、モノクロ画像データが１つのバッファに格納される。

カラー画像データを２チャンネルのＣＩＳ１８により読み取った場合、上述の２ｃｈモードが設定される。ＡＦＥ１５より受信するデータは、図５Ｃの（ｃ）、（ｄ）で示すように、主走査方向に２分割した領域毎のデータとなり、これら領域毎のデータを格納するために、出力データ制御部１１ｄは、受信したデータを２つのバッファ（例えば、第１バッファ（１１ｅ）及び第２バッファ（１１ｆ））に格納する。この処理はモノクロ画像データをＣＩＳ２チャンネルで読み取った場合でも同様である。

カラー画像データをＣＣＤ１７で読み取った場合、出力データ制御部１１ｄは、ＡＦＥ１５から受信したデータを上述の３ｃｈモードによりＲ、Ｇ、Ｂデータごとに、３つのバッファ（第１、第２、第３バッファ（１１ｅ，ｆ，ｇ））に振り分けて格納することができる。

次に、スキャナＩ／Ｆ部１０の処理により、所定のバッファ（１１ｅ，ｆ，ｇ）に格納された画像データをメインメモリ（ＳＤＲＡＭ）１００にＤＭＡ転送し、格納する処理について説明する。画像データをメインメモリ１００にＤＭＡ転送して格納する処理は、ＬＤＭＡＣ＿Ａ（１０５ａ）により制御される。

図７は、画像読み取りデバイス（１７、１８）により読み取った画像データをメインメモリ（ＳＤＲＡＭ）１００にＤＭＡ転送するためのＬＤＭＡＣ＿Ａ（１０５ａ）と、メインメモリ１００及びスキャナ画像処理部２０との間でＤＭＡを制御するＬＤＭＡＣ＿Ｂ（１０５ｂ）の概略的な構成を示す図である。

７５はバッファコントローラであり、メインメモリ１００をリングバッファとして使用する場合、データの書き込みと読み出しを調停するために、ＬＤＭＡＣ＿Ａ（１０５ａ）とＬＤＭＡＣ＿Ｂ（１０５ｂ）を制御する。

＜ＬＤＭＡＣ＿Ａ（１０５ａ）の構成＞
ここで、ＬＤＭＡＣ＿Ａ（１０５ａ）は、データ調停ユニット７１ａと、第１書き込みデータインタフェース（Ｉ／Ｆ）部７１ｂと、Ｉ／Ｏインタフェース部７１ｃと、を有している。

Ｉ／Ｏインタフェース部７１ｃは、メインメモリ１００にデータを格納するために、ＬＤＭＡＣ＿Ａが生成した所定のアドレス情報を第１書き込みデータＩ／Ｆ部７１ｂに設定する。また、スキャナＩ／Ｆ部１０より画像データを受信して、ＬＤＭＡＣ＿Ａ（１０５ａ）内の各バッファチャンネル（以下、「チャンネル」という。）（ｃｈ０〜ｃｈ２）にデータを格納する。

第１書き込みデータＩ／Ｆ部７１ｂはメインメモリ１００に対してデータの書き込みを行なうための第３ＢＵＳ７３と接続し、生成された所定のアドレス情報に従って各チャンネル（ｃｈ０〜ｃｈ２）に格納されているデータをメインメモリ１００にＤＭＡ転送する。データ調停ユニット７１ａは、各チャンネルに格納されているデータの読み出しを行ない、第１書き込みデータＩ／Ｆ部７１ｂの書き込み処理に合わせて各チャンネルのデータの受け渡しを行なう。

第１書き込みデータＩ／Ｆ部７１ｂはバッファコントローラ７５と接続し、後に説明するＬＤＭＡＣ＿Ｂ（１０５ｂ）によるデータの読み出し、若しくは書き込みと、メモリアクセスが競合しないよう制御される。メインメモリ１００に対するアクセスの制御により、メインメモリ１００をリングバッファとして使用した場合であっても、メインメモリ１００に格納されているデータの読み出し前に、同一のメモリアドレスにデータをオーバライトする等のトラブルを防止することができ、メモリリソースを有効に活用することが可能になる。

＜（１）１チャンネルのデータの格納＞
図８（ａ）、（ｂ）は、ＬＤＭＡＣ＿Ａ１０５ａがメインメモリ（ＳＤＲＡＭ）１００に１チャンネル分のデータを書き込む処理を説明する図である。図５Ａの（ｅ）で示した出力例のように、主走査方向の１ライン分のＲ、Ｇ、Ｂデータがシリアルに出力され、スキャナＩ／Ｆ部１０の１つのバッファ（図２の１１（ｅ））にデータが格納された場合、ＬＤＭＡＣ＿Ａ（１０５ａ）内の対応する１つのチャンネル（ｃｈ０、図７を参照）にデータが転送される。ここで、図８（ａ）、（ｂ）、図９（ａ）、（ｂ）、図１０において、チャンネル（ｃｈ０）のデータをデータ調停ユニット７１ａと，第１書き込みデータＩ／Ｆ部７１ｂとによりＤＭＡ転送し、メインメモリ１００に格納処理するための構成を「第１ＬＤＭＡＣ」と標記し、チャンネル（ｃｈ１）のデータを処理するための構成を「第２ＬＤＭＡＣ」、チャンネル（ｃｈ２）のデータを処理するための構成を「第３ＬＤＭＡＣ」と標記する。

図８（ａ）は、１チャンネルのカラー画像データをＲ、Ｇ、Ｂデータに分離して格納する処理を示す図である。第１ＬＤＭＡＣは、ライン順位のＲ、Ｇ、Ｂデータのうち、主走査方向１ライン分（Ｒ１〜Ｒ２）のＲデータをメインメモリ１００のＲ領域（１０００ａ）に書き込み、次の書き込み領域であるＧ領域（１０００ｂ）の先頭アドレス（Ｇ１）に書き込みアドレスを切り替える。そして、第１ＬＤＭＡＣは、Ｒ、Ｇ、Ｂデータのうち、主走査方向１ライン分（Ｇ１〜Ｇ２）のＧデータをメインメモリ１００のＧ領域（１０００ｂ）に書き込み、次の書き込み領域であるＢ領域（１０００ｃ）の先頭アドレス（Ｂ１）に書き込みアドレスを切り替える。そして第１ＬＤＭＡＣは、主走査方向１ライン分（Ｂ１〜Ｂ２）のＢデータをメインメモリ１００のＢ領域（１０００ｃ）に書き込み後、アドレスをＲ領域（１０００ａ）の２ライン目の先頭アドレス（Ｒ２）に切り替える。以下、Ｇデータ、Ｂデータも同様にデータの書き込みアドレスを副走査方向の２ライン目にシフトさせてデータの書き込みを行なう。

第１ＬＤＭＡＣがデータを書き込むＤＭＡ制御において、Ｒデータ、Ｇデータ、Ｂデータに対応したデータの格納先となるメモリの番地をオフセット情報（Ａ、Ｂ）として与え、各色データ毎の格納領域を切り替えることで、ライン順位のＲ、Ｇ、Ｂデータを、Ｒデータ、Ｇデータ、Ｂデータと分離してメインメモリ１００に格納することが可能になる。

ＤＭＡ転送を開始するスタートアドレス（図８（ａ）の場合Ｒ１）、オフセット情報（Ａ、Ｂ）等は上述のＬＤＭＡＣ＿Ａ（１０５ａ）の生成によるものである。

図８（ｂ）は、図５Ｂで示したＬＥＤの点灯タイミングで得られるＣＩＳ１８によるモノクロ画像データの書き込み処理を説明する図である。モノクロ画像データの場合は、Ｒ、Ｇ、Ｂごとにデータを分離する必要がないので、ライン順位のモノクロ画像データを、メインメモリ１００の主走査方向に１ライン分（Ｍ１〜Ｍ２）のデータを書き込み、同領域（１０００ｄ）の副走査方向に書き込みアドレスをシフトさせて、次の２ライン目（Ｍ３〜Ｍ４）のデータの書き込みをする。以下、順次同様の処理をしていくことにより、モノクロ画像データをメインメモリの領域（１０００ｄ）に格納することができる。

＜（２）ＣＩＳ２チャンネルによるデータの格納＞
図９（ａ）は、図５Ｃで示したように２チャンネルのカラー画像データをＲ、Ｇ、Ｂデータに分離して格納する処理を示す図である。主走査方向のメモリ領域は２つのチャンネルに対応して分割される。

２チャンネルのＣＩＳ１８（ｃｈｉｐ０，ｃｈｉｐ１）により読み取られた画像データは、スキャナＩ／Ｆ部１０の２つのバッファ（１１ｅ，１１ｆ）に格納され、ＬＤＭＡＣ＿Ａ１０５ａの制御の下、２つのバッファ（１１ｅ，１１ｆ）のデータは、１０５ａ内のチャンネル（ｃｈ０、ｃｈ１）に転送される。

第１ＬＤＭＡＣは、チャンネル（ｃｈ０）のデータ(chip0_data)を、図９（ａ）の第１Ｒ領域（１１００ａ）、第１Ｇ領域（１２００ａ）、第１Ｂ領域（１３００ａ）として示される領域に格納する。

図９（ａ）において、第１ＬＤＭＡＣは、ｃｈｉｐ０から入力されたＲ、Ｇ、Ｂデータのうち、Ｒデータ（ＲＡ１〜ＲＡ２）をメインメモリの第１Ｒ領域（１１００ａ）に書き込み、次の書き込み領域である第１Ｇ領域（１２００ａ）の先頭アドレス（ＧＡ１）に書き込みアドレスを切り替える（オフセット情報Ｃ）。第１ＬＤＭＡＣは、Ｒ、Ｇ、Ｂデータのうち、Ｇデータ（ＧＡ１〜ＧＡ２）をメインメモリの第１Ｇ領域（１２００ａ）に書き込み、次の書き込み領域である第１Ｂ領域（１３００ａ）の先頭アドレス（ＢＡ１）に書き込みアドレスを切り替える（オフセット情報Ｃ）。そして、第１ＬＤＭＡＣは、Ｒ、Ｇ、Ｂデータのうち、Ｂデータ（ＢＡ１〜ＢＡ２）をメインメモリのＢ領域（１３００ａ）に書き込み、処理の終了後、アドレスをＲ領域（１１００ａ）の副走査方向の２ライン目の先頭アドレス（ＲＡ３）に切り替える（オフセット情報Ｄ）。以下、Ｇデータ、Ｂデータも同様にデータの書き込みアドレスを副走査方向の２ライン目にシフトさせてデータの書き込みを行なう。

第１ＬＤＭＡＣは、メインメモリのデータ格納領域として、図９（ａ）の第１Ｒ領域（１１００ａ）、第１Ｇ領域（１２００ａ）、第１Ｂ領域（１３００ａ）として示される領域毎に、データの格納先となるメモリの番地をオフセット情報（Ｃ、Ｄ）に基づき、任意に設定することができ、その設定に従ってチャンネル（ｃｈ０）に格納されているデータをメインメモリ１００に格納する。

第２ＬＤＭＡＣは、チャンネル（ｃｈ１）のデータ(chip1_data)を、図９（ａjの第２Ｒ領域（１１００ｂ）、第２Ｇ領域（１２００ｂ）、第２Ｂ領域（１３００ｂ）として示される領域に格納する。

図９（ａ）において、第２ＬＤＭＡＣは、ｃｈｉｐ１から入力されたＲ、Ｇ、Ｂデータのうち、Ｒデータ（ＲＢ１〜ＲＢ２）をメインメモリの第２Ｒ領域（１１００ｂ）に書き込み、次の書き込み領域である第２Ｇ領域（１２００ｂ）の先頭アドレス（ＧＢ１）に書き込みアドレスを切り替える（オフセット情報Ｅ）。第２ＬＤＭＡＣは、Ｒ、Ｇ、Ｂデータのうち、Ｇデータ（ＧＢ１〜ＧＢ２）をメインメモリ１００の第２Ｇ領域（１２００ｂ）に書き込み、次の書き込み領域である第２Ｂ領域（１３００ｂ）の先頭アドレス（ＢＢ１）に書き込みアドレスを切り替える（オフセット情報Ｅ）。そして、第２ＬＤＭＡＣは、Ｒ、Ｇ、Ｂデータのうち、Ｂデータ（ＢＢ１〜ＢＢ２）をメインメモリ１００の第２Ｂ領域（１３００ｂ）に書き込み、処理の終了後、アドレスを第２Ｒ領域（１１００ｂ）の副走査方向の２ライン目の先頭アドレス（ＲＢ３）に切り替える（オフセット情報Ｆ）。以下、Ｇデータ、Ｂデータも同様にデータの書き込みアドレスを副走査方向の２ライン目にシフトさせてデータの書き込みを行なう。

第１及び第２ＬＤＭＡＣがデータを書き込むＤＭＡ制御において、Ｒデータ、Ｇデータ、Ｂデータに対応したデータの格納先となるメモリの番地をオフセット情報（Ｃ、Ｄ、Ｅ、Ｆ）として与え、各色データ毎の格納領域を切り替えることで、ライン順位のＲ、Ｇ、Ｂデータを、Ｒデータ、Ｇデータ、Ｂデータと分離してメインメモリ１００に格納することが可能になる。

ＤＭＡ転送を開始するスタートアドレス（図８（ａ）の場合ＲＡ１，ＲＢ１）、オフセット情報（Ｃ、Ｄ、Ｅ、Ｆ）等は上述のＬＤＭＡＣ＿Ａ（１０５ａ）の生成によるものである。

図９（ｂ）は、図５Ｂで示したＬＥＤの点灯タイミングで得られる２チャンネルのＣＩＳによるモノクロ画像データの書き込み処理を説明する図である。モノクロ画像データの場合は、上述のカラー画像データの場合と異なり、Ｒ、Ｇ、Ｂごとにデータを分離する必要がないので、ライン順位のモノクロ画像データを、メインメモリ１００の主走査方向に１ライン分（ＭＡ１〜ＭＡ２、ＭＢ１〜ＭＢ２）のデータを書き込みし、同領域（１４００ａ，１４００ｂ）の副走査方向に書き込みアドレスをシフトさせて、次の２ライン目（ＭＡ３〜ＭＡ４，ＭＢ３〜ＭＢ４）のデータの書き込みをする。以下、順次同様の処理をしていくことにより、モノクロ画像データをメインメモリの領域（１４００ａ，１４００ｂ）に格納することができる。

＜（３）３チャンネルのデータの格納＞
図１０は、スキャナＩ／Ｆ部１０における出力データ制御部１１ｄが、ＣＣＤ１７により読み取った画像データを３チャンネルのデータ（Ｒデータ、Ｇデータ、Ｂデータ）として処理した場合、各チャンネルに対応した第１乃至第３ＬＤＭＡＣがメインメモリ１００にデータを書き込む処理を説明する図である。

３つのバッファ（図２の１１ｅ，１１ｆ，１１ｇ）に格納されたデータは、ＬＤＭＡＣ＿Ａ（１０５ａ）の制御の下、１０５ａ内のチャンネル（ｃｈ０、ｃｈ２、ｃｈ３）に転送される。ｃｈ０に転送されたデータは、第１ＬＤＭＡＣによりメインメモリ１００にデータが書き込まれ、ｃｈ１に転送されたデータは、第２ＬＤＭＡＣによりメインメモリ１００にデータが書き込まれ、そして、ｃｈ２に転送されたデータは、第３ＬＤＭＡＣによりメインメモリ１００にデータが書き込まれる。第1乃至第３ＬＤＭＡＣがメインメモリ１００のＲ領域（１５００ａ）、Ｇ領域（１５００ｂ）、Ｂ領域（１５００ｃ）に対応する領域にデータを書き込むことにより、Ｒ、Ｇ、Ｂデータを分離してメインメモリ１００上に格納することができる。

この場合、ＤＭＡ転送を開始するスタートアドレス（図１０の場合ＳＡ１，ＳＡ２、ＳＡ３）等は上述のＬＤＭＡＣ＿Ａ（１０５ａ）の生成によるものである。

以上説明したように、画像読み取りデバイス（ＣＣＤ１７、ＣＩＳ１８）により読み取った画像データを、その出力形式に応じてＤＭＡ転送を制御するチャンネルに振り分け、振り分けたデータに対してＤＭＡを制御するアドレス情報とオフセット情報を生成することにより、種々の画像読み取りデバイスに対応することが可能になる。

また、本実施形態においては、画像読み取りデバイス（ＣＣＤ１７、ＣＩＳ１８）の出力形式に関わらずＲ、Ｇ、Ｂデータを分離してメインメモリ１００上に画像データが格納される。このため、後述する後段の画像処理部に、画像読み取りデバイス（ＣＣＤ１７、ＣＩＳ１８）の出力形式に応じたＤＭＡ転送をする必要がなく、要求される画像処理に応じたＤＭＡ転送をするだけでよい。このため、極めて簡単な構成／制御で画像読み取りデバイス（ＣＣＤ１７、ＣＩＳ１８）の出力形式に対応した画像処理装置を提供できる。

＜メインメモリ上の領域設定とＤＭＡ転送＞
メインメモリ１００に画像データをＤＭＡ転送するために、メインメモリ１００に対するアドレス情報をＬＤＭＡＣ＿Ａ（１０５ａ）は生成し、このアドレス情報に従ってＤＭＡ転送を制御する。図１１（ａ）はメインメモリ１００を所定の矩形領域（ブロック）に分割した状態を示す図であり、図１１（ｂ）はメインメモリ１００をリングバッファとして利用する場合を示す図である。メインメモリ１００に格納された画像データに対して、矩形領域単位に画像処理を施すために、画像処理モード（コピーモードあるいはスキャナモード）に応じて、矩形領域を定義するためのアドレス情報が設定される。図１１（ａ）中において、ＳＡはＤＭＡのスタートアドレスを示し、主走査方向（Ｘ軸方向）の領域は所定のバイト長（ＸＡ、ＸＢ）により分割される。副走査方向（Ｙ軸方向）の領域は、所定のライン数（ＹＡ、ＹＢ）により分割される。リングバッファとして使用する場合（図１１１１（ｂ））、ハッチングを付して示した領域１０１ａ及び１０１ｂは同一のメモリ領域となる。

矩形領域（０，０）に対するＤＭＡは、スタートアドレスＳＡから始まり、主走査方向にＸＡ分のデータが転送されると、副走査方向に１ライン分シフトした転送アドレスとして、オフセットデータ（ＯＦＦ１Ａ）で示されるアドレスが設定される。以下同様に主走査方向の転送とオフセットデータ（ＯＦＦ１Ａ）によるアドレスのシフトが制御されて矩形領域（０，０）に対するＤＭＡが完了すると、次の矩形領域（１，０）に対するＤＭＡに移行する。

矩形領域（１、０）に対するＤＭＡは、オフセットアドレス（ＯＦＦ２Ａ）で示されるアドレスにジャンプし、以下、矩形領域（０、０）の場合と同様に主走査方向の転送と、オフセットデータ（ＯＦＦ１Ａ）によるアドレスのシフトが制御され、矩形領域（１、０）に対するＤＭＡが終了すると、次の矩形領域（２、０）に処理を進める。以下同様に領域（ｎ、０）まで、ＹＡライン分のＤＭＡが完了すると、次のＤＭＡをオフセットデータ（ＯＦＦ３）で示されるアドレスにジャンプして、矩形領域（０，１）に対する処理に移行する。以下同様に領域（１，１）、（２，１）・・・に対するＤＭＡが制御される。メモリ容量により、例えば、矩形領域のサイズが異なる場合（ＸＢ、ＹＢにより定義される場合）、その領域サイズに応じたオフセットデータ（ＯＦＦ１Ｂ、ＯＦＦ２Ｂ）が更に設定されてＤＭＡが制御される。

以上説明した矩形領域は、設定された画像処理モードに応じた主走査方向の解像度と、参照するべき画素領域と、により矩形領域間で重複する領域（のり代領域）として主走査方向の画素及び副走査方向のライン数が設定され、メモリ上に展開されている画像データの割り当て（分割）が制御される。

＜具体例＞
図１２は、メインメモリに必要となる容量を画像処理モード別に例示する図であり、各処理モードにより以下のように設定される。

（ａ）カラーコピーモードの場合
・有効画素：主走査方向に６００ｄｐｉ
・文字判定処理：上下１１ライン、左１２画素、右１３画素
・色判定フィルタリング処理：上下２ライン、左２画素、右２画素
・変倍処理：下ｎライン、右ｍ画素（ｍ、ｎは変倍率による。）
（ｂ）白黒コピーモードの場合
・有効画素：主走査方向に６００ｄｐｉ
・色判定フィルタリング処理：上下２ライン、左右２画素
・変倍処理：下１ライン
（ｃ）カラースキャンモードモードの場合
・有効画素：主走査方向に１２００ｄｐｉ
・変倍処理：下１ライン

更に、のり代量の設定は、メモリリソースの他、メインメモリ１００とスキャナ画像処理部２０との間の転送効率にも影響する。転送効率はのり代領域を含めた画像領域に対する有効画素領域の面積比として定義され、上述のように、コピーモードにおいては、のり代領域の確保が不可欠であることから転送効率は低くなるが、スキャナモードでは、変倍処理を除いて、のり代が無いために転送効率は高くなる。

例えば、図１２（ａ）のカラーコピーモードの場合、のり代領域を含む矩形領域を２８１画素×４６ラインとすると、最大ののり代領域分（文字判定処理分）を差し引いた有効な領域は、２５６画素×２４ラインとなり、転送効率は（２５６画素×２４ライン）／（２８１画素×４６ライン）≒４８％となる。一方、図１２（ｃ）のスキャナモード時は変倍処理をしなければ、のり代は無いので転送効率は１００％となる。

スキャナモード、またはコピーモードは画像処理の内容が異なるため、必要となるメモリの領域は、その処理内容に応じて適切に設定される。例えば、図１２に示すように、カラーコピーモード時には、文字判定処理や色判定フィルタリング処理が必要なために、有効画素領域を抽出するのり代量（図中では、有効画素周辺に確保されている領域として示す。）は多くなるが、主走査方向の有効画素数として解像度６００ｄｐｉ程度を確保する必要があるため、メモリ領域とのトレードオフによりのり代領域は決定される。

一方、スキャナモード時は、変倍処理以外ではのり代量の確保は不要であるが、主走査方向の有効画素数として１２００ｄｐｉ程度を確保する必要がある。従って、メモリの割当量をスキャナモードとコピーモードとで同程度とする場合は、副走査方向のライン数を、例えば、２４ラインとすれば、カラーコピーモードとスキャナモードにおけるメインメモリの割り当て量を同程度とすることができる。以下、画像処理モード別の格納処理の流れを図１３、図１４により説明する。

＜コピーモード時の格納処理＞
図１３は、コピーモード時におけるデータの格納処理の流れを説明する図である。まず、ステップＳ１０で、コピーモードがカラーであるか否かを判断し、カラーである場合（Ｓ１０−ＹＥＳ）、処理をステップＳ２０に進め、カラーコピーモード時のＤＭＡ転送のためのアドレス情報を以下のように設定する。

（ａ）のり代を含めて書き込む場合
バッファの先頭から有効画素（例えば、主走査方向の解像度６００ｄｐｉ）を確保し、更に、その周辺にのり代（上下１１ライン、左１２画素、右１３画素）を設定する（図１２の（ａ）を参照）。

（ｂ）有効画素のみを書き込む場合
・スタートアドレス（ＳＡ）
＝メモリの先頭アドレス（BUFTOP）
＋のり代を含めた１頁画像の主走査方向の画素数（TOTALWIDTH）×11（副走査方向ののり代（上））＋12（主走査方向ののり代（左））
（TOTALWIDTH＝１ページ画像の主走査有効画素数（IMAGEWIDTH）
＋左のり代画素数＋右のり代画素数）
・ＵＡ＝メモリのエンドアドレス（BUFFBOTTOM）+1
＝リングバッファの折り返しアドレス
・ＯＦＦ１Ａ＝TOTALWIDTH−IMAGEWIDTH

一方、モノクロコピーモード時（ステップＳ３０）は以下のようにＤＭＡ転送のアドレス情報を設定する。

（ａ）のり代を含めて書き込む場合
バッファの先頭から有効画素（例えば、主走査方向の解像度６００ｄｐｉ）を確保し、更に、その周辺にのり代（上下２ライン、左右２画素）を設定する（図１２の（ｂ）を参照）。

（ｂ）有効画素のみを書き込む場合
・スタートアドレス（ＳＡ）
＝メモリの先頭アドレス（BUFTOP）
＋のり代を含めた１頁画像の主走査方向の画素数（TOTALWIDTH）×2（副走査方向ののり代（上））＋2（主走査方向ののり代（左））
・ＵＡ＝メモリのエンドアドレス（BUFFBOTTOM）+1
・ＯＦＦ１Ａ＝TOTALWIDTH−IMAGEWIDTH

ステップＳ２０、ステップＳ３０でそれぞれＤＭＡ転送のためのアドレス情報が設定されると、処理をステップＳ４０に進めて、転送が開始する。ＬＤＭＡＣ＿Ａ１０５ａ内の各チャンネルに格納されたデータは、順次読み取りされ所定のアドレス情報に従って、ＤＭＡ転送される（Ｓ５０、６０）。そして、チャンネル（ｃｈ０〜ｃｈ２）に格納されたデータの読み取りが終了すると（Ｓ７０）、ＤＭＡ転送は終了する（Ｓ８０）。

＜スキャナモード時の格納処理＞
図１４は、スキャナモード時におけるデータの格納処理の流れを説明する図である。まず、ステップＳ１００で、スキャナモード時のＤＭＡ転送のためのアドレス情報を以下のように設定する。

（ａ）のり代を含めて書き込む場合
バッファの先頭から有効画素（例えば、主走査方向の解像度１２００ｄｐｉ）を確保し、更に、副走査方向に下１ラインののり代を設定する（図１２の（ｃ）を参照）。

（ｂ）有効画素のみを書き込む場合
・スタートアドレス（ＳＡ）＝メモリの先頭アドレス（BUFTOP）
・ＵＡ＝メモリのエンドアドレス（BUFFBOTTOM）+1
＝リングバッファの折り返しアドレス
・ＯＦＦ１Ａ＝０（TOTALWIDTH＝IMAGEWIDTH）

ステップＳ１００でアドレス情報が設定されると、処理をステップＳ１１０に進めてＤＭＡ転送が開始する。ＬＤＭＡＣ＿Ａ１０５ａ内の各チャンネルに格納されたデータは、順次読み取りされ、所定のアドレス情報に従って、ＤＭＡ転送される（Ｓ１２０、１３０）。そして、チャンネル（ｃｈ０〜ｃｈ２）に格納されたデータの読み取りが終了すると（Ｓ１４０）、ＤＭＡ転送は終了する（Ｓ１５０）。

以上、図１３、図１４の処理により、画像データは設定された処理モードに応じてメインメモリ１００に展開される。尚、図１３、図１４で示したのり代量は任意に設定可能なパラメータであり、本発明の趣旨はこの条件により限定されるものではない。例えば、写真のカラー送信等では、文字判定処理をはずし、フィルタ処理のみ実施するように必要な画像処理の参照画素数に応じて、任意にのり代量を設定してもよい。

＜データの読み出し＞
メインメモリ１００に展開された画像データは、所定の矩形領域ごとに、対応するＲ、Ｇ、Ｂデータ、若しくはモノクロ画像データとして、スキャナ画像処理部２０にローディングされ、矩形領域毎に画像処理が実行される。矩形領域ごとに画像処理を行なうために、ＣＰＵ１８０は画像読み取りデバイス（ＣＣＤ１７／ＣＩＳ１８）の受光素子の感度のばらつきやＬＥＤ１９の光量のばらつき等を補正するシェーディング（ＳＨＤ）補正データをメインメモリ１００内に準備し、矩形領域のシェーディングデータ及び矩形領域の画像データは、後に説明するＬＤＭＡＣ＿Ｂ（１０５ｂ）によりスキャナ画像処理部２０にＤＭＡ転送される。

図１５（ａ）、（ｂ）は、矩形領域の画像データをスキャナ画像処理部２０のブロックバッファＲＡＭ２１０（図１６）に転送する際のデータの読み出しを説明する図である。領域（０，０）に関しては、その有効画素領域（ａｂｃｄ）に対して、のり代領域ＡＢ１ＣＤ１が設定されており（図１５（ａ））、画像データの読み出しはＡをスタートアドレスとして、対応するデータが主走査方向Ｂ１アドレスまで読み出される。主走査方向のデータの読み出しが終了すると、次に読み出すデータのアドレスを、副走査方向に１ライン分をシフトした図中のＡ２アドレスに移し、主走査方向にＢ３アドレスの画素までデータが読み出される。以下同様にデータが読み出され、のり代領域の最終ラインに相当するＣアドレスからＤ１アドレスまでの主走査方向のデータの読み出しが行われて、領域（０，０）のデータの読み出しが完了する。

領域（０、１）に関しては、その有効画素領域（ｂｅｄｆ)に対して、のり代領域Ｂ２ＥＤ２Ｆが設定されており（図１５（ｂ））、画像データの読み出しはＢ２をスタートアドレスとして、対応するデータが主走査方向Ｅアドレスまで読み出される。主走査方向のデータの読み出しが終了すると、次に読み出すデータのアドレスを、副走査方向に１ライン分シフトした図中のＢ４アドレスに移し、主走査方向にＢ５アドレスの画素までデータが読み出される。そして、のり代領域の最終ラインに相当するＤ２アドレスからＦアドレスまでの主走査方向の画像データの読み出しが行われて、第２領域のデータの読み出しが完了する。以上の処理により、のり代領域を含む矩形領域のデータが読み出される。以下、同様の処理が各矩形領域に対して行われる。

＜ＬＤＭＡＣ＿Ｂ（１０５ｂ）の構成＞
メインメモリ１００に格納されたデータの読み出しは、図７におけるＬＤＭＡＣ＿Ｂ（１０５ｂ）により制御される。読み出しデータＩ／Ｆ部７２ａは、データ読み出し用の第４ＢＵＳ７４を介してメインメモリ１００と接続し、読み出しデータＩ／Ｆ部７２ａは、ＬＤＭＡＣ＿Ｂ（１０５ｂ）が生成したアドレス情報を参照して、メインメモリ１００から所定の画像データを読み出すことができる。

読み出されたデータはデータ設定ユニット７２ｂにより、複数個設けられた所定のチャンネル（ｃｈ３〜ｃｈ６）に設定される。例えば、シェーディング補正用の画像データをチャンネル３（ｃｈ３）、面順次のＲデータをチャンネル４（ｃｈ４）、面順次のＧデータをチャンネル５（ｃｈ５）、面順次のＢデータをチャンネル６（ｃｈ６）と、各データが設定される。

各チャンネル（ｃｈ３〜ｃｈ６）に設定されたデータは、Ｉ／Ｐインタフェース７２ｃを介して、ＬＤＭＡＣ＿Ｂ（１０５ｂ）の制御の下、順次ＤＭＡ転送され、スキャナ画像処理部２０のブロックバッファＲＡＭ２１０（図１６）にローディングされる。

また、ＬＤＭＡＣ＿Ｂ（１０５ｂ）内のチャンネル７（ｃｈ７）は、所定の画像処理が施されたデータをメインメモリ１００に格納するために、スキャナ画像処理部２０から出力される点順次の画像データを格納するチャンネルである。スキャナ画像処理部２０は、点順次の画像データの出力に合わせて、アドレス情報（ブロック・エンド信号、ライン・エンド信号）を出力し、このアドレス情報に基づいて、第２書き込みデータＩ／Ｆ７２ｄは、チャンネル７に格納されている画像データをメインメモリ１００に格納する。この処理の内容は後に詳細に説明する。

＜画像処理＞
図１６は、スキャナ画像処理部２０の概略的な構成を説明するブロック図であり、ブロックバッファＲＡＭ２１０にローディングされたデータに対して、各画像処理モードに応じた処理が実行される。また、図１９は、各画像処理に要する矩形領域のサイズを模式的に示す図である。スキャナ画像処理部２０は、設定された画像処理モードに応じて、矩形領域に対して参照するべき矩形画素領域を切り替えて処理を実行する。以下、画像処理の内容を図１６により、また、その処理の際に参照する矩形領域のサイズを図１９により説明する。

図１６において、シェーディング補正ブロック（ＳＨＤ）２２は、主走査方向の光源（ＬＥＤ１９）の光量分布のばらつきや、画像読み取りデバイスの受光素子のばらつき、暗出力のオフセットを補正する処理ブロックである。シェーディングデータはメインメモリ１００上で明Ｒ、明Ｇ、明Ｂ、暗Ｒ、暗Ｇ、暗Ｂの順に１画素分の補正データが面順次に格納されており、矩形領域に対応した画素数（主走査方向にＸＡ画素、副走査方向にＹＡ画素（図１９（ａ）を参照））が入力される。入力された面順次の補正データは、入力データ処理部２１により点順次のデータに変換され、スキャナ画像処理部２０のブロックバッファＲＡＭ２１０に格納される。そして、矩形領域のシェーディングデータの取り込みが終了すると、画像データの転送に移行する。

入力データ処理部２１は、Ｒ、Ｇ、Ｂに分離した面順次のデータを点順次のデータに再構成する処理を実行する処理部である。１画素のデータはメインメモリ１００上に面順次のデータとしてＲ、Ｇ、Ｂ各色毎に格納されており、これらのデータがブロックバッファＲＡＭ２１０にローディングされると、入力データ処理部２１は、各色データごとに１画素データを取り出し、１画素のＲ、Ｇ、Ｂデータとして再構成する。再構成の処理を画素毎に行ない、面順次の画像データを点順次のデータに変換する。ここで、再構成の処理は、矩形内の全ての画素（ＸＡ画素×ＹＡ画素）に対して行われる。

図１７は、画像処理の対象領域とその処理を実行するためのフィルタ処理等をするための参照領域（ＡＢＣＤ）を概略的に示す図であり、同図において、有効画素領域（ａｂｃｄ）に対して、主走査方向（Ｘ方向）ののり代量として、「Ｎａ」、「Ｎｂ」画素が設定され、副走査方向（Ｙ方向）ののり代量として、「Ｎｃ」、「Ｎｄ」画素が設定されている。

図１８は、画像処理モード別（カラーコピーモード、モノクロコピーモード、スキャナモード）ののり代を例示する図であり、変倍時は変倍処理の必要から、ｍ画素、ｎラインだけ、等倍時よりも参照領域は大きくなる。カラーコピーモードの場合は、黒文字の判定をするため、画像処理モードの内で最も大きい参照領域が必要である。黒文字の検出のためには、網点と黒文字の判定を確実にする必要があり、そのため網点の周期を判定するために、主走査方向（２４＋ｍ）画素、副走査方向（２１＋ｎ）画素（変倍時）を参照領域としている。モノクロコピーモードの場合は、文字部に対してエッジ強調を行なうため主走査方向（４＋ｍ）画素、副走査方向（４＋ｎ）画素（変倍時）を参照領域としている。スキャナモードは、ホストコンピュータ上のスキャナドライバやアプリケーションにより必要な画像処理を行なうため、等倍時には参照領域は必要としないが、変倍時には、変倍率に応じて、主走査方向にｍ画素、副走査方向にｎ画素分、参照領域が設定される。尚、ここで示したのり代量に本発明の趣旨は限定されるものではなく、任意に設定することが可能であることはいうまでもない。

処理ブロック２３において、平均化処理部（ＳＵＢＳ）は、主走査方向の読み取り解像度を落とすためのサブサンプリング（単純間引き）、あるいは平均化処理を行なう処理ブロックであり、入力マスキング処理部（ＩＮＰＭＳＫ）は、入力されたＲ、Ｇ、Ｂデータの色補正を演算する処理ブロックである。γ補正処理部（ＬＵＴ）は入力されたデータに対して、所定の階調特性を与える処理ブロックである。

文字判定処理ブロック２４は、入力画像データに対して、黒文字判別、線画輪郭の画素判別を行なう処理ブロックである。黒文字判別処理においては、上述のように網点周期よりも広いエリアを参照する必要があるので、主走査方向（２４＋ｍ）画素、副走査方向（２１＋ｎ）画素（ライン）（「ｍ」、「ｎ」は変倍処理の倍率による。）相当ののり代領域を参照するのが望ましい。文字判定処理ブロック２４の入力データは、シェーディング補正ブロック（ＳＨＤ）２１の入力と同様に主走査方向ＸＡ画素（有効画素＋のり代）×副走査方向ＹＡ画素（有効画素＋のり代）のデータ（図１９の（ａ））を参照する。即ち、矩形内の全ての画素（ＸＡ画素×ＹＡ画素）を参照する。

処理ブロック２５において、ＭＴＦ補正処理部は、画像読み取りデバイスを変更した際の、ＭＴＦ差補正、縮小変倍時のモアレ低減のために主走査方向にフィルタ処理を行なう処理部であり、注目領域に対して、主走査方向の所定画素について、各係数を乗加算処理するブロックである。図１９（ｂ）では、注目領域Ｇ１に対して左側ハッチング部（ｂ１）２画素と、右側ハッチング部（ｂ２）３画素を確保して、領域Ｇ１に対する処理を実行する。即ち、矩形内の注目領域Ｇ１とハッチング部ｂ１、ｂ２の領域を読み出して注目領域Ｇ１の領域を得る。
（ＲＧＢ→（Ｌ、Ｃａ、Ｃｂ））変換処理部（ＣＴＲＮ）は、後続のフィルタ処理ブロック２６で行なうフィルタリング（明度強調、彩度強調、色判定）に際し、Ｒ，Ｇ、Ｂ各色の多値画像データの変換処理を行なう。

下地濃度調整処理部（ＡＢＣ）は、原稿の下地濃度を自動認識し、下地濃度値を白側に補正することによりファクシミリ通信等に適した二値化データを得るための処理を実行する。

フィルタ処理ブロック２６は、先のＣＴＲＮ処理において、得られたデータに対して色判定とフィルタリングを行なうための処理として、画像の明度成分（Ｌ）のエッジ強度処理及び彩度（Ｃａ、Ｃｂ）の強調処理を行なう。更に、入力画像の彩色判定を行ない、その結果を出力する。また、文字判定処理ブロック２４で生成された文字、線画輪郭部の判定信号等に基づき、強調量のパラメータを変化させることができる。フィルタ処理後のデータは、Ｌ、Ｃａ、ＣｂからＲ、Ｇ、Ｂデータに変換されて出力される。この処理ブロックはモノクロ画像データを処理する場合は５画素×５画素のエッジ強調フィルタとして機能する。

図１９（ｃ）では、注目領域Ｇ２に対して、上下２画素（ライン）、左右２画素の領域（ハッチングを付した領域）を参照データとして、上述のフィルタ処理が実行される。即ち、ＭＴＦ補正処理部で処理された領域Ｇ１に対し、フィルタ処理後の領域Ｇ２を得る。

変倍処理（ＬＩＰ）ブロック２７は、主走査、副走査方向の線形補間変倍処理を施す処理ブロックである。図１９（ｄ）では、領域Ｇ３が線形補間変倍処理された結果、得られる領域であり、画像データ（ｄ：（Ｘ−（Ｎａ＋Ｎｂ）画素）×（Ｙ−（Ｎｃ＋Ｎｄ）画素））から、ハッチングを付した領域が所定の変倍率（主走査方向（＋ｍ画素）、副走査方向（＋ｎライン））に応じて、主走査方向、副走査方向に変倍し、領域Ｇ３の面積が決定される。即ち、フィルタ処理後の領域Ｇ２を入力として、変倍後の領域Ｇ３を得る。

図１９（ｂ）〜（ｄ）において、図中の「Ｎａ」、「Ｎｂ」は、図１７と同様に主走査方向（Ｘ方向）ののり代量として設定された画素数を示し、「Ｎｃ」、「Ｎｄ」は、副走査方向（Ｙ方向）ののり代量として設定された画素数を示すものである。

以上の画像処理が、設定された画像処理モード（コピーモード、スキャナモード）に応じて、矩形領域単位の画像データに施される。画像処理モードに応じた矩形領域をメモリ上に設定し、この矩形領域の単位を切り替えることにより、各画像処理モードに応じた解像度、高精彩処理を実現することが可能になる。また、各矩形領域は、各処理ブロックの画像処理に必要なだけのり代を含んでいるので、処理対象の矩形画像データの端部を処理するために、隣接する領域の画像データを矩形単位で読み出す必要がなく、単純に画像を矩形単位で区切って画像処理する方法よりも、さらなるワークメモリの削減が達成できる。

このように、各画像処理部で必要な最大の矩形分の画像データを予めブロックバッファＲＡＭ２１０にローディングし、ＲＡＭ２１０上の画像データを各画像処理部間で必要な画像データ量の受け渡しをするだけで、カラーコピー／モノクロコピー／スキャナモード等、各モードに必要な一連の画像処理を実現できる。これによって、画像処理ブロックに専用のラインバッファを不要にしている。さらに、ブロックバッファＲＡＭ２１０にローディングされた矩形単位の画像データで、全ての画像処理を行なえるので、主走査幅、解像度によらない画像処理が可能である。このため従来のように各画像処理部のラインバッファの容量を、主走査幅や解像度に合わせて拡張する必要がない。また、適時必要な画像処理を行なうコピー、スキャナなどの装置を、極めて単純な構成で提供できる。

図２０は、１つの矩形データの処理が終了して、次の矩形データの画像データをＤＭＡ転送するためのＤＭＡ主走査方向の開始点を説明する図である。最初の矩形領域ＡＢＣＤのＤＭＡが終了し、Ｄ点の画素まで転送が終了すると、主走査方向の開始点は、主走査方向にＮａ＋Ｎｂ画素分戻した位置（図中のＳ１点）となる。以下、順次１列分の矩形データのＤＭＡが終了し、１列目の最終の矩形データに対応するＥ点のＤＭＡが転送されると、次の列の矩形データを転送するために、副走査方向にシフトする開始点はＮｃ＋Ｎｄ画素分戻した位置（図中のＳ２）となる。

図２１、図２２は、画像処理モード別のＤＭＡ転送処理と、画像処理の流れを説明するフローチャートである。尚、図２１及び図２２で説明するアドレス情報は、具体的な数値を例示的に用いているが、この数値に限定されるものではなく、任意に設定することは可能である。

＜コピーモード時の処理＞
図２１は、コピーモード時におけるデータの読み出しと、画像処理の流れを説明するフローチャートである。まず、ステップＳ２００において、カラーモードであるか、モノクロモードであるかを判断する。カラーモードである場合（Ｓ２００−ＹＥＳ）は、処理をステップＳ２１０に進め、モノクロモードである場合（Ｓ２００−ＮＯ）は処理をステップＳ２２０に進める。

ステップＳ２１０では、カラーコピーモード時の読み出しのためのアドレス情報を、以下のように設定する。このアドレス情報は、ＬＤＭＡＣ＿Ｂ（１０５ｂ）が生成し（ステップＳ２２０も同様）、このアドレス情報に基づいて、ＬＤＭＡＣ＿Ｂ（１０５ｂ）はＤＭＡを制御する。

・スタートアドレス（ＳＡ）＝メモリの先頭アドレス（BUFTOP）
・ＵＡ＝メモリのエンドアドレス（BUFFBOTTOM）+1
・ＸＡ＝矩形有効主走査画素
＋のり代(左のり代画素数(１２画素)、右のり代画素数(１３画素))
・ＹＡ＝矩形有効副走査画素（ライン）
＋のり代（上のり代画素数（１１画素（ライン））、下のり代画素数（１１画素（ライン）））
・ＯＦＦ１Ａ＝TOTALWIDTH−ＸＡ
・ＯＦＦ２Ａ＝−(TOTALWIDTH×ＹＡ＋のり代（左１２画素、右１３画素））
・ＯＦＦ３Ａ＝−(TOTALWIDTH×（のり代（上１１画素、下１１画素）
＋有効主走査画素＋のり代（左１２画素、右１３画素））
（TOTALWIDTH＝１ページ画像の主走査有効画素数（IMAGEWIDTH）
＋左のり代画素数＋右のり代画素数）
・ＸＡＮＵＭ＝有効主走査画素／矩形有効主走査画素

ステップＳ２２０では、モノクロコピーモード時の読み出しのためのアドレス情報を以下のように設定する。

・スタートアドレス（ＳＡ）＝メモリの先頭アドレス（BUFTOP）
・メモリのエンドアドレス（BUFFBOTTOM）+1
・ＸＡ＝矩形有効主走査画素＋のり代（左のり代画素数（２画素）、右のり代画素数（２画素））
・ＹＡ＝矩形有効副走査画素（ライン）＋のり代（上のり代画素数（２画素
（ライン））、下のり代画素数（２画素（ライン）））
・ＯＦＦ１Ａ＝TOTALWIDTH−ＸＡ
・ＯＦＦ２Ａ＝−(TOTALWIDTH×ＹＡ＋のり代（左２画素、右２画素））
・ＯＦＦ３Ａ＝−(TOTALWIDTH×（のり代（上２画素、下２画素）
＋有効主走査画素＋のり代（左１２画素、右１３画素））
（TOTALWIDTH＝１ページ画像の主走査有効画素数（IMAGEWIDTH）
＋左のり代画素数＋右のり代画素数）
・ＸＡＮＵＭ＝有効主走査画素／矩形有効主走査画素

ステップＳ２１０、Ｓ２２０により、アドレス情報が読み出しデータＩ／Ｆ部７２ａに設定されると、処理をステップＳ２３０に進め、ＬＤＭＡＣ＿Ｂ（１０５ｂ）がデータの読み出しが可能な状態にあるか否かを判断する。例えば、バッファコントローラ７５が、バッファリードを禁止した状態である場合は、その状態が解除されるまで待機し（Ｓ２３０−ＮＯ）、バッファリードが可能であれば（Ｓ２３０−ＹＥＳ）、処理をステップＳ２４０に進める。

ステップＳ２４０において、読み出しデータＩ／Ｆ部７２ａは設定されたアドレス情報に従ってデータを読み出し、データ設定ユニット７２ｂは所定のチャンネル（ｃｈ３〜ｃｈ６）にデータを設定する。そして、ＬＤＭＡＣ＿Ｂ（１０５ｂ）は各チャンネルに設定されたデータをスキャナ画像処理部２０のバッファＲＡＭ２１０にＤＭＡ転送をする。ここでＤＭＡ転送されたデータは、スキャナ画像処理部２０のバッファにローディングされ、各画像処理モードに合わせた画像処理が実行される。個別の画像処理の内容は先に説明したので、ここではその詳細な説明は省略する。

ローディングされたシェーディング補正データ、画像データは上述の入力データ処理部２１により、面順次のデータから点順次のデータに変換され、以下の画像処理が施される。

ステップＳ２５０において、カラーコピーモードであるか、モノクロコピーモードであるかを判断し、カラーコピーモードの場合（Ｓ２５０−ＹＥＳ）は処理をステップＳ２６０に進めて、文字判定処理を実行する。モノクロコピーモードの場合（Ｓ２５０−ＮＯ）は、ステップＳ２６０（文字判定処理）をスキップして、ステップＳ２７０のフィルタ処理を実行し、ステップＳ２８０で変倍処理を実行する。

以上の処理が矩形領域のデータごとに実行され、ステップＳ２９０で画像処理済みの点順次の画像データは、画像処理済みデータを格納する所定のメモリ領域に更にＤＭＡ転送され、格納される。この格納処理は後に詳細に説明する。

ステップＳ３００で、矩形領域の画像処理及びそのデータの格納処理が完了したか否か判断し、処理が完了していない場合は処理を再びステップＳ２５０に戻し、同様の処理を実行する。矩形領域の処理が完了した場合（Ｓ３００−ＹＥＳ）、処理をステップＳ３１０に進めてページ全体を構成する矩形領域の処理が終了したか否かを判断する（Ｓ３１０）。ページ全体の処理が終了していない場合（Ｓ３１０−ＮＯ）は、処理をステップＳ２３０に戻し、メインメモリ１００から後続の画像データを読み出し、そのデータに対する画像処理（Ｓ２３０以降のステップ）を実行する。

一方、ページ処理が終了した場合（Ｓ３１０−ＹＥＳ）は、処理をステップＳ３２０に進め、スキャナ画像処理部２０に対するＤＭＡ転送（Ｓ３２０）と、スキャナ画像処理部２０のバッファへのデータ書き込み処理を終了させ（Ｓ３３０）、スキャナ画像処理部２０における画像処理を終了する（Ｓ３４０）。

以上の処理により、コピーモードで読み取ったデータに対する画像処理が完了する。

＜スキャナモード時の処理＞
図２２は、スキャナモード時におけるデータの読み出しと、画像処理の流れを説明するフローチャートである。まず、ステップＳ４００において、メインメモリ１００からデータを読み出すためのアドレス情報を、以下のように設定する。尚、このアドレス情報は、ＬＤＭＡＣ＿Ｂ（１０５ｂ）が生成し、このアドレス情報に基づいて、ＬＤＭＡＣ＿Ｂ（１０５ｂ）はＤＭＡを制御する。

・スタートアドレス（ＳＡ）＝メモリの先頭アドレス（BUFTOP）
・ＵＡ＝メモリのエンドアドレス（BUFFBOTTOM）+1
・ＸＡ＝矩形有効主走査画素
・ＹＡ＝矩形有効副走査画素（ライン）
＋のり代（下のり代画素数（１画素（ライン）））
・ＯＦＦ１Ａ＝TOTALWIDTH−ＸＡ
・ＯＦＦ２Ａ＝−(TOTALWIDTH×ＹＡ)
・ＯＦＦ３Ａ＝−(TOTALWIDTH×（のり代（下のり代画素数（１画素））
＋有効主走査画素)
（TOTALWIDTH＝１ページ画像の主走査有効画素数（IMAGEWIDTH）
＋左のり代画素数＋右のり代画素数）
・ＸＡＮＵＭ＝有効主走査画素／矩形有効主走査画素

ステップＳ４００により、アドレス情報が読み出しデータＩ／Ｆ部７２ａに設定されると、処理をステップＳ４１０に進め、ＬＤＭＡＣ＿Ｂ（１０５ｂ）がデータの読み出しが可能な状態にあるか否かを判断する。例えば、バッファコントローラ７５が、データの読み出しを禁止した状態である場合は、その状態が解除されるまで待機し（Ｓ２３０−ＮＯ）、バッファリードが可能であれば（Ｓ２３０−ＹＥＳ）、処理をステップＳ４２０に進める。

ステップＳ４２０において、読み出しデータＩ／Ｆ部７２ａは設定されたアドレス情報に従ってデータを読み出し、データ設定ユニット７２ｂは所定のチャンネル（ｃｈ３〜ｃｈ６）にデータを設定する。そして、ＬＤＭＡＣ＿Ｂ（１０５ｂ）は各チャンネルに設定されたデータをスキャナ画像処理部２０のバッファにＤＭＡ転送をする。ここでＤＭＡ転送されたデータは、スキャナ画像処理部のバッファにローディングされ、各画像処理モードに合わせた画像処理が実行される。画像処理の内容は先に説明したので、その詳細な説明は省略する。

ローディングされた画像データは上述の入力データ処理部２１により、面順次のデータから点順次のデータに変換され、ステップＳ４３０において変倍処理を実行する。

ステップＳ４４０において、画像処理済みの点順次の画像データは、画像処理済みデータを格納する所定のメモリ領域に更にＤＭＡ転送され、格納される。この格納処理は後に詳細に説明する。

ステップＳ４５０で、矩形領域の画像処理及びそのデータの格納処理が完了したか否か判断し、処理が完了していない場合は処理を再びステップＳ４３０に戻し、同様の処理を実行する。矩形領域の処理が完了した場合（Ｓ４５０−ＹＥＳ）、処理をステップＳ４６０に進めてページ全体の処理が終了したか否かを判断する（Ｓ４６０）。ページ全体の処理が終了していない場合（Ｓ４６０−ＮＯ）は、処理をステップＳ４１０に戻し、メインメモリ１００から後続の画像データを読み出し、そのデータに対する画像処理を実行する。

一方、ページ処理が終了した場合（Ｓ４６０−ＹＥＳ）は、処理をステップＳ４７０に進め、スキャナ画像処理部２０に対するＤＭＡ転送（Ｓ４７０）と、スキャナ画像処理部２０のバッファへのデータ書き込み処理を終了させ（Ｓ４８０）、スキャナ画像処理部２０における画像処理を終了する（Ｓ４９０）。

以上の処理により、スキャナモードで読み取った画像データに対する画像処理が完了する。

画像処理モードに応じて、所定ののり代量を含む矩形領域を設定し、この矩形領域単位に画像処理を行なうことにより、各画像処理部の個別のラインバッファの介在無しに所定の画像処理を実行することが可能になる。

＜画像処理済みデータの格納＞
図２３は、変倍処理された矩形データを変倍処理ブロック（ＬＩＰ）２７からメインメモリ１００に転送する処理を説明する図である。例えば、２５６画素×２５６画素の矩形データを７０％に縮小する場合、２５６画素×０．７＝１７９．２画素となり、数値計算上１７９．２画素×１７９．２画素の矩形データを作る必要がある。しかし、少数点以下の数値を反映した画素データを生成することができないので、主走査方向、副走査方向に、１８０画素と１７９画素の出現確率を２：８に制御して、全体的に縮小倍率７０％相当の１７９．２画素を生成する。図２３では、矩形領域のサイズが領域Ｂ１１（ＸＡ１＝１８０画素）、Ｂ１２（ＸＡ２＝１７９画素）と主走査方向に画素数が異なり、Ｂ１１（ＹＡ１＝１８０画素）とＢ２１（ＹＡ２＝１７９画素）とでは副走査方向にそれぞれ矩形領域のサイズが異なっている。変倍処理の結果に応じてサイズが異なる矩形領域の出現確率は制御され、所定の変倍画像データを得ることができる。そして、メインメモリ１００に対して、画像処理されたデータを戻すために、ＤＭＡを制御する信号は変倍処理ブロック（ＬＩＰ）２７からＬＤＭＡＣ＿Ｂ（１０５ｂ）に対して通知される（図２４）。

次に、図２１のステップＳ２９０、図２２のステップＳ４４０における処理を説明する。図２５は、画像処理済みのデータをメインメモリ１００にＤＭＡ転送するために、変倍処理ブロック（ＬＩＰ）２７からＬＤＭＡＣ＿Ｂ（１０５ｂ）に送出されるデータ及び信号の関係を示すタイミングチャートである。

ＬＤＭＡＣ＿Ｂ（１０５ｂ）は、画像処理済みのデータをメインメモリ１００に格納する際、矩形の主走査長、副走査長が未知の状態でＤＭＡ転送を開始する。変倍処理ブロック２７から１つの矩形内における主走査幅の最終データ（ＸＡ１、ＸＡ２）の転送時にライン・エンド信号が出力され、そのライン・エンド信号により矩形の主走査長が変倍処理ブロック２７からＬＤＭＡＣ＿Ｂ（１０５ｂ）に通知される。

変倍処理ブロック２７から１つの矩形内の最終データ転送時にブロック・エンド信号がＬＤＭＡＣ＿Ｂ（１０５ｂ）に対して出力され、これによって副走査長を認識することができる。副走査方向ＹＡ１のデータがすべて処理されると、ＤＭＡ転送を領域Ｂ２１、Ｂ２２（図２３を参照）にシフトして、同様に主走査方向のデータＸＡを送出する。ＤＭＡはライン・エンド信号、ブロック・エンド信号により制御される。これにより、変倍処理ブロック２７の演算結果に応じて動的にＤＭＡの矩形領域を切り替えることができるようになる。

上述のライン・エンド信号、ブロック・エンド信号、および点順次の画像データは、ＬＤＭＡＣ＿Ｂ（１０５ｂ）のインタエース部７２ｃに入力され、このうち画像データはチャンネル（ｃｈ）７に格納される。ライン・エンド信号及びブロック・エンド信号は、チャンネル（ｃｈ）７に格納したデータをメインメモリ１００上に展開する際のアドレス情報として用いられ、第２書き込みデータＩ／Ｆ部７２ｄは、これらのアドレス情報に基づき、ｃｈ７のデータを読み出し、メインメモリ１００上にデータを格納する。

図２６は、ライン・エンド信号及びブロック・エンド信号に従って、データをメインメモリ１００に展開した状態を説明する図である。同図において、ＳＡはＤＭＡ転送のスタートアドレスを示し、このアドレスから主走査方向に点順次のＲＧＢデータを格納していく。ライン・エンド信号に基づき、ＤＭＡ転送のアドレスをオフセット情報（ＯＦＦ１Ａ）により切り替え、副走査方向に１画素（ライン）シフトしたアドレスから同様に主走査方向にデータを格納していく。そして、矩形領域（０，０）のブロック・エンド信号に基づき、次の矩形領域（１，０）に対するデータの格納に移行する。ＤＭＡ転送のアドレスはオフセット情報（ＯＦＦ２Ａ）により切り替えられる。この場合のＯＦＦ２Ａは、領域（０、０）に対して主走査方向に１画素シフトし、副走査方向１ライン目にジャンプしたアドレスとして切り替えられる。

以下、同様に領域（２、０）、・・・・（ｎ−１）、（ｎ、０）とデータを格納していき、ｎ個分のブロックの格納が完了すると、オフセット情報（ＯＦＦ３）によりＤＭＡ転送のアドレスを切り替える。この場合のＯＦＦ３は、領域（０，０）の最終ラインの画素に対して副走査方向に１画素（ライン）シフトし、主走査方向１画素目にジャンプしたアドレスとして切り替えられる。

以上説明したとおり、ライン・エンド信号及びブロック・エンド信号により、オフセット情報（ＯＦＦ１Ａ、ＯＦＦ２Ａ、ＯＦＦ３）を動的に切り替えることにより、画像処理されたデータをメインメモリ１００の所定の領域にＤＭＡ転送し、格納することができる。

さらに、上記の実施形態によれば、種々の画像読み取りデバイスに対応することが可能な画像処理装置を提供することが可能になる。すなわち、画像読み取りデバイスにより読み取った画像データを、その出力形式に応じてＤＭＡ転送を制御するチャンネルに振り分け、振り分けたデータに対してＤＭＡを制御するアドレス情報とオフセット情報を生成することにより、種々の画像読み取りデバイスに対応することが可能になる。

＜他の実施形態＞
上記の実施形態では、各種画像入出力機能を有する複合型の画像処理装置で、本発明を説明したが、本発明はこれに限るものではなく、単機能のスキャナ装置、プリンタ装置、あるいは他の装置に拡張接続するためのオプションカード等にも、適用可能である。また、本発明に関わる装置のユニット構成も限定するものではなく、例えば、ネットワークを介して接続された複数の装置により、達成されるように、本発明に関わる装置またはシステムを構成してもよい。

本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体を、システムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し、実行することによっても達成される。この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。

プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭなどを用いることができる。

また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行ない、その処理によって前述した実施形態の機能が実現される場合も含まれる。

更に、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行ない、その処理によって前述した実施形態の機能が実現される場合も含まれる。

本発明の実施形態にかかる画像処理装置２００の概略的な構成を示すブロック図である。 スキャナＩ／Ｆ部１０の概略的な構成を示すブロック図である。 ＣＣＤ１７による出力信号を例示する図である。 ＣＩＳ１８に対するＬＥＤ１９の点灯制御に関するタイミングチャートである。 図４のタイミングチャートに従った、Ｒ、Ｇ、Ｂに対応するＬＥＤの点灯と（（ａ）〜（ｄ））、出力（ｅ）の関係を示すタイミングチャートである。 ＣＩＳ１８の制御に関連し、同期信号（ＳＰ）の１周期以内にＲ、Ｇ、Ｂの各ＬＥＤ１９が順次点灯する場合のタイミングを示す図である。 ＣＩＳ１８が主走査方向に２チャンネル設けられた場合の出力を例示する図である。 ＡＦＥ１５の処理を説明するブロック図である。 画像読み取りデバイスにより読み取った画像データをメインメモリにＤＭＡ転送するためのＬＤＭＡＣ＿Ａと、メインメモリ及びスキャナ画像処理部との間でＤＭＡを制御するＬＤＭＡＣ＿Ｂの概略的な構成を示す図である。 ＬＤＭＡＣ＿Ａ１０５ａがメインメモリ１００に１チャンネル分のデータを書き込む処理を説明する図である。 ＬＤＭＡＣ＿Ａ１０５ａがメインメモリ１００に２チャンネル分のデータを書き込む処理を説明する図である。 ＬＤＭＡＣ＿Ａ１０５ａがメインメモリ１００に３チャンネル分のデータを書き込む処理を説明する図である。 メインメモリ１００を所定の矩形領域（ブロック）に分割した状態を示す図である。 メインメモリに必要となる容量を画像処理モード別に例示する図である。 コピーモード時におけるデータの格納処理の流れを説明する図である。 スキャナモード時におけるデータの格納処理の流れを説明する図である。 矩形領域の画像データをスキャナ画像処理部２０のブロックバッファＲＡＭに転送する際のデータの読み出しを説明する図である。 スキャナ画像処理部２０の概略的な構成を説明するブロック図である。 画像処理の対象領域とその処理を実行するためのフィルタ処理等をするための参照領域を概略的に示す図である。 画像処理モード別（カラーコピーモード、モノクロコピーモード、スキャナモード）ののり代を例示する図である。 各画像処理に要する矩形領域のサイズを模式的に示す図である。 １つの矩形データの処理が終了して、次の矩形データの画像データをＤＭＡ転送するためのＤＭＡ主走査方向の開始点を説明する図である。 コピーモード時におけるデータの読み出しと、画像処理の流れを説明する図である。 スキャナモード時におけるデータの読み出しと、画像処理の流れを説明する図である。 変倍処理された矩形データを変倍処理ブロック（ＬＩＰ）２７からメインメモリ１００に転送する処理を説明する図である。 変倍処理ブロック（ＬＩＰ）２７とＬＤＭＡＣ＿Ｂ（１０５ｂ）との接続を示す図である。 画像処理済みのデータをメインメモリ１００にＤＭＡ転送するために、変倍処理ブロック（ＬＩＰ）２７からＬＤＭＡＣ＿Ｂ（１０５ｂ）に送出されるデータ及び信号の関係を示すタイミングチャートである。 ライン・エンド信号及びブロック・エンド信号に従って、データをメインメモリ１００に展開した状態を説明する図である。 従来の画像処理装置における、スキャナ画像処理回路の構成を示すブロック図である。

Claims (7)

1. 画像データを入力する入力手段と、
   前記入力手段により入力された画像データを記憶する第１メモリと、
   前記第１メモリに記憶された画像データを、矩形領域ごとに分割して読み出すためのアドレス情報を生成するアドレス生成手段と、
   前記生成されたアドレス情報に基づいて、前記画像データを前記矩形領域単位で前記第１メモリから読出して第２メモリに転送する転送手段と、
   前記第２メモリに記憶された前記矩形領域単位の画像データに対する画像処理を、複数の画像処理モードにかかるいずれかの画像処理モードにて実行する画像処理手段と、
   前記画像処理手段が実行する画像処理モードを設定する設定手段とを有し、
   前記アドレス生成手段は、前記複数の画像処理モード毎に異なる前記矩形領域となるよう前記アドレス情報を生成することを特徴とする画像処理装置。
2. 前記転送手段は、前記画像処理手段により画像処理が実行された前記矩形領域単位の画像データを、前記第２メモリから前記１メモリに転送することを特徴とする請求項１に記載の画像処理装置。
3. 前記矩形領域は、有効領域と前記有効領域に隣接する隣接領域を含み、第１の矩形領域にかかる有効領域の一部は、前記第１の矩形領域に隣接する第２の矩形領域にかかる前記隣接領域の一部と重複することを特徴とする請求項１又は２に記載の画像処理装置。
4. 前記アドレス生成手段は、前記複数の画像処理モード毎に異なる前記隣接領域となるよう前記アドレス情報を生成することを特徴とする請求項３に記載の画像処理装置。
5. 前記転送手段は、前記画像処理手段により画像処理が実行された前記矩形領域単位の画像データにおける有効領域部分を、前記第２メモリから前記第１メモリに転送することを特徴とする請求項３又は４に記載の画像処理装置。
6. 前記画像処理手段は、前記第２メモリに記憶された前記矩形領域単位の画像データに画像処理を実行する複数の画像処理部を有することを特徴とする請求項１乃至５のいずれかに記載の画像処理装置。
7. 画像データを入力する入力工程と、
   前記入力工程により入力された画像データを第１メモリに記憶する記憶工程と、
   前記第１メモリに記憶された画像データを、矩形領域ごとに分割して読み出すためのアドレス情報を生成するアドレス生成工程と、
   前記生成されたアドレス情報に基づいて、前記画像データを前記矩形領域単位で前記第１メモリから読み出して第２メモリに転送する第１転送工程と、
   前記第２メモリに記憶された前期矩形領域単位の画像データに対する画像処理を、複数の画像処理モードにかかるいずれかの画像処理モードにて実行する画像処理工程と、
   前記画像処理工程にて実行する画像処理モードを設定する設定工程とを有し、
   前記アドレス生成工程は、前記複数の画像処理モード毎に異なる前記矩形領域となるよう前記アドレス情報を生成することを特徴とする画像処理方法。

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