JP2014035619A - 画像処理装置 - Google Patents
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Abstract
【解決手段】画像処理装置1は、複数の画像処理モジュール部2a,2b,2cと、モジュールアービタ部3と、DMAC(Direct Memory Access controller)部4とを含む。画像処理モジュール部2a,2b,2cは、所定の画像処理を実行するモジュールコア5a,5b,5cをそれぞれ含む。モジュールアービタ部3には、複数の画像処理モジュール部2a,2b,2cが接続されている。モジュールアービタ部3は、複数の画像処理モジュール部によるバス10を介したメモリアクセスを調停する。DMAC部4は、モジュールアービタ部3とバス10との間に接続されており、モジュールアービタ部3による調停結果に係るメモリアクセスを実行する。
【選択図】図1
Description
図1に、実施の形態に係る画像処理装置1のブロック図を例示する。図1の例によれば、画像処理装置1は、複数の画像処理モジュール部2と、モジュールアービタ部3と、DMAC(Direct Memory Access Controller)部4と、バス10と、メモリ11と、CPU12とを含んでいる。なお、ここでは3つの画像処理モジュール部2を例示するが、この例に限定されるものではない。また、3つの処理モジュール部2を区別する場合、符号2a,2b,2cを用いることにする。かかる表記法は他の要素についても用いる場合がある。
画像処理装置1をより具体的に例示する前に、画像等を説明する。図2には四角形の画像Gを例示しており、説明を分かりやすくするために当該四角形の直交する2辺を水平方向(換言すれば横方向)Hおよび垂直方向(換言すれば縦方向)Vにそれぞれ対応させている。画像Gは図2の例とは違えて縦長であってもよい。なお、画像Gの水平方向HがDRAM11のROWライン方向に対応するものとする。
ここで、モジュールコア5の入力ブロックがマクロブロックMBである場合、すなわち入力ブロックが複数の画素ラインPLに対して設定されることにより複数のデータ列(それぞれが画素ラインPLに対応する)を含む場合を、複数ラインモードと称することにする。
図5に、読み出しI/F回路6Rのブロック図を例示する。図5の例によれば、読み出しI/F回路6Rは、コア側入出力部100と、読み出しバッファ110と、読み出し管理部130と、コア入力管理部150とを含んでいる。
コア側入出力部100は、読み出しI/F回路6Rの動作クロックが読み出しアービタ3Rのそれと同期している一方、モジュールコア5の動作クロックとは非同期であるとの例に応じて、設けられている。このため、読み出しI/F回路6Rの動作クロックがモジュールコア5のそれと同期している場合には、コア側入出力部100は省略可能である。図3の例によれば、コア側入出力部100は、入力用の非同期FIFO(First In First Out)部101と、出力用の非同期FIFO部102とを含んでいる。
読み出しバッファ110は、DRAM11から読み出したデータを一時的に格納するのに利用される。図6の例では、読み出しバッファ110は8個の読み出しラインFIFO部111を有している。8個の読み出しラインFIFO部111は、マクロブロックMB(すなわち入力ブロック)が設定された8本の画素ラインPLにそれぞれ割り当てられている。具体的には、i=0〜7として、マクロブロックMB内で上から数えて第i番目の画素ラインPLのデータは、第i番目の読み出しラインFIFO部111に格納される。
読み出し管理部130は、DRAM11メモリから読み出しバッファ110へのデータ転送を管理する。図5の例によれば、読み出し管理部130は、アドレス変換部131と、同期FIFO部132,133と、終了判定部134とを含んでいる。
コア入力管理部150は、読み出しバッファ110内の格納データを入力ブロック単位(ここではマクロブロック単位)で、モジュールコア5へ供給する。図5の例によれば、コア入力管理部150は、アドレス計算部151と、フォーマット変換部152とを含んでいる。
読み出しI/F回路6Rによれば、複数回分の入力ブロックを事前に読み出しバッファ110に読み出しておき、それらの入力ブロックを順次、モジュールコア5へ供給する。しかも、入力ブロックの読み出しにバースト転送が利用されるように、DRAM11の読み出し対象領域を決定する。したがって、モジュールコア5で必要となる度に入力ブロックを読み出す構成に比べて、各画像処理モジュール部2による読み出し要求の頻度を抑制可能である。それにより、バス帯域を効率良く利用できる。
図8に、読み出しI/F回路6RがDRAM11からデータを読み出す様子を模式的に示す。図8および図9に例示するように、読み出しI/F回路6Rは、マクロブロックMBの群であるブロックラインBLを対象にして、読み出しを行う。
図14に、書き込みI/F回路6Wのブロック図を例示する。図14の例によれば、書き込みI/F回路6Wは、コア側入出力部200と、書き込みバッファ210と、書き込み管理部230と、コア出力管理部250とを含んでいる。
コア側入出力部200は、読み出しI/F回路6Rのコア側入出力部100(図5参照)と同様の目的で設けられている。図14の例によれば、コア側入出力部200は、入力用に非同期FIFO部201,202および非同期パルス部203を含んでいる。
書き込みバッファ210は、モジュールコア5から出力されるコア出力データ(換言すれば出力ブロック)を一時的に格納するのに利用される。ここでは書き込みバッファ210が、読み出しI/F回路6Rの読み出しバッファ110と同様に、8個の書き込みラインFIFO部が2つのSRAMで構成されている場合を例示する。この場合、読み出しバッファ110と同様に、8個の書き込みラインFIFO部は、出力ブロックに含まれる8本の画素ラインPLにそれぞれ割り当てられている。
コア出力管理部250は、コア出力データの書き込みバッファ210への入力を管理する。図14の例によれば、コア出力管理部250は、アドレス計算部251と、フォーマット変換部252とを含んでいる。
書き込み管理部230は、書き込みバッファ210内の格納データのDRAM11への転送を管理する。図14の例によれば、書き込み管理部230は、アドレス変換部231と、同期FIFO部232,233と、終了判定部234とを含んでいる。
書き込みI/F回路6Wによれば、複数個の出力ブロックを書き込みバッファ210に蓄積しておき、且つ、それらを纏めてDRAM11へバースト転送させる。したがって、モジュールコア5から出力ブロックが出力される度にその出力ブロックをDRAM11へ転送する構成に比べて、各画像処理モジュール部2による書き込み要求の頻度を抑制可能である。それにより、バス帯域を効率良く利用できる。
書き込みI/F回路6Wでは、書き込みラインFIFO部ごとに未書き込みデータ(DRAM11への書き込みが済んでいないデータ)の蓄積量が所定閾値を超えたか否かを監視し、未書き込みデータの蓄積量が所定閾値を超えた時点で、その未書き込みデータを書き込み対象データに選定して書き込み要求を発行する。
さて、上記では、各ラインFIFO部111において、格納領域112の個数が、1回のバースト転送で設定可能なデータ転送の最大回数(AXIでは16回)の2倍である場合を例示した。しかし、この例に限定されるものではない。
上記では、マクロブロックMBが8本の画素ラインPLに対して設定され、読み出しバッファ110が8個のラインFIFO部111で構成され、バースト長が16回である場合を例示した。これに対し、例えばマクロブロックMBが16本の画素ラインPLに対応する場合、各ラインFIFO部111を2分割して利用することにより、16個のラインFIFO部111を用意することが可能である。但し、この場合、バースト長は最大8回に制限される。このような手法によれば、読み出しバッファ110の容量を増加させることなく、各種サイズのマクロブロックMBに柔軟に対応することができる。
上記では1つの画像データを処理対象とする場合を例示した。これに対し、複数の画像データを切り替えながら並列的に処理することも可能である。例えば、Y、U、Vの成分ごとの画像データを切り替えながら、画像上で同じ位置に設定された共通のマクロブロックMBを並列的に処理する例が挙げられる。
本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本発明がそれに限定されるものではない。例示されていない無数の変形例が、本発明の範囲から外れることなく想定され得るものと解される。
2,2a〜2c 画像処理モジュール部
3 モジュールアービタ部
3R 読み出しアービタ
3W 書き込みアービタ
4 DMAC部
4R 読み出しDMAC
4W 書き込みDMAC
5,5a〜5c モジュールコア
6R,6Ra〜6Rc 読み出しI/F回路(画像処理インターフェース回路)
6W,6Wa〜6Wb 書き込みI/F回路(画像処理インターフェース回路)
10 バス
11 メモリ(画像供給元メモリ、画像格納先メモリ)
110 読み出しバッファ
130 読み出し管理部
150 コア入力管理部
210 書き込みバッファ
230 書き込み管理部
250 コア出力管理部
PX 画素
PL 画素ライン
MB マクロブロック
BL ブロックライン
Claims (13)
- それぞれが所定の画像処理を実行するモジュールコアを含んだ複数の画像処理モジュール部と、
前記複数の画像処理モジュール部が接続されており前記複数の画像処理モジュール部によるバスを介したメモリアクセスを調停するモジュールアービタ部と、
前記モジュールアービタ部と前記バスとの間に接続されており前記モジュールアービタ部による調停結果に係る前記メモリアクセスを実行するDMAC(Direct Memory Access controller)部と
を備える、画像処理装置。 - 請求項1に記載の画像処理装置であって、
前記メモリアクセスは、前記モジュールコアで処理する入力画像データを、前記バスに接続された画像供給元メモリから読み出すための読み出し要求を含み、
前記モジュールアービタ部は、前記複数の画像処理モジュールが発行する前記読み出し要求を調停する読み出しアービタを含み、
前記DMAC部は、前記調停結果に従って前記入力画像データをバースト転送を利用して転送する読み出しDMACを含み、
前記モジュールコアは、前記入力画像データを所定サイズの入力ブロック単位で受け付け、
前記複数の画像処理モジュールのそれぞれは、
前記画像供給元メモリから読み出したデータを格納するための読み出しバッファと、前記画像供給元メモリから前記読み出しバッファへのデータ転送を管理する読み出し管理部と、前記読み出しバッファ内の格納データを前記入力ブロック単位で前記モジュールコアへ供給するコア入力管理部とを有する、読み出しインターフェース回路
を更に含み、
前記読み出し管理部は、前記読み出しバッファに複数の入力ブロックが格納されるように前記入力画像データの読み出しを管理すると共に、前記入力画像データがバースト転送されるように前記画像供給元メモリ上の読み出し対象領域を所定の読み出し条件に従って決定する、
画像処理装置。 - 請求項2に記載の画像処理装置であって、
前記入力画像データは、それぞれが画素ラインまたは画素ライン群に対応する複数の入力画像データ列を含み、
前記入力ブロックは、前記複数の入力画像データ列のうちのN個(Nは2以上の整数)の入力画像データ列を対象にして設定され、
前記読み出しバッファは、前記入力ブロックが設定された前記N個の入力画像データ列がそれぞれ入力されるN個の読み出しラインFIFO部を含み、
前記所定の読み出し条件は、
前記N個の入力画像データ列を循環的に選択する旨の循環選択条件と、
入力画像データ列の先頭の側から順に前記読み出し対象領域を設定する旨の列内順序条件と、
各入力画像データ列に対する前記読み出し対象領域の設定は、選択される度に1回とする旨の回数条件と
を含む、画像処理装置。 - 請求項2に記載の画像処理装置であって、
前記入力画像データは、それぞれが画素ラインまたは画素ライン群に対応する複数の入力画像データ列を含み、
前記入力ブロックは、前記複数の入力画像データ列のうちの1個の入力画像データ列を対象にして設定され、
前記読み出しバッファは、前記入力ブロックが設定された前記1個の入力画像データ列が入力される1個の読み出しラインFIFO部を含み、
前記所定の読み出し条件は、
入力画像データ列の先頭の側から順に前記読み出し対象領域を設定する旨の列内順序条件
を含む、画像処理装置。 - 請求項2ないし請求項4のうちのいずれか1項に記載の画像処理装置であって、
前記所定の読み出し条件は、前記読み出し対象領域の終了アドレスを前記画像供給元メモリのアドレスアライメント境界に合わせる旨の読み出しアライメント条件を含む、画像処理装置。 - 請求項5に記載の画像処理装置であって、
前記所定の読み出し条件は、前記読み出し対象領域が前記入力画像データ列の始端を含む場合、前記読み出し対象領域のデータ量が前記バスのバス幅の倍数になるように前記読み出し対象領域の開始アドレスを設定する旨の読み出しサイズ条件を含む、画像処理装置。 - 請求項6に記載の画像処理装置であって、
前記所定の読み出し条件は、
前記入力画像データ列中の未読み出し部分が1回のバースト転送で設定可能な最大転送量を超過している場合、且つ、その超過量が前記読み出しサイズ条件の下で設定された前記開始アドレスと前記入力画像データ列の先頭アドレスとの差分よりも大きい場合、前記読み出し対象領域の終了アドレスを前記バースト転送の前記最大転送量に合わせて設定する旨の第1の終了アドレス条件と、
前記超過量が前記差分以下である場合、前記読み出し対象領域の前記終了アドレスを前記入力画像データ列の終端アドレスに設定する旨の第2の終了アドレス条件と
を含む、画像処理装置。 - 請求項2ないし請求項7のうちのいずれか1項に記載の画像処理装置であって、
前記所定の読み出し条件は、前記入力画像データ列中の未読み出し部分が前記バースト転送の前記最大転送量以下である場合、前記読み出し対象領域の終了アドレスを前記入力画像データ列の終端アドレスに設定する旨の第3の終了アドレス条件を含む、画像処理装置。 - 請求項2ないし請求項8のうちのいずれか1項に記載の画像処理装置であって、
前記読み出しバッファは、前記バースト転送の前記最大転送量の1倍よりも大きく且つ2倍よりも小さい容量を有した読み出しラインFIFO部を少なくとも1つ含み、
前記読み出し管理部は、前記読み出しラインFIFO部内において前記モジュールコアに対する供給済みデータが前記最大転送量以上になった場合、前記供給済みデータに替えて前記画像供給元メモリから読み出した新しいデータを前記読み出しラインFIFO部に格納する、
画像処理装置。 - 請求項1ないし請求項9のうちのいずれか1項に記載の画像処理装置であって、
前記メモリアクセスは、前記モジュールコアから出力されるコア出力データを、前記バスに接続された画像格納先メモリへ書き込むための書き込み要求を含み、
前記モジュールアービタ部は、前記複数の画像処理モジュールが発行する前記書き込み要求を調停する書き込みアービタを含み、
前記DMAC部は、前記調停結果に従って前記コア出力データをバースト転送を利用して転送する書き込みDMACを含み、
前記複数の画像処理モジュールのそれぞれは、
前記コア出力データを格納するための書き込みバッファと、前記コア出力データの前記書き込みバッファへの入力を管理するコア出力管理部と、前記書き込みバッファ内の格納データの前記画像格納先メモリへの転送を管理する書き込み管理部とを有する、書き込みインターフェース回路
を更に含み、
前記書き込みバッファは、1回のバースト転送で設定可能な最大転送量よりも大きい容量を有した書き込みラインFIFO(First In First Out)部を少なくとも1つ含み、
前記書き込み管理部は、前記書き込みラインFIFO部ごとに、前記書き込みラインFIFO部内のデータのうちで前記バースト転送の対象にする書き込み対象データと、前記画像格納先メモリ上の書き込み先領域とを、所定の書き込み条件に従って決定する、
画像処理装置。 - 請求項10に記載の画像処理装置であって、
前記所定の書き込み条件は、
前記書き込み対象データを前記バースト転送の前記最大転送量に設定する旨の書き込みサイズ条件と、
前記書き込み先領域を前記画像格納先メモリのアドレスアライメント境界に合わせる旨の書き込みアライメント条件と
のうちの少なくとも一方を含む、画像処理装置。 - 請求項10または請求項11に記載の画像処理装置であって、
前記所定の書き込み条件は、前記モジュールコアから出力される出力画像の画素ラインまたは画素ライン群の終端に対応する前記コア出力データまでの範囲で以て前記書き込み対象データを区切ると共に、その区切られた範囲に対応して前記書き込み先領域を設定する旨のライン終端条件を含む、画像処理装置。 - 請求項10ないし請求項12のうちのいずれか1項に記載の画像処理装置であって、
前記書き込みラインFIFO部は、前記バースト転送の前記最大転送量の1倍よりも大きく且つ2倍よりも小さい容量を有し、
前記書き込み管理部は、前記書き込みラインFIFO部内において前記画像格納先メモリに対する転送済みデータが前記最大転送量以上になった場合、前記転送済みデータに替えて新しいコア出力データを前記書き込みラインFIFO部に格納する、
画像処理装置。
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