JP2006080330A - 半導体装置の製造方法及び半導体製造装置。 - Google Patents

半導体装置の製造方法及び半導体製造装置。 Download PDF

Info

Publication number
JP2006080330A
JP2006080330A JP2004263372A JP2004263372A JP2006080330A JP 2006080330 A JP2006080330 A JP 2006080330A JP 2004263372 A JP2004263372 A JP 2004263372A JP 2004263372 A JP2004263372 A JP 2004263372A JP 2006080330 A JP2006080330 A JP 2006080330A
Authority
JP
Japan
Prior art keywords
heat treatment
semiconductor substrate
temperature
time
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004263372A
Other languages
English (en)
Other versions
JP4329655B2 (ja
Inventor
Shinji Terao
真二 寺尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2004263372A priority Critical patent/JP4329655B2/ja
Priority to US11/207,064 priority patent/US7332448B2/en
Publication of JP2006080330A publication Critical patent/JP2006080330A/ja
Priority to US11/928,049 priority patent/US20080064190A1/en
Application granted granted Critical
Publication of JP4329655B2 publication Critical patent/JP4329655B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005Apparatus not specifically provided for elsewhere
    • H01L21/67242Apparatus for monitoring, sorting or marking
    • H01L21/67253Process monitoring, e.g. flow or thickness monitoring

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

【課題】 製造時に半導体装置に加わる熱履歴のばらつきを小さくする。
【解決手段】この半導体製造方法は、半導体基板を、常圧かつ酸化雰囲気中で熱処理する工程(S10)と、半導体基板を、常圧かつ不活性雰囲気中で熱処理する工程(S14)と、を具備する。酸化雰囲気中での熱処理において、熱処理時間または熱処理温度は、少なくとも大気圧の変動に基づいて変更する。不活性雰囲気中での熱処理時間を、酸化雰囲気中での熱処理時間または熱処理温度に基づいて定める。不活性雰囲気中で熱処理する工程において、熱処理温度を、酸化雰囲気中での熱処理温度と略同一にするのが好ましい。また、酸化雰囲気中での熱処理において、熱処理時間を、少なくとも大気圧の変動に基づいて変更し、不活性雰囲気中で熱処理する工程において熱処理時間を、不活性雰囲気中での熱処理時間と酸化雰囲気中での熱処理時間の和が略一定になるように設定してもよい。
【選択図】 図2

Description

本発明は、半導体装置の製造方法及び半導体製造装置に関する。特に本発明は、製造中に半導体装置に加わる熱履歴のばらつきを小さくすることができる半導体装置の製造方法及び半導体製造装置に関する。
図10は、従来の半導体装置の製造方法を説明するためのフローチャートである。本フローチャートは、常圧の熱酸化炉を用いてシリコン基板を熱酸化することにより、トランジスタのゲート酸化膜を形成する工程を示している。ゲート酸化膜の厚さは、トランジスタの性能に大きく影響する。このため、ゲート酸化膜の厚さのばらつきを小さくする必要がある。
一方、大気圧は時々刻々変化しているため、熱酸化炉内部の酸素分圧も時々刻々変化する。このため、ゲート酸化膜の厚さを一定に保つためには、大気圧の変動に合わせて熱処理時間、熱処理温度等を調整する必要がある。以下、大気圧の変動に合わせて熱酸化時間を調整している例について説明する。
まず、熱酸化炉にシリコン基板を搬入する(S102)。次いで、熱酸化炉を昇温する(S104)。また、大気圧を測定し(S106)、その測定結果に合わせて酸化時間を決定する(S108)。具体的には、大気圧が低くなるにつれて酸化時間を長くする。
熱酸化炉の温度が規定の温度(例えば900℃)になったら、その温度を、決定した酸化時間ほど維持することにより、シリコン基板の表面を熱酸化する(S110)。決定した時間が経過したら、熱酸化炉の温度を下げ(S112)、熱酸化後のシリコン基板を搬出する(S114)。このような技術は、例えば特許文献1に開示されている。
特開平7−74166号公報(第11段落)
大気圧の変動に基づいて熱酸化時間または熱処理温度を変化させる場合、半導体基板の熱履歴がロット毎に異なる。このため、半導体装置の特性がロットごとに異なる可能性がある。特に熱酸化前に半導体基板に不純物が導入されている場合、不純物の拡散プロファイルがロット毎に異なってくるため、半導体装置の電気的特性がロット毎に異なる可能性がでてくる。
また、CVD処理において、圧力は堆積速度を定める重要なパラメータである。CVDを常圧で行う場合、膜厚を一定にするために、大気圧を測定し、この測定結果に基づいてCVD処理時間または処理温度を調節することがある。この場合、常圧のCVD処理においても、半導体基板の熱履歴がロット毎に異なり、半導体装置の特性がロットごとに異なってくる可能性がある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、製造時に半導体装置に加わる熱履歴のばらつきを小さくすることができる半導体装置の製造方法及び半導体製造装置を提供することにある。
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板を、常圧かつ酸化雰囲気中で熱処理する工程と、
前記半導体基板を、常圧かつ不活性雰囲気中で熱処理する工程と、
を具備し、
前記酸化雰囲気中での熱処理において、熱処理時間または熱処理温度を、大気圧の変動に基づいて変更し、
前記不活性雰囲気中での熱処理時間を、前記酸化雰囲気中での熱処理時間または熱処理温度に基づいて定める。
この半導体装置の製造方法によれば、不活性雰囲気中での熱処理時間を、酸化雰囲気中での熱処理時間または熱処理温度に基づいて定めている。このため、酸化雰囲気中での熱処理の時間または熱処理温度が変動しても、半導体基板の熱履歴のばらつきを小さくすることができる。
不活性雰囲気中で熱処理する工程において、半導体基板の熱処理時間を、前記半導体基板の熱履歴が略一定になるように変更、制御するのが好ましい。
また、不活性雰囲気中で熱処理する工程において、熱処理温度を、酸化雰囲気中での熱処理温度と略同一にするのが好ましい。このようにすると、酸化雰囲気中での熱処理の時間または熱処理温度が変動しても、半導体基板の熱履歴が変動することを、容易に抑制することができる。
酸化雰囲気中での熱処理において、熱処理時間を、大気圧の変動に基づいて変更し、不活性雰囲気中で熱処理する工程において熱処理時間を、不活性雰囲気中での熱処理時間と酸化雰囲気中での熱処理時間の和が略一定になるように設定してもよい。このようにすると、酸化雰囲気中での熱処理の時間が変動しても、半導体基板の熱履歴が変動することを、容易に抑制することができる。
本発明に係る半導体装置の製造方法は、
半導体基板を、常圧かつ酸化雰囲気中で熱処理する工程と、
酸化処理後の前記半導体基板を降温する工程と、
を具備し、
前記酸化雰囲気中での熱処理において、熱処理時間または熱処理温度を、大気圧の変動に基づいて変更し、
前記半導体基板を降温する工程において、前記熱処理の時間または熱処理温度に基づいて前記半導体基板の酸化処理後の降温レートを設定する。
この半導体装置の製造方法によれば、酸化処理後の降温レートを、前記酸化雰囲気中での熱処理時間または熱処理温度に基づいて定めている。このため、酸化雰囲気中での熱処理の時間または熱処理温度が変動しても、半導体基板の熱履歴が変動することを抑制することができる。
酸化雰囲気中で熱処理する工程の前に、半導体基板に不純物を注入する工程を有し、半導体基板を降温する工程において、半導体基板の降温レートを、酸化雰囲気中での熱処理時間に加えて、不純物の拡散係数、半導体基板の熱処理温度及び半導体基板中の不純物濃度に基づいて設定してもよい。
酸化雰囲気中で熱処理する工程は、例えば半導体基板にゲート酸化膜を形成する工程である。
酸化雰囲気中で熱処理する工程の前に、半導体基板に不純物を注入する工程を有していてもよい。この場合、半導体基板の熱履歴が変動しにくくなるため、不純物のプロファイルはばらつきにくくなる。従って、製造される半導体装置の電気的特性はばらつきにくくなる。
半導体基板に不純物を注入する工程は、例えば、半導体基板にウェルを形成する工程である。
本発明に係る半導体装置の製造方法は、半導体基板を、常圧かつ加熱した状態でCVD処理する工程と、
前記半導体基板を、常圧かつ不活性雰囲気中で熱処理する工程と、
を具備し、
前記不活性雰囲気中での熱処理時間は、前記CVD処理の時間に基づいて定められる。
本発明に係る他の半導体装置の製造方法は、半導体基板を、常圧かつ加熱した状態でCVD処理する工程と、
前記CVD処理の時間に基づいて、前記半導体基板のCVD処理後の降温レートを設定し、該設定したレートに従って前記半導体基板を降温する工程と、
を具備する。
本発明に係る半導体製造装置は、常圧で半導体基板を収容する反応室と、
前記反応室に反応性ガスを供給する反応性ガス供給部と、
前記反応室に不活性ガスを供給する不活性ガス供給部と、
前記反応室内の半導体基板を加熱する加熱部と、
前記加熱部、前記反応性ガス供給部及び前記不活性ガス供給部を制御する制御部と、
を具備し、
前記制御部は、
前記反応性ガス供給部に、反応性ガスを前記反応室に供給させた状態で、前記加熱部を動作させることにより、前記半導体基板を酸化処理する機能と、
前記酸化処理の後、前記反応性ガス供給部に反応性ガスの供給を終了させ、かつ、前記加熱部を動作させた状態で、前記不活性ガス供給部に、不活性ガスを前記反応室に供給させることで、処理時間を調整するための熱処理を行う機能と、
前記酸化処理の時間または温度を、大気圧の変動に基づいて変更する機能と、
前記調整のための熱処理の時間を、前記酸化処理の時間または温度に基づいて定める機能と、
を具備する。
本発明に係る他の半導体製造装置は、常圧で半導体基板を収容する反応室と、
前記反応室に反応性ガスを供給する反応性ガス供給部と、
前記反応室に不活性ガスを供給する不活性ガス供給部と、
前記反応室内の半導体基板を加熱する加熱部と、
前記加熱部、前記反応性ガス供給部及び前記不活性ガス供給部を制御する制御部と、
を具備し、
前記制御部は、
前記反応性ガス供給部に、反応性ガスを前記反応室に供給させた状態で、前記加熱部を動作させることにより、前記半導体基板を酸化処理する機能と、
前記酸化処理の時間または温度を、大気圧の変動に基づいて変更する機能と、
前記酸化処理の時間または温度に基づいて、酸化処理後の前記半導体基板の降温レートを設定する機能と、
を具備する。
これらの半導体製造装置は、例えば半導体基板を熱酸化する熱酸化装置であってもよいし、CVD装置であってもよい。前者の場合、反応性ガス供給部は酸素または水蒸気を反応室に供給する。
発明を実施するための形態
以下、図面を参照して本発明の実施形態について説明する。図1は、本発明の第1の実施形態に係る半導体製造装置の構成を示す概略図である。この半導体製造装置は、シリコンウェハ1を熱酸化する常圧式の熱酸化炉であり、反応室3の内部には、ウェハーボート2が配置されている。ウェハーボート2は、複数のシリコンウェハ1を保持しており、また、反応室3の下方から出し入れ可能である。
反応室3の外部には、ヒーター7が設けられている。ヒーター7は、反応室3の内部のシリコンウェハ1を加熱し、またシリコンウェハ1の温度を一定に保つ。ヒーター7の動作は、制御部9によって制御されている。
反応室3には、ガス供給管4及びガス排出管5が接続されている。ガス供給管4の上流は、ガス供給管4a,4bに分岐している。ガス供給管4aは、酸化種(例えば、酸素または水蒸気、あるいはこれら双方)を供給し、ガス供給管4bは、不活性ガスの一例である窒素またはArを供給する。ガス供給管4a,4bそれぞれには、ガス流量を制御する流量制御機構6a,6bが設けられているが、流量制御機構6a,6bは制御部9によって制御されている。
熱酸化速度には、処理温度のほかに、反応室3の内部における酸化種の分圧も影響する。反応室3の密閉性は高くないため、反応室3の内部の圧力は常圧すなわち排気も加圧もほとんどしていない状態になる。このため、反応室2の内部における酸化種の分圧は大気圧によって変動し、その結果、熱酸化速度は大気圧によって変動する。
これに対し、本半導体製造装置には気圧センサ10が設けられている。気圧センサ10は、例えば、反応室3の外部に設けられており、測定した大気圧を制御部9に出力する。制御部9は、入力された大気圧に基づいて熱酸化処理の時間を変更することにより、熱酸化膜の厚さを一定に保つ。なお、熱酸化処理の時間の決定には、大気圧のほかに、形成される熱酸化膜の厚さ、及びデータベース9aに格納されたデータが用いられる。このデータは、例えば大気圧と酸化速度とを対応させた表形式のデータ、または大気圧と酸化速度の関係を示す数式である。なお、データベース9aには、他のデータも必要に応じて格納されている。
このように、本半導体製造装置では、大気圧が変動するとシリコンウェハ1の熱酸化処理の時間すなわち熱履歴も変動する。しかし、シリコンウェハ1の熱履歴は、シリコンウェハ1に形成される半導体装置(例えばトランジスタ、キャパシタまたは抵抗素子)の特性に影響を与えるため、一定であるのが好ましい。そこで本半導体製造装置は、この熱履歴の変動を吸収するために、以下のように動作する。
図2は、半導体製造装置の第1の動作例を示すフローチャートである。第1の動作において、シリコンウェハ1には、熱履歴を調整するための熱処理が、熱酸化処理が行われた後に行われる。
反応室3の内部は、ヒーター7により、予め待機温度(例えば800℃)に制御されている。まず、複数のシリコンウェハ1を保持したウェハーボート2が反応室3の内部に搬入される(S2)。このとき、酸化種とともに、窒素またはArが供給されているが、他の不活性ガスが、図示しない配管を通して反応室3の内部に供給されていてもよい。このシリコンウェハ1には、表層の一部に、予め不純物が導入されている。
その後、反応室3の内部の温度がシリコンウェハ1を熱酸化処理の温度(例えば900℃)まで昇温される(S4)。
S4の動作の後、またはこれらの動作に並行して、若しくは熱酸化処理中に、以下の処理が行われる。まず、気圧センサ10によって大気圧が測定され(S6)、その後、大気圧をデータベース9aのデータに当てはめることにより、酸化速度が算出される。次いで、算出された酸化速度に基づいて熱酸化処理の時間が算出され、その後、調整のための熱処理の時間が算出される(S8)。調整のための熱処理の時間は、熱酸化処理の時間との和が常に一定になるように設定される。具体的には、予めトータルの熱処理時間を定めておき、このトータルの熱処理時間から熱酸化処理の時間を引くことにより、調整のための熱処理時間が算出される。
そしてシリコンウェハ1は、算出した時間にて熱酸化処理される(S10)。その後、不活性ガス(例えば窒素またはAr)のみが反応室3に供給され、反応室3の内部の酸素等がガス排出管5から排出される(S12)。このとき、一時的にガス流量を増大させ、反応室3の内部の酸素等が速やかにガス排出管5から排出されるようにしてもよい。
これにより、反応室3の内部には不活性ガスが充填される。この状態で、反応室3の内部の温度は熱処理時と同じ温度に維持される。このようにして、シリコンウェハ1には、熱履歴を調整するための熱処理が行われる(S14)。
S8で決定した時間にて調整のための熱処理が行われると、ヒーター7の出力が弱められ、反応室3の内部が、待機温度まで降温する(S16)。その後、ウェハーボート2及びシリコンウェハ1が反応室3から搬出される(S18)。
図3(A)は、大気圧が平均的な値(例えば1013hPa)であるときの、シリコンウェハ1の熱履歴を示すチャートである。図3(A)においては、シリコンウェハ1には、15分ほど熱酸化が行われた後、10分ほど熱履歴を調整するための熱処理が行われている。
図3(B)は、大気圧が平均的な値より高い場合(例えば1030hPa)における、シリコンウェハ1の熱履歴を示すチャートである。大気圧が平均的な値より高い場合、シリコンウェハ1の酸化速度が速くなるため、熱酸化処理の時間は図3(A)の場合と比べて短くなる(例えば10分)。しかし、その後に行われる熱処理が、熱酸化時間が短くなった分(例えば5分)、長くなっている(例えば15分)。このため、トータルの熱処理時間は、図3(A)に示した場合と同一(例えば25分)である。
図3(C)は、大気圧が平均的な値より低い場合(例えば990hPa)における、シリコンウェハ1の熱履歴を示すチャートである。大気圧が平均的な値より低い場合、シリコンウェハ1の酸化速度が遅くなるため、熱酸化処理の時間は図3(A)の場合と比べて長くなる(例えば20分)。しかし、その後に行われる熱処理が、熱酸化時間が長くなった分(例えば5分)、短くなっている(例えば5分)。このため、トータルの熱処理時間は、図3(A)に示した場合と同一(例えば25分)である。
このように、第1の動作例では、シリコンウェハ1には、熱酸化処理が行われた後、熱履歴を調整するための熱処理が行われる。熱履歴調整のための熱処理において、シリコンウェハ1の温度は、熱酸化処理時と同じになるように制御され、また、熱処理の時間は、熱酸化処理の時間との和が常に一定になるように制御される。このため、シリコンウェハ1の熱履歴は、大気圧が変動して熱酸化処理の時間が変動しても、一定になる。従って、シリコンウェハ1内の不純物の拡散プロファイルがロット毎にばらつくことを、抑制することができる。
図4は、半導体製造装置の第2の動作例を示すフローチャートである。第2の動作では、熱酸化処理の時間が変動すると、熱酸化処理が行われた後のシリコンウェハ1の降温レートが変化するようになっている。
反応室3の内部は、予め待機温度(例えば800℃)に制御されている。まず、複数のシリコンウェハ1を保持したウェハーボート2が反応室3の内部に搬入される(S32)。このシリコンウェハ1には、表層の一部に、予め不純物が導入されている。
その後、反応室3の内部は熱酸化処理の温度(例えば900℃)まで昇温される(S34)。
また、S34の後、またはこれらと並行して、または熱酸化処理中に、以下の処理が行われる。まず、気圧センサ10によって大気圧が測定される(S36)。次いで、第1の動作例と同様の処理が行われ、熱酸化処理の時間が算出される。その後、熱酸化処理が行われた後の降温レートが設定される(S38)。降温レートは、シリコンウェハ1の熱履歴が同一になるように、熱酸化処理の時間、熱酸化処理の温度、シリコンウェハ1に導入された不純物の拡散係数及び濃度に基づいて設定される。この設定には、データベース9aに格納されたデータが用いられる。ここで用いられるデータは、熱酸化時間、熱酸化処理温度、不純物の種類及び不純物濃度と、降温レートとを表形式に対応させてものであってもよいし、熱酸化時間、熱酸化処理温度、不純物の種類及び不純物濃度から降温レートを算出するための数式であってもよい。
そして、シリコンウェハ1には、決定した時間ほど熱酸化処理が行われる(S40)。その後、ヒーター7の出力が低下し、反応室3の内部は待機温度まで降温する(S42)。このときヒーター7の出力は、降温レートが、S38で設定したレートになるように制御される。その後、ウェハーボート2を反応室3から取り出すことにより、シリコンウェハ1を搬出する(S44)。
図5(A)は、大気圧が平均的な値(例えば1013hPa)であるときの、シリコンウェハ1の熱履歴を示すチャートである。図5(A)の例では、シリコンウェハ1には、15分ほど熱酸化が行われている。その後、反応室3の内部は、標準的なレートで降温している。
図5(B)は、大気圧が平均的な値より高い場合(例えば1030hPa)における、シリコンウェハ1の熱履歴を示すチャートである。大気圧が平均的な値より高い場合、シリコンウェハ1の酸化速度が速くなるため、熱酸化処理の時間は図5(A)の場合と比べて短くなる(例えば10分)。しかし、その後の降温レートが、図5(A)の場合と比べて緩やかになっており、待機温度まで降温するまでの時間が長くなっている。このため、降温レートを調整することにより、シリコンウェハ1の熱履歴を図5(A)の場合と同一にすることができる。
図5(C)は、大気圧が平均的な値より低い場合(例えば990hPa)における、シリコンウェハ1の熱履歴を示すチャートである。大気圧が平均的な値より低い場合、シリコンウェハ1の酸化速度が遅くなるため、熱酸化処理の時間は図5(A)の場合と比べて長くなる(例えば20分)。しかし、その後の降温レートが、図5(A)の場合と比べて急になっており、待機温度まで降温するまでの時間が短くなっている。このため、降温レートを調整することにより、シリコンウェハ1の熱履歴を図5(A)の場合と同一にすることができる。
このように、第2の動作例では、熱酸化処理が行われた後の降温レートが、シリコンウェハ1の熱履歴が一定になるように調整されている。このため、大気圧が変動してシリコンウェハ1の熱酸化処理の時間が変動しても、シリコンウェハ1の熱履歴は一定になる。従って、シリコンウェハ1内における不純物の拡散プロファイルのばらつきを、抑制することができる。
なお、降温レートは一定である必要はなく、降温中に変更してもよい。例えば熱酸化処理終了直後では小さくし、その後大きくしてもよい。
また、ランプアニール型の熱酸化装置に、本実施形態と同様の配管、流量制御機構、制御部、気圧センサ及びデータベースを設けても、本実施形態と同一の作用及び効果を得ることができる。
また、本実施形態の半導体製造装置は、大気圧の変動による影響を補正するために熱酸化時間を調整していたが、熱酸化温度を調整することにより大気圧の変動による影響を補正してもよい。例えば大気圧が上がると熱酸化温度を低くし、大気圧が下がると熱酸化温度を高くする。この場合においても、シリコンウェハ1の熱履歴が変動するが、上記した動作例と同様に、半導体製造装置が、調整のための熱処理の時間、または熱酸化処理後の降温レートを調整すれば、熱履歴の変動を抑制することができる。
次に、第2の実施形態に係る半導体製造装置について説明する。本実施形態に係る半導体装置は常圧式のCVD装置である。この半導体製造装置の構成は、第1の実施形態において図1に示した半導体製造装置と同じである。ただし、ガス供給管4aが、CVDの原料ガスを反応室3に供給する点が第1の実施形態と異なる。
CVDにおいて、圧力は、堆積速度を制御するための重要なパラメータである。このため、常圧式のCVD装置においては、大気圧が変動すると堆積速度が変化する。これを補正するため、本半導体製造装置では、CVD処理の時間が大気圧の変動によって変動する。しかし、CVD処理の時間が変動するとシリコンウェハ1の熱履歴も変動する。そこで本半導体製造装置は、以下に示すように、CVD処理後に調整のための熱処理を行うことにより(第1の動作)、大気圧の変動に起因する熱履歴の変動を抑制している。また、本半導体製造装置は、CVD処理後の降温レートを調整する(第2の動作)ことにより、大気圧の変動に起因する熱履歴の変動を吸収している。
図6は、本半導体製造装置の第1の動作を説明するためのフローチャートである。まず、複数のシリコンウェハ1を保持したウェハーボート2が反応室3の内部に搬入される(S52)。このシリコンウェハ1には、表層の一部に、予め不純物が導入されている。そして、反応室3の内部は、CVD処理の温度まで昇温される(S54)。
S54の後、またはこれと並行して、若しくは熱酸化処理中に、以下の処理が行われる。まず、気圧センサ10によって大気圧が測定される(S56)。次いで、大気圧をデータベース9aのデータに当てはめることにより、CVD処理の時間を算出する(S58)。データベース9aのデータは、例えば大気圧と堆積速度とを対応させた表形式のデータ、または大気圧と堆積速度の関係を示す数式である。
そして制御部9は、調整のための熱処理の時間を算出する(S58)。調整のための熱処理の時間は、CVD処理の時間との和が常に一定になるように制御される。具体的には、予めトータルの処理時間が定められており、このトータルの処理時間からCVDの時間を引くことにより、調整のための熱処理時間が算出される。
反応室3の内部がCVD処理の温度まで昇温すると、CVD処理の原料ガスが反応室3の内部に供給され、CVD処理が行われる(S60)。
S58で算出した時間ほどCVD処理が行われると、反応室3の内部には、不活性ガス(例えば窒素またはAr)のみが供給される(S62)。このとき、一時的にガス流量を増大させ、反応室3の内部の原料ガスがすみやかにガス排出管5から排出されるようにしてもよい。
これにより、反応室3の内部には不活性ガスが充填される。この状態で、反応室3の内部の温度が熱処理時と同じ温度に維持されることにより、シリコンウェハ1には、熱履歴を調整するための熱処理が行われる(S64)。
S58で決定した時間にて調整のための熱処理が行われると、ヒーター7の出力が低下し、反応室3の内部は降温する(S66)。その後、反応室3からウェハーボート2及びシリコンウェハ1が搬出される(S68)。
この第1の動作によれば、CVD処理が行われた後、シリコンウェハ1には、不活性雰囲気中で熱履歴調整のための熱処理が行われる。この熱履歴調整のための熱処理において、シリコンウェハ1の温度はCVD処理時と同じになるように制御され、また、熱処理の時間は、CVD処理の時間との和が常に一定になるように設定される。このため、シリコンウェハ1の熱処理時間すなわち熱履歴は、大気圧が変動してCVD処理の時間が変動しても、一定になるように調整される。従って、シリコンウェハ1内における不純物の拡散プロファイルのばらつきを、抑制することができる。
図7は、本半導体製造装置の第2の動作例を説明するためのフローチャートである。まず、複数のシリコンウェハ1を保持したウェハーボート2が反応室3の内部に搬入される(S72)。このシリコンウェハ1には、表層の一部に、予め不純物が導入されている。そして、反応室3の内部は、CVD処理の温度まで昇温する(S74)。
S74の後、またはこれと並行して、若しくはCVD処理中に、気圧センサ10は大気圧を測定する(S76)。次いで、測定した大気圧をデータベース9aのデータに当てはめることにより、CVD処理の時間を算出する。この算出方法は第1の動作例と同じである。そして制御部9は、CVD処理が行われた後の降温レートを算出する(S78)。降温レートは、シリコンウェハ1の熱履歴が同一になるように、CVD処理の時間、CVD処理の温度、シリコンウェハ1に導入された不純物の拡散係数及び不純物濃度に基づいて設定されるが、この設定には、データベース9aに格納されたデータが用いられる。
反応室3の内部がCVD処理の温度まで昇温すると、CVD処理の原料ガスが反応室3の内部に供給され、CVD処理が行われる(S80)。その後、ヒーター7の出力が低下し、反応室3の内部が降温する(S82)。このとき、ヒーター7の出力は、降温レートが、S78で設定したレートになるように制御される。その後、ウェハーボート2及びシリコンウェハ1を、反応室3から搬出される(S84)。
このように第2の動作では、CVD処理が行われた後の降温レートが、シリコンウェハ1の熱履歴が一定になるように調整されている。このため、大気圧が変動してシリコンウェハ1のCVD処理の時間が変動しても、シリコンウェハ1の熱履歴は一定になるように調整される。従って、シリコンウェハ1内における不純物の拡散プロファイルのばらつきを、抑制することができる。
なお、降温レートは一定である必要はなく、降温中に変更してもよい。例えばCVD処理終了直後では小さくし、その後大きくしてもよい。
図8及び図9は、第3の実施形態に係る半導体装置の製造方法を説明するための断面図である。本実施形態において、シリコン基板の熱酸化には、第1の実施形態に係る半導体装置が用いられている。
まず、図8(A)に示すように、シリコン基板21上に図示しないマスクを形成する。このマスクは、レジストパターンであってもよいし、他の膜をパターニングしたものであってもよい。次いで、シリコン基板21に第1導電型の不純物イオン(例えばP型不純物)を注入する。これにより、シリコン基板21にはウェル21aが形成される。その後、マスクを除去する。次いで、シリコン基板21上に、窒化シリコン膜21bを形成し、この窒化シリコン膜21bを、ウェル21aの中央部上を除いて除去する。
次いで、図8(B)に示すように、窒化シリコン膜21bを残したままシリコン基板21を熱酸化する。これにより、シリコン基板21のうち窒化シリコン膜21bで覆われていない部分が酸化され、酸化シリコンからなる素子分離膜22が形成される。この熱酸化には、第1の実施形態に係る半導体装置が用いられるため、ウェル21aの不純物プロファイルのばらつきが抑制される。
その後、図8(C)に示すように、窒化シリコン膜21bを除去する。
次いで、図9(A)に示すように、シリコン基板21を熱酸化することにより、シリコン基板21の表面にはゲート酸化膜23が形成される。この熱酸化には、第1の実施形態に係る半導体装置が用いられるため、ゲート酸化膜の厚さのばらつき、及びウェル21aの不純物プロファイルのばらつきそれぞれが抑制される。
次いで、図9(B)に示すように、ゲート酸化膜23を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングする。これにより、ゲート酸化膜23上にはゲート電極24が形成される。次いで、ゲート電極24及び素子分離膜22をマスクとして第2導電型の不純物イオン(例えばN型不純物)を注入する。これにより、シリコン基板1には低濃度不純物領域26a,26bが形成される。
次いで、ゲート酸化膜23上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極24の側壁にはサイドウォール25が形成される。次いで、ゲート電極24、サイドウォール25、及び素子分離膜22をマスクとして第2導電型の不純物イオンをシリコン基板21に注入する。これにより、シリコン基板21には、ソース及びドレインとなる不純物領域27a,27bが形成される。
このようにして、シリコン基板21にはトランジスタが形成される。
本実施形態によれば、素子分離膜22を形成するとき、及びゲート酸化膜23を形成するときそれぞれにおいて、第1の実施形態で示した半導体製造装置を用いている。このため、ウェル21aの不純物プロファイルのばらつきが抑制され、トランジスタの電気的特性のばらつきが抑制される。
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
第1の実施形態に係る半導体製造装置の構成を示す概略図。 第1の実施形態に係る半導体製造装置の第1の動作例を示すフローチャート。 (A)、(B)、(C)それぞれは第1の動作例におけるシリコンウェハの熱履歴を示すチャート。 第1の実施形態に係る半導体製造装置の第2の動作例を示すフローチャート。 (A)、(B)、(C)それぞれは第2の動作例におけるシリコンウェハの熱履歴を示すチャート。 第2の実施形態に係る半導体製造装置の第1の動作例を示すフローチャート。 第2の実施形態に係る半導体製造装置の第2の動作例を示すフローチャート。 (A)は第3の実施形態に係る半導体装置の製造方法を説明するための断面図、(B)は(A)の次の工程を説明するための断面図、(C)は(B)の次の工程を説明するための断面図。 (A)は図8(C)の次の工程を説明するための断面図、(B)は(A)の次の工程を説明するための断面図。 従来の半導体装置の製造方法を説明するためのフローチャート。
符号の説明
1…シリコンウェハ、2…ウェハーボート、3…反応室、4,4a,4b…ガス供給管、5…ガス排出管、6a,6b…流量制御機構、7…ヒーター、9…制御部、9a…データベース、10…気圧センサ、21…シリコン基板、21a…ウェル、21b…窒化シリコン膜、22…素子分離膜、23…ゲート酸化膜、24…ゲート電極、25…サイドウォール、26a,26b…低濃度不純物領域、27a,27b…不純物領域

Claims (15)

  1. 半導体基板を、常圧かつ酸化雰囲気中で熱処理する工程と、
    前記半導体基板を、常圧かつ不活性雰囲気中で熱処理する工程と、
    を具備し、
    前記酸化雰囲気中での熱処理において、熱処理時間または熱処理温度を、大気圧の変動に基づいて変更し、
    前記不活性雰囲気中での熱処理時間を、前記酸化雰囲気中での熱処理時間または熱処理温度に基づいて定める半導体装置の製造方法。
  2. 前記不活性雰囲気中で熱処理する工程において、前記半導体基板の熱処理時間を、前記半導体基板の熱履歴が略一定になるように変更する、請求項1に記載の半導体装置の製造方法。
  3. 前記不活性雰囲気中で熱処理する工程において、熱処理温度を、前記酸化雰囲気中での熱処理温度と略同一にする請求項1または2に記載の半導体装置の製造方法。
  4. 前記酸化雰囲気中での熱処理において、熱処理時間を、大気圧の変動に基づいて変更し、
    前記不活性雰囲気中で熱処理する工程において、熱処理時間を、前記不活性雰囲気中での熱処理時間と前記酸化雰囲気中での熱処理時間の和が略一定になるように設定する請求項3に記載の半導体装置の製造方法。
  5. 半導体基板を、常圧かつ酸化雰囲気中で熱処理する工程と、
    酸化処理後の前記半導体基板を降温する工程と、
    を具備し、
    前記酸化雰囲気中での熱処理において、熱処理時間または熱処理温度を、大気圧の変動に基づいて変更し、
    前記半導体基板を降温する工程において、前記熱処理の時間または熱処理温度に基づいて前記半導体基板の酸化処理後の降温レートを設定する半導体装置の製造方法。
  6. 前記酸化雰囲気中で熱処理する工程の前に、前記半導体基板に不純物を注入する工程を有し、
    前記半導体基板を降温する工程において、前記半導体基板の降温レートを、前記酸化雰囲気中での熱処理時間に加えて、前記不純物の拡散係数、前記半導体基板の熱処理温度及び前記半導体基板中の不純物濃度に基づいて設定する請求項5に記載の半導体装置の製造方法。
  7. 前記酸化雰囲気中で熱処理する工程の前に、前記半導体基板に不純物を注入する工程を有する請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
  8. 前記半導体基板に不純物を注入する工程は、前記半導体基板にウェルを形成する工程である請求項6または7に記載の半導体装置の製造方法。
  9. 前記酸化雰囲気中で熱処理する工程は、前記半導体基板にゲート酸化膜を形成する工程である請求項1〜8のいずれか一項に記載の半導体装置の製造方法。
  10. 半導体基板を、常圧かつ加熱した状態でCVD処理する工程と、
    前記半導体基板を、常圧かつ不活性雰囲気中で熱処理する工程と、
    を具備し、
    前記不活性雰囲気中での熱処理時間は、前記CVD処理の時間に基づいて定められる半導体装置の製造方法。
  11. 半導体基板を、常圧かつ加熱した状態でCVD処理する工程と、
    前記CVD処理の時間に基づいて、前記半導体基板のCVD処理後の降温レートを設定し、該設定したレートに従って前記半導体基板を降温する工程と、
    を具備する半導体装置の製造方法。
  12. 常圧で半導体基板を収容する反応室と、
    前記反応室に反応性ガスを供給する反応性ガス供給部と、
    前記反応室に不活性ガスを供給する不活性ガス供給部と、
    前記反応室内の半導体基板を加熱する加熱部と、
    前記加熱部、前記反応性ガス供給部及び前記不活性ガス供給部を制御する制御部と、
    を具備し、
    前記制御部は、
    前記反応性ガス供給部に、反応性ガスを前記反応室に供給させた状態で、前記加熱部を動作させることにより、前記半導体基板を酸化処理する機能と、
    前記酸化処理の後、前記反応性ガス供給部に反応性ガスの供給を終了させ、かつ、前記加熱部を動作させた状態で、前記不活性ガス供給部に、不活性ガスを前記反応室に供給させることで、処理時間を調整するための熱処理を行う機能と、
    前記酸化処理の時間または温度を、大気圧の変動に基づいて変更する機能と、
    前記調整のための熱処理の時間を、前記酸化処理の時間または温度に基づいて定める機能と、
    を具備する半導体製造装置。
  13. 常圧で半導体基板を収容する反応室と、
    前記反応室に反応性ガスを供給する反応性ガス供給部と、
    前記反応室に不活性ガスを供給する不活性ガス供給部と、
    前記反応室内の半導体基板を加熱する加熱部と
    前記加熱部、前記反応性ガス供給部及び前記不活性ガス供給部を制御する制御部と、
    を具備し、
    前記制御部は、
    前記反応性ガス供給部に、反応性ガスを前記反応室に供給させた状態で、前記加熱部を動作させることにより、前記半導体基板を酸化処理する機能と、
    前記酸化処理の時間または温度を、大気圧の変動に基づいて変更する機能と、
    前記酸化処理の時間または温度に基づいて、酸化処理後の前記半導体基板の降温レートを設定する機能と、
    を具備する半導体製造装置。
  14. 前記半導体製造装置は前記半導体基板を熱酸化する熱酸化装置であり、
    前記反応性ガス供給部は酸素または水蒸気を前記反応室に供給する請求項12または13に記載の半導体製造装置。
  15. 前記半導体製造装置は、CVD装置である請求項12または13に記載の半導体製造装置。
JP2004263372A 2004-09-10 2004-09-10 半導体装置の製造方法及び半導体製造装置。 Expired - Fee Related JP4329655B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004263372A JP4329655B2 (ja) 2004-09-10 2004-09-10 半導体装置の製造方法及び半導体製造装置。
US11/207,064 US7332448B2 (en) 2004-09-10 2005-08-18 Manufacturing method of semiconductor device and semiconductor manufacturing device
US11/928,049 US20080064190A1 (en) 2004-09-10 2007-10-30 Manufacturing method of semiconductor device and semiconductor manufacturing device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004263372A JP4329655B2 (ja) 2004-09-10 2004-09-10 半導体装置の製造方法及び半導体製造装置。

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2008136824A Division JP5125762B2 (ja) 2008-05-26 2008-05-26 半導体装置の製造方法及び半導体製造装置

Publications (2)

Publication Number Publication Date
JP2006080330A true JP2006080330A (ja) 2006-03-23
JP4329655B2 JP4329655B2 (ja) 2009-09-09

Family

ID=36034628

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004263372A Expired - Fee Related JP4329655B2 (ja) 2004-09-10 2004-09-10 半導体装置の製造方法及び半導体製造装置。

Country Status (2)

Country Link
US (2) US7332448B2 (ja)
JP (1) JP4329655B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018134155A (ja) * 2017-02-20 2018-08-30 ホシザキ株式会社 消毒保管庫の運転方法
JP2023047086A (ja) * 2021-09-24 2023-04-05 株式会社Kokusai Electric 半導体デバイスの製造方法、基板処理システム及びプログラム

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5479304B2 (ja) * 2010-11-10 2014-04-23 信越半導体株式会社 シリコン単結晶ウェーハの熱酸化膜形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001953A (ko) * 1993-06-30 1995-01-04 이노우에 아키라 웨이퍼의 열처리방법
JPH0774166A (ja) 1993-09-02 1995-03-17 Seiko Epson Corp 熱処理装置
DE60133206T2 (de) * 2000-07-25 2009-03-12 Tokyo Electron Ltd. Verfahren zur bestimmung von parametern einer thermischen behandlung
JP3404023B2 (ja) * 2001-02-13 2003-05-06 株式会社半導体先端テクノロジーズ ウエハ熱処理装置及びウエハ熱処理方法
JP4914536B2 (ja) * 2001-02-28 2012-04-11 東京エレクトロン株式会社 酸化膜形成方法
JP3853302B2 (ja) * 2002-08-09 2006-12-06 東京エレクトロン株式会社 熱処理方法及び熱処理装置
US7217578B1 (en) * 2004-08-02 2007-05-15 Advanced Micro Devices, Inc. Advanced process control of thermal oxidation processes, and systems for accomplishing same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018134155A (ja) * 2017-02-20 2018-08-30 ホシザキ株式会社 消毒保管庫の運転方法
JP2023047086A (ja) * 2021-09-24 2023-04-05 株式会社Kokusai Electric 半導体デバイスの製造方法、基板処理システム及びプログラム
JP7334223B2 (ja) 2021-09-24 2023-08-28 株式会社Kokusai Electric 半導体デバイスの製造方法、基板処理システム及びプログラム

Also Published As

Publication number Publication date
US7332448B2 (en) 2008-02-19
US20060057860A1 (en) 2006-03-16
JP4329655B2 (ja) 2009-09-09
US20080064190A1 (en) 2008-03-13

Similar Documents

Publication Publication Date Title
US6855643B2 (en) Method for fabricating a gate structure
JPH10107018A (ja) 半導体ウェーハの熱処理装置
CN114355998B (zh) 半导体热处理设备的补偿参数获取方法和设备
JP4329655B2 (ja) 半導体装置の製造方法及び半導体製造装置。
US9558940B2 (en) Method and apparatus for forming silicon film
JP5125762B2 (ja) 半導体装置の製造方法及び半導体製造装置
JP2008047588A (ja) 基板処理装置および基板処理方法
JP2012212847A (ja) 半導体装置の製造方法、製造システムおよび調整装置
JP4222461B2 (ja) バッチ式熱処理方法
JP4797358B2 (ja) 半導体装置の製造方法
KR100739964B1 (ko) 반도체 소자의 제조방법
US6271151B1 (en) Method and apparatus for controlling the thickness of a gate oxide in a semiconductor manufacturing process
CN102121099B (zh) 使用lpcvd工艺沉积薄膜的方法
JP3901958B2 (ja) 熱処理装置設定温度の作成方法、および熱処理方法
JP4802019B2 (ja) 基板処理装置の温度制御方法、基板処理装置および基板処理システム
JP2006121099A (ja) 半導体プロセス制御装置及び制御方法
JPH11186249A (ja) 半導体プロセス制御装置及び制御方法
US9355866B2 (en) Substrate processing apparatus, method of manufacturing semiconductor device and non-transitory computer-readable recording medium
JP3074823B2 (ja) 半導体ウェハー用熱処理装置
JP2009164359A (ja) 半導体製造システム及び半導体装置の製造方法
JP4555647B2 (ja) 基板処理装置、半導体装置の製造方法、温度制御方法
JPH0945681A (ja) 半導体装置の製造方法
JPH10223622A (ja) 半導体装置の製造方法および装置
KR100701366B1 (ko) 챔버의 온도 보상형 가스 공급장치 및 방법
KR100351453B1 (ko) 반도체장치의 seg 형성방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080325

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090526

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090608

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130626

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees