JP2006054903A - 画像読取装置 - Google Patents

Abstract

【課題】 高速化、高精度化、コスト低減を実現することが可能な、高速モノクロモード、低速カラーモード兼用の画像読み取り装置。
【解決手段】 １ライン分の信号を複数に分割して出力するモノクロ用センサと複数のカラー用センサを含むラインセンサ部、モードを設定するモード設定回路、ラインセンサ部から出力された信号を入力して出力するセレクタ、セレクタから出力された信号をディジタル信号に変換するモノクロ用アナログ／ディジタル変換器、複数のカラー用アナログ／ディジタル変換器を備え、カラーモードが設定された場合、セレクタはモノクロ用センサから複数に分割して出力された信号の総てをモノクロ用アナログ／ディジタル変換器へ入力するとともにこのときに複数のカラー用センサから出力された信号の総てをモノクロ用とは異なる複数のカラー用アナログ／ディジタル変換器へ入力するように振り分けて出力する。
【選択図】 図１

Description

本発明は、画像読取装置に関する。

従来の画像読取装置には、例えば特開平１１−２７５３７１号公報に記載されたものが存在する。しかし、この装置には次のような幾つかの問題が存在していた。

第１に、画像センサとしてＲ、Ｇ、Ｂ用にそれぞれ設けられた３つの画像センサしか有しておらず、モノクロ専用の画像センサを備えていない。よって、モノクロ画像の処理を行う際に、モノクロ輝度信号（Ｙ）を、Ｒ、Ｇ、Ｂ用に設けられた画像センサを用いて生成する。このため、３つの画像センサの位置のずれや、それぞれの分光感度特性の相違等により、画像の品質が低い。

第２に、モノクロ輝度信号（Ｙ）を、Ｒ、Ｇ、Ｂ用の画像センサ出力から直接生成する場合に、Ｙ画像を生成しようとする画素に対し、それぞれの画像センサの原稿読み取り位置の相違により画像品質が低下する。また、カラーのＣＣＤセンサとして一般的に広く利用されているＣＣＤラインセンサを用いた場合、Ｒ、Ｇ、Ｂ用のセンサがある有限な間隔をもってライン上に配置されている。このため、ライン間の読み取り位置のずれを補正することなく、各色のセンサ出力から直接モノクロ輝度信号（Ｙ）を生成した場合、画像品質が著しく低下する。従って、モノクロ輝度信号（Ｙ）を、Ｒ、Ｇ、Ｂ用の画像センサ出力から直接生成する方式では一般的に広く利用されているＣＣＤラインセンサを実質上、使用することができない。

第３に、モノクロ輝度信号（Ｙ）を、Ｒ、Ｇ、Ｂ用の画像センサから生成する際に、それぞれの画像センサは特定の波長に対して高い感度を有するようにフィルタが設けられている。このフィルタが原因となって、画像センサに供給される光量は低下する。このため、読み取り速度を高速化した場合には、さらに画像センサが取り込む光量が低下し、読み取り精度の低下を招く。

上述のように、従来はモノクロ画像を読み取る際に、高速でかつ高精度で処理することができないという問題があった。

本発明は上記事情に鑑み、モノクロ画像を高速に読み取り、かつ所望のレベルの画像品質を実現し、カラー画像は高品位の画像品質を得ることが可能な画像読取装置を提供することを目的とする。

本発明の画像読取装置は、
１ライン分の信号を複数に分割して出力するモノクロ用センサと複数のカラー用センサとを含むラインセンサ部と、
モノクロモードとカラーモードのいずれかを設定するモード設定回路と、
前記ラインセンサ部から出力された前記信号を入力して出力するセレクタと、
前記セレクタから出力された前記信号を、ディジタル信号に変換するモノクロ用アナログ／ディジタル変換器と、
前記セレクタから出力された前記信号を、ディジタル信号に変換する複数のカラー用アナログ／ディジタル変換器と、
を備え、
前記モード設定回路に前記カラーモードが設定された場合、
前記セレクタは前記ラインセンサ部の前記モノクロ用センサから複数に分割して出力された前記信号の総てを前記モノクロ用アナログ／ディジタル変換器へ入力するとともに、このときに前記ラインセンサ部の前記複数のカラー用センサから出力された前記信号の総てを前記モノクロ用アナログ／ディジタル変換器とは異なる複数のカラー用アナログ／ディジタル変換器へ入力するように振り分けて出力することを特徴とする。

また本発明の画像読取装置は、
原稿をモノクロ画像として読取るためのモノクロ用センサと原稿をカラー画像として読取るための複数のカラー用センサを有するラインセンサ部と、
前記モノクロ用センサからの出力信号のみにアナログ／ディジタル変換を行うモノクロ用アナログ／ディジタル変換器と、
前記モノクロ用センサからの出力信号が前記モノクロ用アナログ／ディジタル変換器に入力されるときに複数の前記カラー用センサから出力された前記信号の総てにアナログ／ディジタル変換を行う前記モノクロ用アナログ／ディジタル変換器と異なるカラー用アナログ／ディジタル変換器とを備えることを特徴とする。

前記ラインセンサ部は、モノクロ用センサと、３つのラインを有するカラー用センサとを備えてもよい。

前記モノクロ用センサは、１ライン分の信号を複数に分割して出力するものであってもよい。

本発明の画像読取装置は、
原稿をモノクロ画像で読取るモノクロモードとカラー画像で読取るカラーモードのいずれかで読取るかを設定するモード設定回路と、
前記ラインセンサ部から出力された前記信号を入力して出力するセレクタとを設け、
前記モード設定回路に前記カラーモードが設定された場合、
前記セレクタは前記ラインセンサ部の前記モノクロ用センサから複数に分割して出力された前記信号の全てを前記モノクロ用アナログ／ディジタル変換器へ入力するとともに、このときに前記ラインセンサ部の前記複数のカラー用センサから出力された前記信号の総てを前記複数のカラー用アナログ／ディジタル変換器へ入力するように振り分けて出力することを特徴とする。

前記モード設定回路に前記モノクロモードが設定された場合、
前記セレクタは、前記ラインセンサ部の前記モノクロ用センサから複数に分割して出力された前記信号を、前記モノクロ用アナログ／ディジタル変換器と総ての前記カラー用アナログ／ディジタル変換器とに入力するように振り分けて出力してもよい。

前記モード設定回路に前記カラーモードが設定された場合、前記ラインセンサ部から出力された前記信号を、読み取りラインを単位として遅延させる遅延部をさらに備えてもよい。

本発明の画像読取装置は、
原稿を白黒画像として読み込むモノクロモードと前記原稿をカラー画像として読み込むカラーモードのいずれかを設定するモード設定回路と、
前記モード設定回路で前記モノクロモードが設定されたとき前記原稿の１ライン分の画像信号を読み取るモノクロ用センサと、
前記モード設定回路で前記カラーモードが設定されたとき前記原稿の１ライン分の画像信号を読み取る複数のカラー用センサと、
前記モノクロ用センサで読み取った信号を電圧信号として出力するモノクロ用バッファと、
複数の前記カラー用センサで読み取った信号を電圧信号として出力するそれぞれの信号に対応したカラー用バッファと、
を具備し、前記モード設定回路が前記カラーモードのとき、前記モノクロ用バッファと、前記カラー用バッファの総てから信号が出力されることを特徴とする。

前記モノクロ用センサで読み取った信号を複数に分割し分割数に対応した複数の前記モノクロ用バッファを介して前記電圧信号として出力してもよい。

前記モノクロ用バッファと前記カラー用バッファの出力信号に対応して設けられ、それぞれの前記出力信号が入力され前記モード設定回路により設定されたモードに従って出力を切り替えられるセレクタと、
前記セレクタから出力される信号をディジタル信号に変換するアナログ／ディジタル変換器と、
を具備し、
前記モード設定回路が前記モノクロモードのとき、複数の前記モノクロ用バッファから出力された前記電圧信号が前記セレクタによりそれぞれ異なる前記アナログ／ディジタル変換器に割り振られディジタル変換されるように構成してもよい。

以上説明したように、本発明の画像読取装置によれば、カラー用及びモノクロ用のラインセンサを使用し、モノクロモードでは、モノクロ用センサからの出力を、モノクロ用のみならず他のカラー用センサに対応して設けられたＡ／Ｄ変換器を用いて分割処理することで、高速かつ高精度に処理することができる。

以下、本発明の実施の形態について図面を参照して説明する。

図１に、本発明の一実施の形態による画像読取装置の概略構成を示す。この装置は、４ラインセンサ１、モード設定回路２、タイミング信号発生回路３、センサドライバ４、ゲイン補正部５ａ〜５ｇ、サンプルホールド回路６ａ〜６ｇ、セレクタ７ａ〜７ｄ、アナログディジタル（以下、Ａ／Ｄという）変換器８ａ〜８ｄ、シェーディング補正部９ａ〜９ｄ、セレクタ１０ａ〜１０ｄ、ライン遅延並び替え部１１ａ〜１１ｄを備えている。

４ラインセンサ１は後述するように、Ｒ（Red）、Ｇ（Green）、Ｂ（Blue）のカラー用センサと、モノクロ専用のＹセンサの４つのラインセンサを備えている。

モード設定回路２は、選択されたモードを設定し、タイミング信号発生回路３に対して設定したモードを指示する。ここで、モードには２種類存在し、１つ目は４つのラインセンサのうちＹセンサの出力のみを用いて高速に処理するモノクロ高速モード、２つ目はＹセンサと、Ｒ、Ｇ、Ｂセンサの全て、あるいはＹセンサを除くＲ、Ｇ、Ｂセンサの出力を用いて、それぞれの出力を同一速度で処理するカラー低速モードである。

タイミング信号発生回路３は、設定されたモードに応じて、各種タイミング制御信号を発生し、後述するセンサドライバ４、サンプルホールド回路６ａ〜６ｇ、セレクタ７ａ〜７ｄ、Ａ／Ｄ変換器８ａ〜８ｄ、セレクタ１０ａ〜１０ｄ、ライン遅延並び替え部１１ａ〜１１ｄに出力して、それぞれの動作タイミングを制御する。

センサドライバ４は、タイミング信号発生回路３から出力されたタイミングパルスを与えられて、４ラインセンサ１を駆動する。

ゲイン補正部５ａ〜５ｇは、４ラインセンサ１から出力されたＹ_ＬＥＦＴ_ＥＶＥＮ（白黒、左偶数画素）信号、Ｙ_ＬＥＦＴ_ＯＤＤ（白黒、左奇数画素）信号、Ｙ_ＲＩＧＨＴ_ＥＶＥＮ（白黒、右偶数画素）、Ｙ_ＲＩＧＨＴ_ＯＤＤ（白黒、右奇数画素）、Ｒ、Ｇ、Ｂの各画像信号を供給され、各センサ毎に出力信号のレベル補正を行う。

サンプルホールド回路６ａ〜６ｇは、ゲイン補正部５ａ〜５ｇによってそれぞれレベル補正された信号を供給され、タイミング信号発生回路３から出力されたタイミング制御信号に従って信号レベルをホールドする。これにより、Ａ／Ｄ変換期間中に信号レベルが変化することが防止される。

セレクタ７ａ〜７ｄは、サンプルホールド回路６ａ〜６ｇによって信号レベルがホールドされた各センサの出力信号を与えられ、設定されたモードに従って出力を切り替えてＡ／Ｄ変換器８ａ〜８ｄに供給する。モノクロ高速モードでは、Ｙセンサから４つに分割されて出力された信号が、４つのＡ／Ｄ変換器８ａ〜８ｄに供給され、カラー低速モードでは、４つのＹ、Ｒ、Ｇ、Ｂセンサから出力されたそれぞれの出力が、対応するＡ／Ｄ変換器８ａ〜８ｄに供給される。

Ａ／Ｄ変換器８ａ〜８ｄは、タイミング信号発生回路３から出力されたタイミング制御信号に従って、セレクタ７ａ〜７ｄから与えられたアナログ信号を、例えば１０bitのデジタル信号に変換する。本実施の形態では、Ａ／Ｄ変換器８ａ〜８ｄのそれぞれの最大変換速度を、例えば２０Ｍｓｐｓ（毎秒２０００万サンプル）とする。

シェーディング補正部９ａ〜９ｄは、Ａ／Ｄ変換器８ａ〜８ｄによってディジタル信号に変換されたＹセンサから４つに分割されて出力された信号（モノクロ高速モード）、あるいは４つのＹ、Ｒ、Ｇ、Ｂセンサからの出力信号（カラー低速モード）を供給される。

シェーディング補正部９ａ〜９ｄは、Ａ／Ｄ変換器８ａ〜８ｄからそれぞれ出力された各センサの出力信号に対して、画素毎にシェーディング補正を行う。

セレクタ１０ａ〜１０ｄは、シェーディング補正部９ａ〜９ｄによって補正された画像データを供給され、モードに従って出力の切替を行う。モノクロ高速モードでは、Ｙセンサから出力された画像データが、４つのライン遅延並び替え部１１ａ〜１１ｄにそれぞれ分配されるように切り替える。カラー低速モードでは、Ｙ、Ｒ、Ｇ、Ｂの各センサの画像データが、それぞれ４つのライン遅延並び替え部１１ａ〜１１ｄへ供給されるように切り替える。

ライン遅延並び替え部１１ａ〜１１ｄは、セレクタ１０ａ〜１０ｄから与えられた画像データを、モノクロ高速モードではＹセンサから４つに分割されて出力された信号が、本来の画素の並び順になるように補正し、カラー低速モードでは、４つのセンサの読み取りライン位置のずれを時間的に補正して本来の画素の並び順になるようにする。

上記構成を備えた本実施の形態における、各部の構成及び動作の詳細について説明する。

図２に、４ラインセンサ１におけるＲセンサ２０ｒ、Ｇセンサ２０ｇ、Ｂセンサ２０ｂ、Ｙセンサ２０ｙの配列を示す。

各センサ２０ｒ、２０ｇ、２０ｂ、２０ｙの１画素あたりの大きさは、例えば８×８μｍで、１ラインの画素数は例えば８０００画素、各ラインセンサの間隔は例えば３２μｍであって、センサの画素数に換算すると４ライン間隔とする。

この場合、等倍で原稿画像を読み取ると、各ラインセンサは原稿画像においてそれぞれ４ラインずつずれた異なる箇所を読み取ることになる。よって、原稿画像上の同一ラインの画像情報を得るためには、ラインのずれをデータ上で補正する必要がある。

原稿画像の同一ラインの読み取り順序が、図２において矢印で示されたように、Ｙセンサ２０ｙ、Ｂセンサ２０ｂ、Ｇセンサ２０ｇ、Ｒセンサ２０ｒの順であるとする。この場合は、Ｒセンサ２０ｒが現時点で読み取っているＲ画像と同一ラインの画像データを得るためには、Ｇセンサ２０ｇが読み取ったＧ画像を４ライン、Ｂセンサ２０ｂが読み取ったＢ画像を８ライン、Ｙセンサ２０ｙが読み取ったＹ画像を１２ライン遅延させればよい。

また、読み取り位置の移動速度を１／４にして、４００％の拡大画像を得るためには、Ｇ画像を１６ライン、Ｂ画像を３２ライン、Ｙ画像を４８ライン遅延させる必要がある。反対に、移動速度を２倍にして５０％の縮小画像を得るためには、Ｇ画像を２ライン、Ｂ画像を４ライン、Ｙ画像を６ライン遅延させればよい。

図３に、４ラインセンサ１の画像信号の伝送経路を示す。

カラーラインセンサを構成する３つのＲセンサ２０ｒ、Ｇセンサ２０ｇ、Ｂセンサ２０ｂは、それぞれ、原稿画像を光電変換するフォトダイオード２０ｒｒ、２０ｇｇ、２０ｂｂ、光電変換された電荷をＣＣＤアナログシフトレジスタ２２ｒ、２２ｇ、２２ｂにそれぞれ転送するシフトゲート２１ｒ、２１ｇ、２１ｂ、与えられた１ライン分の電荷を１画素ずつ順に転送するＣＣＤアナログシフトレジスタ２２ｒ、２２ｇ、２２ｂ、１画素ずつ転送された電荷を電圧信号として出力する出力バッファ２３ｒ、２３ｇ、２３ｂによって構成されている。

ここで、フォトダイオード２０ｒｒ、２０ｇｇ、２０ｂｂからＣＣＤアナログシフトレジスタ２２ｒ、２２ｇ、２２ｂヘの電荷転送は、各シフトゲート２１ｒ、２１ｇ、２１ｂにそれぞれシフトゲート信号ＳＨ ＲＧＢが与えられるタイミングに従って行われる。ＣＣＤアナログシフトレジスタ２２ｒ、２２ｇ、２２ｂ内における画素順次転送は、転送クロックΦ１＿ＲＧＢ、及びΦ２＿ＲＧＢ（ここで、Φ２ ＲＧＢは、Φ１＿ＲＧＢの逆相の信号）のタイミングに従って行われる。

Ｙセンサ２０ｙは、カラーセンサ２０ｒ、２０ｇ、２０ｂと基本的な構成は共通する。しかし、ＣＣＤアナログシフトレジスタにおける１つ１つの電荷転送速度を変えることなく、１ライン分の画像信号をカラーセンサの４分の１の時間で外部に読み出すために、ＣＣＤアナログシフトレジスタを、フォトダイオード２０ｙｙの右偶数用レジスタ２２ｙｃ、左偶数用レジスタ２２ｙａ、右奇数用レジスタ２２ｙｄ、左奇数用レジスタ２２ｙｂの４つに分ける。そして、それぞれのＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄで同時に転送することで、４倍の転送速度を実現する。

ＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄで１画素ずつ転送された電荷は、出力バッファ２３ｙａ、２３ｙｂ、２３ｙｃ、２３ｙｄによって電圧信号に変換されて出力される。

Ｙセンサ２０ｙにおけるフォトダイオード２０ｙｙからＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄへの電荷転送は、ラインに共通のシフトゲート信号ＳＨ＿Ｙのタイミングに従って行われる。

ＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄにそれぞれ供給される電荷転送クロックΦ１＿Ｙａ及びΦ２＿Ｙａ、Φ１＿Ｙｂ及びΦ２＿Ｙｂ、Φ１＿Ｙｃ及びΦ２＿Ｙｃ、Φ１＿Ｙｄ及びΦ２＿Ｙｄ（ここで、Φ２はΦ１と逆相の信号）は、ＣＣＤアナログシフトレジスタ毎に独立に供給可能である。このため、ＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄは、それぞれ個別に転送タイミングを制御することが出来る。

カラー低速モードでは、Ｙセンサ２０ｙ、Ｒセンサ２０ｙ、Ｇセンサ２０ｇ、Ｂセンサ２０ｂの画像読み取り速度が全て同一となる。ここで、Ｙセンサ２０ｙの読み取り信号は、他のカラーセンサ２０ｒ、２０ｇ、２０ｂと異なり、上述のように４つに分割されて出力される。しかし、他のカラーセンサ２０ｒ、２０ｇ、２０ｂと同一速度で処理する必要がある。そこで、ＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄの転送タイミングを４分の１の速度で行うよう調整している。以下に、３種類の制御タイミングについて、それぞれの制御信号の波形を示した図４、図５、図６を用いて説明する。

図４に示された制御タイミングでは、４分割されて出力されるＹセンサ２０ｙの出力転送速度が、このＹセンサ２０ｙ全体として他のカラーセンサ２０ｒ、２０ｇ、２０ｂと同一になるように、ＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄの転送クロックΦ１＿Ｙａ〜Φ１＿Ｙｄ及びΦ２＿Ｙａ〜Φ２＿Ｙｄの周期が、他のカラーセンサ２０ｒ、２０ｇ、２０ｂの転送クロックΦ１＿ＲＧＢ及びΦ２＿ＲＧＢの４倍に設定されている。

また、転送クロックのデューティ比は、有効画像データ出力期間（図中ローレベルの期間）が、Ｙセンサ２０ｙの転送クロックΦ１＿Ｙａ〜Φ１＿Ｙｄ及びΦ２＿Ｙａ〜Φ２＿Ｙｄと、他のカラーセンサ２０ｒ、２０ｇ、２０ｂの転送クロックΦ１＿ＲＧＢ及びΦ２＿ＲＧＢとで同一に設定されている。

このような周期及びデューティ比を有する転送クロックΦ１＿Ｙａ〜Φ１＿Ｙｄ及びΦ２＿Ｙａ〜Φ２＿Ｙｄに従って、Ｙセンサ２０ｙの４つのＣＣＤアナログシフトレジスタ２２ｙａ〜２２ｙｄから読み出された出力信号は、それぞれサンプルホールド回路６ａ〜６ｄで保持される。さらに、セレクタ７ａによって出力の切換が行われ、共通のＡ／Ｄ変換器８ａによってデジタル信号に変換される。

但し、この時点では、４分割されて読み出され、Ａ／Ｄ変換された画像データは、画素順序が入れ替わっている。このため、後段の処理によって本来の順序に並び替える必要がある。

一方、カラーセンサ２０ｒ、２０ｇ、２０ｂの出力信号は、サンプルホールド回路６ｅ、６ｆ、６ｇで保持された後、セレクタ７ｂ、７ｃ、７ｄを介してそれぞれ対応するＡ／Ｄ変換器８ｂ、８ｃ、８ｄに与えられ、デジタル信号に変換される。

カラーセンサ２０ｒ、２０ｇ、２０ｂは、Ｙセンサ２０ｙと異なり、それぞれ１つずつのＣＣＤアナログシフトレジスタ２２ｒ、２２ｇ、２２ｂのみを有する。よって、Ａ／Ｄ変換された時点における画像データは、画素順序は入れ替わっておらず、並び替える必要はない。

図５に示されたＹセンサ２０ｙの転送クロックΦ１＿Ｙａ〜Φ１＿Ｙｄ、Φ２＿Ｙａ〜Φ２＿Ｙｄの波形は、図４に示された上記転送クロックΦ１＿Ｙａ〜Φ１＿Ｙｄ、Φ２＿Ｙａ〜Φ２＿Ｙｄのデューティ比を、５０％に変更したものに相当する。デューティ比が異なる点を除き、他の処理タイミングは図４を用いて説明したものと同様であり、説明を省略する。

図６に示されたＹセンサ２０ｙの転送クロックΦ１＿Ｙａ〜Φ１＿Ｙｄ、Φ２＿Ｙａ〜Φ２＿Ｙｄの波形は、図４、図５に示された転送クロックΦ１＿Ｙａ〜Φ１＿Ｙｄ、Φ２＿Ｙａ〜Φ２＿Ｙｄと異なり、その周期は他のカラーセンサ２０ｒ、２０ｇ、２０ｂと同じである。しかし、ＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄ毎にまとめて連続転送を行う。そして、セレクタ７ａによって、４分１ライン毎にＡ／Ｄ変換器８ａへ画像信号を供給するＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄの出力を切換える。

次に、図４あるいは図５に示された転送クロックを用いた場合における、ラインを単位とする各部（Ｙセンサ２０ｙ用ＣＣＤアナログシフトレジスタ２２ｙａ〜２２ｙｄ、Ａ／Ｄ変換器８ａ、カラーセンサ２０ｒ、２０ｇ、２０ｂ用ＣＣＤアナログシフトレジスタ２２ｒ、２２ｇ、２２ｂ、Ａ／Ｄ変換器８ｂ〜８ｄ）の転送データ数、転送データレートを図７に示す。

図７に示されたように、最終的には、Ｙセンサ２０ｙ、Ｒセンサ２０ｒ、Ｇセンサ２０ｇ、Ｂセンサ２０ｂが、いずれも同じ２０Ｍｓｐｓでデジタル画像データを出力する。

次に、図６に示された転送クロックを用いた場合における、ラインを単位とする各部の転送データ数、転送データレートを図８に示す。

この場合も、図７に示された場合と同様に、最終的には、Ｙセンサ２０ｙ、Ｒセンサ２０ｒ、Ｇセンサ２０ｇ、Ｂセンサ２０ｂが、いずれも同じ２０Ｍｓｐｓでデジタル画像データを出力する。

次に、Ｙセンサ２０ｙの画像読み取り速度が、Ｒ、Ｇ、Ｂセンサ２０ｒ、２０ｇ、２０ｂの画像読み取り速度の４倍となるモノクロ高速モードの動作タイミングについて図９を用いて説明する。

モノクロ高速モードでは、Ｙセンサ２０ｙから出力された信号のみを使用し、他のＲセンサ２０ｒ、Ｇセンサ２０ｇ、Ｂセンサ２０ｂの出力信号は使用しない。そして、４分割されたＹセンサ２０ｙの出力信号を、４つのＡ／Ｄ変換器８ａ〜８ｄによってそれぞれディジタル変換する。これにより、Ａ／Ｄ変換器８ａ〜８ｄの変換速度を２０Ｍｓｐｓとすると、全体で８０Ｍｓｐｓのモノクロ画像データを得ることができる。

図９に示されたように、４分割されて出力されたＹセンサ２０ｙの出力信号Ｙ＿ＬＥＦＴ＿ＥＶＥＮ（白黒、左偶数画素）、Ｙ＿ＬＥＦＴ＿ＯＤＤ（白黒、左奇数画素）、Ｙ＿ＲＩＧＨＴ＿ＥＶＥＮ（白黒、右偶数画素）、Ｙ＿Ｒ１ＧＨＴ＿ＯＤＤ（白黒、右奇数画素）は、それぞれ対応するサンプルホールド回路６ａ、６ｂ、６ｃ、６ｄでホールドされ、セレクタ７ａ、７ｂ、７ｃ、７ｄによってＡ／Ｄ変換器８ａ、８ｂ、８ｃ、８ｄに分配されてデジタル信号に変換される。

但し、この時点では、４分割されて読み出されてＡ／Ｄ変換された画像データは、それぞれＣＣＤアナログシフトレジスタ２２ｙａ、２２ｙｂ、２２ｙｃ、２２ｙｄから出力された順序となっている。このため、後段の処理において本来の画素順序に並び替える必要がある。

図９に示された処理のタイミングを用いた場合における、ライン単位の各部の転送データ数、及び転送データレートを図１０に示す。

最終的には、４分割されたＹ画像データＹ＿ＬＥＦＴ＿ＥＶＥＮ、Ｙ＿ＬＥＦＴ＿ＯＤＤ、Ｙ＿ＲＩＧＨＴ＿ＥＶＥＮ、Ｙ＿Ｒ１ＧＨＴ＿ＯＤＤが、それぞれ２０Ｍｓｐｓのデジタル画像データとして出力されて、Ｙ信号全体として８０Ｍｓｐｓのモノクロ画像データとなる。

次に、カラー低速モードにおけるライン遅延、またモノクロ高速モードにおける画素並び替えを行うライン遅延並び替え部１１ａ、１１ｂ、１１ｃ、１１ｄの詳細について、図１１〜図１３を用いて説明する。

図１１に、ライン遅延並び替え部１１ａ、１１ｂ、１１ｃ、１１ｄの全体の構成を示す。このライン遅延並び替え部１１ａ、１１ｂ、１１ｃ、１１ｄは、１ライン分の遅延を行うためのラインメモリＬＭ１〜ＬＭ３及びＬＭ７、ｍ−１ライン分のラインメモリＬＭ４、２ｍ−２ライン分のラインメモリＬＭ５、３ｍ−１ライン分のラインメモリＬＭ６、セレクタＳＬ１〜ＳＬ５を備える。この構成によれば、カラー低速モードとモノクロ高速モードとを同一構成で切替が可能であり、モードの切替はセレクタＳＬ１〜ＳＬ５において入力ａ又はｂのいずれか一方を出力する出力の切替によって行う。

カラー低速モードにおける等価な構成は、図１２に示されるようである。図２に示されたように、センサがＲ、Ｇ、Ｂ、Ｙの順に並んでおり、矢印のように原稿を読み取るとすると、最後尾のＲセンサ２０ｒは遅延「０」、Ｇセンサ２０ｇはセンサ間の距離に相当する遅延「ｍ」、Ｂセンサ２０ｂは２倍の距離に相当する遅延「２ｍ」、Ｙセンサ２０ｙは３倍の距離に相当する遅延「３ｍ」が与えられる。

この遅延「０〜３ｍ」は、それぞれのセンサによって読み取られた画像を処理する際に、最終的に同じ原稿位置のライン情報を得るために設定された倍率に相当する。

前述したように、等倍の場合はｍ＝４、４００％拡大の場合はｍ＝１６、５０％縮小の場合はｍ＝２となる。また、ｍが整数とならない倍率の場合は、ｍを最も近い整数となる用に設定し、後段の処理で前後２ラインからの補間処理によって処理精度を向上させる。

このようなカラー低速モードにおける等価回路の構成は、図１１に示された回路において、セレクタＳＬ１〜ＳＬ５が全てａ側の入力を出力するように設定することで実現する。

モノクロ高速モードにおける等価な構成は、図１３に示されるようである。この場合はＹセンサ２０ｙしか使用しないので、複数のセンサ間の距離は関与しない。その替わりに、４分割されたＹ画像データを、セレクタ１０ａ、１０ｂ、１０ｃ、１０ｄと、ライン遅延並び替え部１１ａ、１１ｂ、１１ｃ、１１ｄの組み合わせ処理により本来の画素の順序に並び替える必要がある。そこで、セレクタ１０ａ、１０ｂ、１０ｃ、１０ｄからの出力がラインメモリＬＭ２１〜ＬＭ２４にー旦書き込まれ、読み出す際に順序が並び替えられるようにしている。この場合に必要なラインメモリは、上記カラー低速モードにおいて使用するラインメモリの１部を共通に使用することができる。モノクロ高速モードにおける並び替えに必要なラインメモリの容量は、最低１／４ライン分必要である。

このモノクロ高速モードにおける構成は、セレクタＳＬ１〜ＳＬ５において全てｂ側の入力を選択して出力することで実現する。

図１１に示された回路構成は、カラー低速モードにおいてＹセンサ２０ｙを使用する場合に用いるものである。これに対し、図１４に示された回路構成は、カラー低速モードにおいてＹセンサ２０ｙの出力を用いないことを前提としている。この回路は、１ライン分のラインメモリＬＭ３１〜ＬＭ３２、ＬＭ３５〜ＬＭ３６、ｍ−２ライン分のラインメモリＬＭ３３、２ｍ−２ライン分のラインメモリＬＭ３４、セレクタＳＬ１１〜ＳＬ１２、ＳＬ２１〜ＳＬ２４を備える。

この構成によれば、カラー低速モードにおいてＹ画像用の遅延メモリが不要である。よって、カラー低速モードにおける等価回路では、図１５に示されたように、Ｙセンサ２０ｙの出力（セレクタ１０ａからの出力）を遅延するラインメモリが不要であると共に、最後尾に位置するＲセンサ２０ｒの出力（セレクタ１０ｂからの出力）を遅延するラインメモリも不要である。Ｇセンサ２０ｇの出力（セレクタ１０ｃ）を遅延する「ｍ」ライン分のラインメモリＬＭ４１と、Ｂセンサ１０ｂの出力（セレクタ１０ｄ）を遅延する「２ｍ」ライン分のラインメモリＬＭ４２とがあればよい。

この等価回路の構成は、図１４に示された回路において、セレクタＳＬ２１〜ＳＬ２４、ＳＬ１１〜ＳＬ１２において全てａ側の入力を選択して出力することで実現する。

モノクロ高速モードでは、上記図１１に示された回路と同様に、Ｙセンサ２０ｙの４分割された出力を全て１ラインずつ遅延するラインメモリＬＭ５１〜ＬＭ５４が必要となる。

この構成は、図１４に示された回路において、セレクタＳＬ２１〜ＳＬ２４、ＳＬ１１〜Ｓ１２の入力を全てｂ側を選択することで実現する。

図１４に示された回路では、Ｙ画像を使用することなく、後段の処理回路でＲ、Ｇ、Ｂ画像よりＹ画像を生成することが可能である。しかし、各々のセンサの位置精度や分光感度特性等が原因となり、Ｙセンサ２０ｙから出力されたＹ画像を使用する場合よりも、画像の品質が低下する可能性がある。

次に、図１７（ａ）〜（ｃ）を用いて、モノクロ高速モードにおける画素順序の並び替え処理について説明する。

画素順序の並び替えは、上述したようにセレクタ１０ａ〜１０ｄと、ライン遅延並び替え部１１ａ〜１１ｄの組み合わせ処理によって行われる。

モノクロ高速モードでは、シェーディング補正部９ａ〜９ｄからの出力は、図１７（ａ）に示されたように、それぞれ４分割されたＹセンサ２０ｙの出力順になっている。即ち、Ｙ／Ｙ ＬＥＦＴ ＥＶＥＮの出力は、画素の順序として、０、２、４、６、…、ＲＥＤ／Ｙ ＬＥＦＴ ＯＤＤの出力は、１、３、５、７、…、ＧＲＥＥＮ／Ｙ ＲＩＧＨＴ ＥＶＥＮの出力は、７９９８、７９９６、７９９４、７９９２、…、ＢＬＵＥ／Ｙ ＲＩＧＨＴ ＯＤＤの出力は、７９９９、７９９７、７９９５、７９９３、…の順になっている。

これらの信号を、セレクタ１０ａ、１０ｂ、１０ｃ、１０ｄの出力を切り替えることにより、ライン遅延・並び替え部１１ａ、１１ｂ、１１ｃ、１１ｄが有するラインメモリに対し、Ｙ［４ｎ］、Ｙ［４ｎ＋１］、Ｙ［４ｎ＋２］、Ｙ［４ｎ＋３］（ｎは０以上の整数）の画素位置になる用に、それぞれのラインメモリに供給する。

これにより、図１７（ｂ）に示されたように、Ｙ／［４ｎ］のセレクタ出力は、０、７９９６、４、７９９２、…、ＲＥＤ／Ｙ［４ｎ＋１］の出力は、１、７９９７、５、７９９３、…、ＧＲＥＥＮ／Ｙ［４ｎ＋２］の出力は、７９９８、２、７９９４、６、…、ＢＬＵＥ／Ｙ［４ｎ＋３］の出力は、７９９９、３、７９９５、７、…の順になっている。

さらに、それぞれのラインメモリに１ライン分の画像データが書き込まれた時点で、画素位置が本来の順番になるように読み出すことによって画素順序の整列が完了する。これにより、図１７（ｃ）に示されたように、ライン遅延並び替え出力部１１ａ（Ｙ／Ｙ［４ｎ］）の出力は、０、４、８、１２、…、ライン遅延並び替え出力部１１ｂ（ＲＥＤ／Ｙ［４ｎ＋１］）の出力は、１、５、９、１３、…、ライン遅延並び替え出力部１１ｃ（ＧＲＥＥＮ／Ｙ［４ｎ＋２］）の出力は、２、６、１０、１４、ライン遅延並び替え出力部１１ｄ（ＢＬＵＥ／Ｙ［４ｎ＋３］）の出力は、３、７、１１、１５、…となる。

この結果、ライン遅延並び替え出力部１１ａ〜１１ｄからのそれぞれの出力は、「０、１、２、３」、「４、５、６、７」、…となる。

次に、４ラインセンサ１が順方向に原稿ＤＣを読み取るフォワードスキャンと、ＣＣＤセンサ１が逆方向に原稿ＤＣを読み取るバックワードスキャンのいずれかを、図２０に示された読み取り方向設定部ＳＳにより設定し、設定された読み取り方向に従って、ライン遅延並び替え部１１ａ〜１１ｄによって信号の並び替えをダイナミックに行う場合について、以下に説明する。ここで、読み取り方向設定部ＳＳは、通常の装置に設けられている操作パネル部に設けることができる。

この装置によれば、カラー低速モードにおけるカラーセンサ２０ｒ、２０ｇ、２０ｂからの出力のライン遅延、またモノクロ高速モードにおけるＹセンサ２０ｙからの出力の画素順序の並び替えをダイナミックに切り換えることにより、使用メモリ量を最小限に抑えることができる。

また、この装置と原稿自動送り装置とを組み合わせることにより、原稿送り装置によって交換された原稿を、順方向と逆方向との往復で読み取ることが可能となる。これにより、４ラインセンサ１のキャリッジリターン作業を必要とする、順方向のみが可能な画像読取装置と比較し、連続した原稿の読み取りを高速に行うことが可能となる。

図１８に、図中右方向の矢印で示された順方向に原稿を読み取る、フォワードスキャン時の原稿読み取り動作を模式的に示す。

原稿台に載置された原稿ＤＣを、４ラインセンサ１及びレンズＬＣが矢印で示された図中右方向に移動することにより、原稿ＤＣをライン毎に順次読み取っていく。

４ラインセンサ１には、上述したようにカラーラインセンサ２０ｙ、２０ｒ、２０ｇ、２０ｂが等間隔に配置されている。このため、４ラインセンサ１の移動方向における読み取り密度や移動速度によって、各センサ２０ｙ、２０ｒ、２０ｇ、２０ｂの原稿ＤＣ上における読み取りラインが異なる。ここで、仮に各センサ２０ｙ、２０ｒ、２０ｇ、２０ｂの原稿ＤＣの読み取りラインのずれをｍラインとする。

この場合、カラー低速モードでは、ｍラインずつずれた各ラインセンサ２０ｙ、２０ｒ、２０ｇ、２０ｂの出力に対し、全ての色の出力が原稿ＤＣにおける同一ラインの読み取り結果となるように、タイミングを調整する必要がある。

図１８に示された例では、フォワードスキャンでは、レンズＬＳの作用により、Ｙセンサ２０ｙが読み取る位置Ｐ１の方が、Ｒセンサ２０ｒが読み取る位置Ｐ４よりも先行する。従って、Ｙセンサ２０ｙ、Ｂセンサ２０ｂ、Ｇセンサ２０ｇ、Ｒセンサ２０ｒの順に先行して原稿ＤＣを読み取っていくことになる。

また、モノクロ高速モードでは上述のように、Ｙセンサ２０ｙからの出力は、奇数画素、偶数画素、右側、左側で４分割される。このため、画素の順序を正規の順序に並び替えるため、１ライン分のラインメモリによる並び替え動作が必要となる。

図１９に、バックワードスキャン時の動作を模式的に示す。
原稿台に載置された原稿ＤＣを、４ラインセンサ１及びレンズＬＳが図中左方向に移動することにより、原稿ＤＣをライン毎に順次読み取っていく。４ラインセンサ１上には、Ｙ、Ｒ、Ｇ、Ｂの各色のラインＣＣＤセンサ２０ｙ、２０ｒ、２０ｇ、２０ｂが等間隔に配置されている。上述したように、センサ１の移動方向の読み取り密度や移動速度によって各センサ２０ｙ、２０ｒ、２０ｇ、２０ｂの原稿ＤＣ上の読み取りラインが異なる。

上述したフォワードスキャン時と同様に、各センサ２０ｙ、２０ｒ、２０ｇ、２０ｂの読み取りラインのずれをｍラインとすると、カラー低速モードでは、ｍラインずつずれた各ラインセンサ２０ｙ、２０ｒ、２０ｇ、２０ｂのずれを、全ての色の出力が原稿ＤＣの同一ライン上の読み取リ結果となるように、タイミングを調整する必要がある。

モノクロ高速モードでは、Ｙセンサ２０ｙから、奇数画素、偶数画素、右側、左側で分割されて出力された信号に対し、画素が正規の順序になるように並び替える必要がある。

バックワードスキャン時には、Ｒセンサ２０ｒが読み取る位置Ｐ１１の方が、Ｙセンサ２０ｙが読み取る位置Ｐ１４よりも先行する。従って、Ｒセンサ２０ｒ、Ｇセンサ２０ｇ、Ｂセンサ２０ｂ、Ｙセンサ２０ｙの順に先行して原稿ＤＣを読み取っていく。

次に、カラー低速モードにおける、４ラインセンサ１の各色のセンサ２０ｙ、２０ｂ、２０ｇ、２０ｒの原稿読み取りラインのずれの補正処理、モノクロ高速モードにおける、Ｙセンサ２０ｙの画素の順序を整列する処理に用いるラインメモリの構成について説明する。

この場合のライン遅延並び替え部１１ａ〜１１ｄは、カラー１倍速のフォワードスキャン及びバックワードスキャン、モノクロ４倍速のフォワードスキャン及びバックワードスキャンのいずれにも対応することができる。そして、ライン遅延並び替え部１１ａ〜１１ｄが有するラインメモリの容量は、ライン補正処理に最も大きい容量を必要とするカラー１倍速のバックワードスキャンに必要な容量とする。他のモードでは、ラインメモリのメモリ構成をモード毎に切り替えることによって、他のメモリを新たに付加することなく対応することができる。

図２２に、カラー１倍速フォワードスキャン時のラインメモリの構成を示す。図１８に示されたように、各ラインセンサ２０ｙ、２０ｒ、２０ｂ、２０ｇの間には、ｍラインの読み取りずれが存在し、Ｙセンサ２０ｙはＲセンサ２０ｒに対して３ｍライン先行して原稿ＤＣを読み取っているとする。

この場合、Ｙセンサ２０ｙの出力に対し、Ｒセンサ２０ｒの出力とのずれを補正するためには、読み取り画像をラインメモリＬＭ７３によって３ｍライン分遅延させる必要がある。Ｂセンサ２０ｂの出力は、ラインメモリＬＭ７２によって２ｍライン分遅延させ、Ｇセンサ２０ｇの出力はラインメモリＬＭ７１によって１ｍライン分遅延させる必要がある。

モノクロ高速モードでは、Ｙセンサ２０ｙからの出力は、奇数画素、偶数画素、右側、左側に分割されて出力される。このため、画素の順序を正規の順序に整列させるために、１ライン分のラインメモリによる並び替えが必要となる。３ｍライン遅延処理する間の１ラインで並び替え処理を行うことができる。そこで、この場合の画素順序の並び替えに用いるラインメモリは、３ｍラインの遅延メモリＬＭ７３に含めることができる。

図２３に、カラー１倍速バックワードスキャン時のラインメモリの構成を示す。各ラインセンサ２０ｙ、２０ｂ、２０ｇ、２０ｒの間には、ｍラインの読み取りずれが存在し、Ｒセンサ２０ｒはＹセンサ２０ｙよりも３ｍライン先行して原稿の読み取りを行っている。

この場合、Ｒセンサ２０ｒの出力に対し、Ｙセンサ２０ｙとの間のずれを補正するためには、読み取り画像を３ｍライン分遅延させる必要がある。Ｇセンサ２０ｇの出力に対しては２ｍライン分遅延させ、Ｂセンサ２０ｂの出力に対してはｍライン分遅延させる必要がある。

またＹセンサ２０ｙからの出力は、奇数画素、偶数画素、右側、左側に分割されて出力される。従って、画素を正規の順序に整列させるためには、１ライン分のラインメモリによる並び替えが必要となる。このため、Ｙセンサ２０ｙの画素順序整列後の画像と、他のカラーラインセンサ２０ｂ、２０ｇ、２０ｒの出力とのタイミングを合わせるためには、それぞれのカラーラインセンサの出力に対し、ライン間補正のための遅延メモリ（ｍ、２ｍ、３ｍ）に加えて、Ｙセンサ２０ｙ用の１ライン分の遅延メモリ（ｍ）がそれぞれ必要となる。

従って、最も読み取りの先行するＲセンサ２０ｒの出力に対しては３ｍ＋１ライン分遅延させるためのラインメモリＬＭ９１、Ｇセンサ２０ｇは２ｍ＋１ライン分遅延させるためのラインメモリＬＭ９２、Ｂセンサ２０ｂはｍ＋１ライン分遅延させるためラインメモリＬＭ９３、Ｙセンサ２０ｙは１ライン分のラインメモリＬＭ９４が必要となる。

図２４に、モノクロ４倍速モードにおけるフォワードスキャン及びバックワードスキャン時のライン補正メモリの構成を示す。

モノクロ４倍速では、Ｙセンサ２０ｙのみを使用するため、カラーラインセンサ２０ｒ、２０ｇ、２０ｂのライン間の補正をする必要はない。しかし、Ｙセンサ２０ｙの出力は、奇数画素、偶数画素、右側、左側に分割されて出力される。このため、画素を正規の順序に整列させるために、１ライン分のラインメモリＬＭ８１〜ＬＭ８４による並び替えが必要となる。

そこで、Ｙセンサ２０ｙからの４つの出力に対し、画素順序の並び替えの１／２ライン分のラインメモリが必要である。但し、４箇所から分割されて出力されたデータは、Ｙセンサ２０ｙ全体における１／４ライン分のデータに相当し、ダブルバッファとして使用するために、１／２ライン分の容量が必要である。この例では、カラー１倍速モードとモノクロ４倍速モードとの切替を行うために、１ライン分の容量を有するラインメモリＬＭ８１〜ＬＭ８４が必要である。

図２１に、カラー１倍速フォワードスキャン、カラー１倍速バックワードスキャン、モノクロ４倍速フォワースキャン及びモノクロ４倍速バックワードスキャンの全てに対応するライン補正メモリの構成を示す。このライン補正メモリは、１ライン分のラインメモリＬＭ６１〜ＬＭ６４、ｍライン分のラインメモリＬＭ６５〜ＬＭ６６、ＬＭ６８〜ＬＭ６９、３ｍライン分のラインメモリＬＭ６７、セレクタＳＬ３１〜ＳＬ３３、ＳＬ７１〜ＳＬ７４を備える。

セレクタＳＬ３１〜ＳＬ３３は、ａ又はｂ側の入力を切り替え、セレクタＳＬ７１〜ＳＬ７４は、ａ、ｂ又はｃ側の入力を切り替える。カラー１倍速フォワードスキャン時には、ａ側の入力を選択することで、図２２に示された回路と等価な回路構成を実現する。カラー１倍速バックワードスキャン時には、ｂ側の入力を選択することで、図２３に示された回路と等価な回路となる。モノクロ４倍速フォワードスキャン及びバックワードスキャン時には、ｃ側の入力を選択することで、図２４に示された回路と等価な回路構成が得られる。

ラインメモリを上記構成とすることで、ライン補正処理に最も大きい容量を必要とするカラー１倍速バックワードスキャンに必要な容量以下の容量とすることができ、全体の容量を必要最小限に抑えることができる。各モードへの対応は、セレクタＳＬ３１〜ＳＬ３３、ＳＬ７１〜ＳＬ７４を用いた遅延メモリの接続を切り替えることで、容易に行うことができる。

上述した実施の形態は一例であって、本発明を限定するものではない。例えば、図１、図１１、図１４にそれぞれ示された回路構成は一例であり、本発明を超えない範囲で様々に変形することが可能である。

本発明の一実施の形態による画像読取装置の全体構成を示すブロック図。 同画像読取装置における４ラインカラーＣＣＤセンサの配置を示すレイアウト図。 同４ラインカラーＣＣＤセンサの画像信号伝送経路の構成を示すブロック図。 同画像読取装置のカラー低速モードにおける処理のタイミングを示すタイミングチャート。 同カラー低速モードにおける他の処理のタイミングを示すタイミングチャート。 同カラー低速モードにおけるさらに他の処理のタイミングを示すタイミングチャート。 図４及び図５に示された処理のタイミングを使用した場合におけるライン単位の処理のタイミングを示す説明図。 図６に示された処理のタイミングを使用した場合におけるライン単位の処理のタイミングを示す説明図。 モノクロ高速モードにおける処理のタイミングを示す説明図。 図９に示された処理のタイミングを使用した場合におけるライン単位の処理のタイミングを示す説明図。 カラー低速モードでＹ画像を使用する場合のライン遅延・並び替え部の構成を示すブロック図。 同ライン遅延・並び替え部において、カラー低速モードにおける等価回路の構成を示すブロック図。 同ライン遅延・並び替え部において、モノクロ高速モードにおける等価回路の構成を示すブロック図。 カラー低速モードでＹ画像を使用しない場合のライン遅延・並び替え部の構成を示すブロック図。 同ライン遅延・並び替え部において、カラー低速モードにおける等価回路の構成を示すブロック図。 同ライン遅延・並び替え部において、モノクロ高速モードにおける等価回路の構成を示すブロック図。 モノクロ高速モードにおける画素順序の並び替え処理を示す説明図。 フォワードスキャン時における原稿の読み取り動作を示した説明図。 バックワードスキャン時における原稿の読み取り動作を示した説明図。 フォワードスキャンとバックワードスキャンとによって処理を切り替えることが可能な構成を示したブロック図。 図２０におけるライン遅延並び替え部のラインメモリの構成を示したブロック図。 図２０に示されたラインメモリにおいて、カラー１倍速フォワードスキャンを行う時の等価回路の構成を示したブロック図。 図２０に示されたラインメモリにおいて、カラー１倍速バックワードスキャンを行う時の等価回路の構成を示したブロック図。 図２０に示されたラインメモリにおいて、モノクロ４倍速フォワードスキャン又はバックワードスキャンを行う時の等価回路の構成を示したブロック図。

符号の説明

１ ４ラインセンサ
２ モード設定回路
３ タイミング信号発生回路
４ センサドライバ
５ａ〜５ｇ ゲイン補正部
６ａ〜６ｇ サンプルホールド回路
７ａ〜７ｄ、１０ａ〜１０ｄ セレクタ
８ａ〜８ｄ Ａ／Ｄ変換器
９ａ〜９ｄ シェーディング補正部
１１ａ〜１１ｄ ライン遅延並び替え部
２０ｒ Ｒセンサ
２０ｇ Ｇセンサ
２０ｂ Ｂセンサ
２０ｙ Ｙセンサ
２０ｒｒ、２０ｇｇ、２０ｂｂ フォトダイオード
２１ｒ、２１ｇ、２１ｂ シフトゲート
２２ｒ、２２ｇ、２２ｂ ＣＣＤアナログシフトレジスタ
２３ｙａ、２３ｙｂ、２３ｙｃ、２３ｙｄ 出力バッファ

Claims (10)

1. １ライン分の信号を複数に分割して出力するモノクロ用センサと複数のカラー用センサとを含むラインセンサ部と、
   モノクロモードとカラーモードのいずれかを設定するモード設定回路と、
   前記ラインセンサ部から出力された前記信号を入力して出力するセレクタと、
   前記セレクタから出力された前記信号を、ディジタル信号に変換するモノクロ用アナログ／ディジタル変換器と、
   前記セレクタから出力された前記信号を、ディジタル信号に変換する複数のカラー用アナログ／ディジタル変換器と、
   を備え、
   前記モード設定回路に前記カラーモードが設定された場合、
   前記セレクタは前記ラインセンサ部の前記モノクロ用センサから複数に分割して出力された前記信号の総てを前記モノクロ用アナログ／ディジタル変換器へ入力するとともに、このときに前記ラインセンサ部の前記複数のカラー用センサから出力された前記信号の総てを前記モノクロ用アナログ／ディジタル変換器とは異なる複数のカラー用アナログ／ディジタル変換器へ入力するように振り分けて出力することを特徴とする画像読取装置。
2. 原稿をモノクロ画像として読取るためのモノクロ用センサと原稿をカラー画像として読取るための複数のカラー用センサを有するラインセンサ部と、
   前記モノクロ用センサからの出力信号のみにアナログ／ディジタル変換を行うモノクロ用アナログ／ディジタル変換器と、
   前記モノクロ用センサからの出力信号が前記モノクロ用アナログ／ディジタル変換器に入力されるときに複数の前記カラー用センサから出力された前記信号の総てにアナログ／ディジタル変換を行う前記モノクロ用アナログ／ディジタル変換器と異なるカラー用アナログ／ディジタル変換器とを備えることを特徴とする画像読取装置。
3. 前記ラインセンサ部は、モノクロ用センサと、３つのラインを有するカラー用センサとを備えることを特徴とする請求項２の画像読取装置。
4. 前記モノクロ用センサは、１ライン分の信号を複数に分割して出力することを特徴とする請求項３記載の画像読取装置。
5. 原稿をモノクロ画像で読取るモノクロモードとカラー画像で読取るカラーモードのいずれかで読取るかを設定するモード設定回路と、
   前記ラインセンサ部から出力された前記信号を入力して出力するセレクタとを設け、
   前記モード設定回路に前記カラーモードが設定された場合、
   前記セレクタは前記ラインセンサ部の前記モノクロ用センサから複数に分割して出力された前記信号の全てを前記モノクロ用アナログ／ディジタル変換器へ入力するとともに、このときに前記ラインセンサ部の前記複数のカラー用センサから出力された前記信号の総てを前記複数のカラー用アナログ／ディジタル変換器へ入力するように振り分けて出力することを特徴とする請求項１または４記載の画像読取装置。
6. 前記モード設定回路に前記モノクロモードが設定された場合、
   前記セレクタは、前記ラインセンサ部の前記モノクロ用センサから複数に分割して出力された前記信号を、前記モノクロ用アナログ／ディジタル変換器と総ての前記カラー用アナログ／ディジタル変換器とに入力するように振り分けて出力することを特徴とする請求項１または５記載の画像読取装置。
7. 前記モード設定回路に前記カラーモードが設定された場合、前記ラインセンサ部から出力された前記信号を、読み取りラインを単位として遅延させる遅延部をさらに備えることを特徴とする請求項１または５記載の画像読み取り装置。
8. 原稿を白黒画像として読み込むモノクロモードと前記原稿をカラー画像として読み込むカラーモードのいずれかを設定するモード設定回路と、
   前記モード設定回路で前記モノクロモードが設定されたとき前記原稿の１ライン分の画像信号を読み取るモノクロ用センサと、
   前記モード設定回路で前記カラーモードが設定されたとき前記原稿の１ライン分の画像信号を読み取る複数のカラー用センサと、
   前記モノクロ用センサで読み取った信号を電圧信号として出力するモノクロ用バッファと、
   複数の前記カラー用センサで読み取った信号を電圧信号として出力するそれぞれの信号に対応したカラー用バッファと、
   を具備し、前記モード設定回路が前記カラーモードのとき、前記モノクロ用バッファと、前記カラー用バッファの総てから信号が出力されることを特徴とする画像読取装置。
9. 前記モノクロ用センサで読み取った信号を複数に分割し分割数に対応した複数の前記モノクロ用バッファを介して前記電圧信号として出力することを特徴とする請求項８記載の画像読取装置。
10. 前記モノクロ用バッファと前記カラー用バッファの出力信号に対応して設けられ、それぞれの前記出力信号が入力され前記モード設定回路により設定されたモードに従って出力を切り替えられるセレクタと、
    前記セレクタから出力される信号をディジタル信号に変換するアナログ／ディジタル変換器と、
    を具備し、
    前記モード設定回路が前記モノクロモードのとき、複数の前記モノクロ用バッファから出力された前記電圧信号が前記セレクタによりそれぞれ異なる前記アナログ／ディジタル変換器に割り振られディジタル変換されることを特徴とする請求項２記載の画像読取装置。

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