JP2006047412A

JP2006047412A - インターフェース装置及び同期調整方法

Info

Publication number: JP2006047412A
Application number: JP2004224649A
Authority: JP
Inventors: Takayuki Sugitani; 孝幸杉谷
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-07-30
Filing date: 2004-07-30
Publication date: 2006-02-16
Also published as: KR20060048887A; KR100648119B1; TWI283398B; TW200623022A; US20060023079A1; CN1728765A

Abstract

【課題】画像データのバッファリング等を行う際に画像の取得と送信の同期を適切に維持する。
【解決手段】有効期間とブランキング期間とを含む所定の周期を有する取得同期信号と、有効期間とブランキング期間とを含み、取得同期信号とは異なる周期を有する送信同期信号との位相差を求め、送信同期信号のブランキング期間を変更することによって取得同期信号と送信同期信号との位相差を補正する切替制御回路３８を備えるインターフェース装置によって上記課題を解決できる。
【選択図】図１

Description

本発明は、入力される画像信号を表示装置で表示する際に使用されるインターフェース装置及び画像信号に対する同期調整方法に関する。

ＣＣＤ固体撮像素子やＣＭＯＳ固体撮像素子により撮像された画像を液晶ディスプレイ（ＬＣＤ）等の表示装置を用いて表示する際に、固体撮像素子から画像データの入力を受けて、画像データに対して様々な処理を施したうえで表示装置のコントローラに転送するインターフェース装置が用いられている。例えば、カメラ付携帯電話には、固体撮像素子で取得された画像データを受けて、キャラクター画像や電源の残量や電波の受信状態を示すアイコンやメニュー等のオンスクリーン画面（ＯＳＤ）を合成して表示装置のコントローラに出力するインターフェース装置が搭載されている。

図９は、固体撮像素子で取得された画像とオンスクリーン画像とを合成して表示するためのインターフェース装置１００及びその周辺装置の構成を示すブロック図である。インターフェース装置１００は、固体撮像素子２００、主処理装置（ＣＰＵ）３００、ＬＣＤコントローラ４００及びＬＣＤ表示装置４０２と接続されて使用される。また、インターフェース装置１００は、固体撮像素子インターフェース（Ｉ／Ｆ）１０、レート変更バッファ１２、Ｈ／Ｖスケーラ１４、フレームバッファ回路１６、サブＯＳＤバッファ回路１８、ＬＣＤインターフェース（Ｉ／Ｆ）２０及びＣＰＵインターフェース（Ｉ／Ｆ）２８を含んで構成される。さらにＪＰＥＧラインバッファ２２、ＪＰＥＧコーデック（ＣＯＤＥＣ）２４及びコードバッファ回路２６を含んでも良い。

固体撮像素子２００は、素子外部から光を受けて画像を撮像し、画像信号として出力する。インターフェース装置１００の固体撮像素子インターフェース１０は、固体撮像素子２００から出力された画像信号を受けて、画像信号に含まれるダミーデータの除去などを行ってレート変更バッファ１２へ出力する。レート変更バッファ１２は、ラインバッファを備え、固体撮像素子２００からの原画像データの送信タイミングをインターフェース装置１００で処理可能なタイミングに変更する。Ｈ／Ｖスケーラ１４は、原画像データをインターフェース装置１００に接続されるＬＣＤの表示画面のサイズにあった画像サイズに変換する。例えば、固体撮像素子２００において１２８０×１０２４画素の画像が取得され、ＬＣＤの表示サイズが１７６×２２０画素である場合には、画像サイズを縮小する処理を行う。サイズ変換された原画像データは、フレームバッファ回路１６に出力される。フレームバッファ回路１６では、原画像データをＬＣＤコントローラ４００を介してＬＣＤへ表示するために一時的に格納及び保持するバッファメモリとしての機能を有する。また、ＣＰＵＩ／Ｆ２８を介したＣＰＵ３００からの指令信号を受けて、その指令信号に基づいて固体撮像素子２００で取得された原画像データと予め用意されている装飾画像データとを重ね合わせたり、画像データの回転等の加工処理を行ったりすることにより装飾合成画像データを生成する。装飾合成画像データは、サブＯＳＤバッファ回路１８へ出力される。サブＯＳＤバッファ回路１８は、ＣＰＵＩ／Ｆ２８を介したＣＰＵ３００からの指令信号を受けて、その指令信号に基づいて装飾合成画像データに電源の残量や電波の受信状態を示すアイコンやメニュー等のオンスクリーン画面データを合成して表示用画像データを生成する。

ＬＣＤコントローラ４００は、画像用メモリを搭載している。ＬＣＤコントローラ４００は、サブＯＳＤバッファ回路１８に保持されている表示用画像データを読み出して、画像用メモリに一時的に格納及び保存する。そして、送信同期信号Ｖ_ACTに応じて所定の周期（例えば、６０Ｈｚ）で画像用メモリに記憶されている画像データを読み出して、ＬＣＤ表示装置４０２に逐次転送する。これによって、ＬＣＤ表示装置４０２の画面上に画像が表示される。

また、ＪＰＥＧラインバッファ２２は、レート変更バッファ１２からフルサイズの原画像データ、又は、Ｈ／Ｖスケーラ１４からサイズ変更された原画像データ、又は、フレームバッファ回路１６から装飾合成画像データを受けて、ＪＰＥＧコーデック２４におけるＪＰＥＧ形式の圧縮処理が終了するまで画像データを保持する。ＪＰＥＧコーデック２４は、ＪＰＥＧラインバッファ２２に保持されている画像データを読み出して、ＪＰＥＧ形式の圧縮処理を行う。圧縮処理によって生成されたＪＰＥＧコードはコードバッファ回路２６に一時的に格納及び保持される。ＣＰＵ３００は、コードバッファ回路２６からＪＰＥＧコードを読み出して、併設されるメモリ（図示しない）に格納及び保持させる。また、Ｈ／Ｖスケーラ１４からコードバッファ回路２６へ画像データを直接送信することによって、サイズ変更された原画像データを圧縮処理せずにＣＰＵ３００に転送し、メモリに保存することもできる。ＪＰＥＧコードで記憶された画像データは、上記処理と逆方向に解凍処理することもできる。

近年、ＬＣＤコントローラを小型化及び簡素化し、汎用性を高めるために、画像用メモリを搭載していないＬＣＤコントローラが用いられることが多くなっている。一般的に、固体撮像素子での画像の取得に掛かる時間よりもＬＣＤコントローラへ画像データを送出する時間の方が短い。従って、画像用メモリを内蔵していないＬＣＤコントローラを用いる場合、次の１フレームの画像が取得されるまでの間、ＬＣＤへ所定の周期毎に逐次画像データを転送し続ける必要がある。従って、インターフェース装置側に２フレーム分のフレームバッファを有するフレームバッファ回路を備え、１フレーム分のフレームバッファに現在表示されている画像データを保持しておくと共に、もう１フレーム分のフレームバッファに次のフレームの画像データを保持して画像処理を行い、次のフレームに画像データに対する処理が終了した後に２つのフレームバッファを切り替えて新たなフレームの画像データをＬＣＤコントローラへ送信すると良い。

このとき、画像用メモリを内蔵していないＬＣＤコントローラを用いる場合には、インターフェース装置において固体撮像素子からの画像信号を受信するタイミングとＬＣＤコントローラへ画像データを送信するタイミングとの同期を図る必要がある。

図１０に、画像信号の取得タイミングを示す取得同期信号Ｖ_REFと画像データの送信タイミングを示す送信同期信号Ｖ_ACTとのタイミングチャートを示す。取得同期信号Ｖ_REF及び送信同期信号Ｖ_ACTはそれぞれ所定の周期でハイレベルとローレベルを繰り返している。インターフェース装置１００は、取得同期信号Ｖ_REFの立ち上がりに応じて固体撮像素子２００から画像信号の受信を開始し、取得同期信号Ｖ_REFがハイレベルを維持している時間だけ固体撮像素子２００から画像信号を受信し続ける。また、インターフェース装置１００は、送信同期信号Ｖ_ACTの立ち上がりに応じてＬＣＤコントローラ４００へ画像データの送信を開始し、送信同期信号Ｖ_ACTがハイレベルを維持している時間だけ画像データの送信を続ける。通常、取得同期信号Ｖ_REFのフレームレートは、送信同期信号Ｖ_ACTのフレームレートの整数倍に設定されている。

ところが、一般的に固体撮像素子における画像の取得開始のタイミングはユーザに委ねられおり制御することができないので、取得同期信号Ｖ_REFと送信同期信号Ｖ_ACTの立ち上がっていない期間（ブランキング期間）が一致した時点でフレームバッファを切り替えることができなくなる場合がある。

取得同期信号Ｖ_REFと送信同期信号Ｖ_ACTとの立ち上がりの同期が取れていない状態でフレームバッファを切り替えた場合、ＬＣＤコントローラに送信される画像データが表示されている画像のフレームの途中で切り替わり、ＬＣＤの表示画像が乱れる可能性がある。さらに、フレームバッファを切り替えた時点でフレームバッファからの画像データの読み出し動作が保証されず、フレームバッファに保持されている画像データが破壊されてしまう可能性もある。

本発明は、上記従来技術の問題を鑑み、画像データの取得と送信とを同期させることができるインターフェース装置及び同期調整方法を提供することを目的とする。

本発明は、有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置であって、前記取得同期信号と前記送信同期信号と位相差を求め、前記送信同期信号のブランキング期間を変更することによって前記取得同期信号と前記送信同期信号との位相差を補正することを特徴とする。

ここで、前記取得同期信号の変化と前記送信同期信号の変化とを検出するエッジ検出回路と、前記エッジ検出回路における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める位相差計数回路と、前記位相差計数回路において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増減させることによって前記取得同期信号と前記送信同期信号との位相差を補正する同期信号生成回路と、を備えることが好適である。

また、前記取得同期信号の変化と前記送信同期信号の変化とを検出するエッジ検出回路と、前記エッジ検出回路における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める位相差計数回路と、前記位相差計数回路において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増加させることによって前記取得同期信号と前記送信同期信号との位相差を補正する同期信号生成回路と、を備えることがより好適である。

本発明の別の態様は、有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置であって、前記取得同期信号の有効期間の終了時点に合わせて、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とする。

本発明の別の態様は、有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置であって、前記取得同期信号の有効期間の終了時点から所定の待機時間の間に前記送信同期信号の有効期間が終了するか否かを判断し、前記待機時間の間に前記送信同期信号の有効期間が終了しなかった場合に、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とする。

本発明におけるインターフェース装置においては、それぞれが少なくとも１フレーム分の画像データを保持するためメモリ容量を有する複数のフレームバッファ回路と、前記複数のフレームバッファ回路を、取得した画像信号を画像データとしバッファリングしていくフレームバッファ回路、又は、保持された画像データを表示用画像データとして出力していくフレームバッファ回路、として切り替える切替回路と、前記切替回路に対して切替信号を出力して、当該切替信号に基づいて前記切替回路の切り替え制御を行う切替制御回路と、を備え、前記切替制御回路は、前記送信同期信号及び前記取得同期信号のブランキング期間において前記切替信号を出力することが好適である。

このとき、前記取得同期信号のブランキング期間の開始後、所定の待機時間が経過した後に、前記切替制御回路は、前記切替信号を出力することを特徴とする。

本発明の別の態様は、有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置における同期調整方法であって、前記送信同期信号のブランキング期間を変更することによって前記取得同期信号と前記送信同期信号との位相差を補正する第１の工程を含むことを特徴とする。

ここで、前記取得同期信号の変化と前記送信同期信号の変化とを検出する第２の工程と、前記第２の工程における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める第３の工程と、を備え、前記第１の工程では、前記第３の工程において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増加させることによって前記取得同期信号と前記送信同期信号との位相差を補正することが好適である。

また、前記取得同期信号の変化と前記送信同期信号の変化とを検出する第２の工程と、前記第２の工程における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める第３の工程と、を備え、前記第１の工程では、前記第３の工程において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増減させることによって前記取得同期信号と前記送信同期信号との位相差を補正することがより好適である。

本発明の別の態様は、有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置における同期調整方法であって、前記取得同期信号の有効期間の終了時点に合わせて、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とする。

本発明の別の態様は、有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置における同期調整方法であって、前記取得同期信号の有効期間の終了時点から所定の待機時間の間に前記送信同期信号の有効期間が終了するか否かを判断し、前記待機時間の間に前記送信同期信号の有効期間が終了しなかった場合に、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とする。

本発明によれば、画像用メモリを内蔵していないＬＣＤコントローラを用いた場合でも画像の取得と送信の同期を適切に維持することができる。その結果、フレームバッファの切り替えに伴う表示画像の乱れを防ぐことができる。さらに、画像データの破損を抑制することができる。

本発明の実施の形態におけるインターフェース装置１０２は、図１に示すように、固体撮像素子２００、主処理装置（ＣＰＵ）３００、ＬＣＤコントローラ４００及びＬＣＤ表示装置４０２と接続されて使用される。インターフェース装置１０２は、固体撮像素子インターフェース（Ｉ／Ｆ）１０、レート変更バッファ１２、Ｈ／Ｖスケーラ１４、サブＯＳＤバッファ回路１８、ＬＣＤインターフェース（Ｉ／Ｆ）２０、ＣＰＵインターフェース（Ｉ／Ｆ）２８、第１のフレームバッファ回路３０、第２のフレームバッファ回路３２、切替回路３４、タイミングジェネレータ３６及び切替制御回路３８を含んで構成される。また、インターフェース装置１０２は、さらにＪＰＥＧラインバッファ２２、ＪＰＥＧコーデック（ＣＯＤＥＣ）２４及びコードバッファ回路２６を含んでも良い。図１において、上記従来技術と同様の機能を有する構成部には同一の符号を付す。

固体撮像素子２００は、ＣＣＤ固体撮像素子やＣＭＯＳ固体撮像素子等及びそのコントローラ等を含んで構成することができる。固体撮像素子２００は、マトリックス状に配置された受光画素を含んで構成される。受光画素は、素子外部から光を受けてその光の強度に応じた情報電荷を生成する。固体撮像素子２００は、各受光画素で生成された情報電荷量に応じた強度を有する画像信号を固体撮像素子Ｉ／Ｆ１０へ出力する。このとき、固体撮像素子２００は、インターフェース装置１０２に搭載されたタイミングジェネレータ３６で生成された取得同期信号Ｖ_REFを受けて、取得同期信号Ｖ_REFの立ち上がりに同期して新たなフレームの画像の取得を開始し、取得同期信号Ｖ_REFがハイレベルを維持している有効期間において画像信号を順次出力する。

固体撮像素子インターフェース１０は、固体撮像素子２００から出力された画像信号を受信する。固体撮像素子インターフェース１０は、タイミングジェネレータ３６によって生成された取得同期信号Ｖ_REFを受けて、固体撮像素子２００からの画像信号の出力と同期して画像信号の受信処理を行う。すなわち、取得同期信号Ｖ_REFの立ち上がりに同期して新たなフレームの画像信号の取得を開始し、取得同期信号Ｖ_REFがハイレベルを維持している有効期間において固体撮像素子２００から１フレーム分の画像信号を順次受信する。また、固体撮像素子インターフェース１０は、画像信号に含まれるダミーデータの除去などを行って原画像データとしてレート変更バッファ１２へ出力する。原画像データは、例えば、ＹＵＶ４２２形式の画像データとすることができる。

レート変更バッファ１２は、ラインバッファを備え、固体撮像素子２００からの原画像データの送信タイミングをインターフェース装置１０２で処理可能なタイミングに変更する。Ｈ／Ｖスケーラ１４は、原画像データをインターフェース装置１０２に接続されるＬＣＤの表示画面のサイズにあった画像サイズに変換する。画像サイズの変換には既存の補間処理等を用いることができる。サイズ変換された原画像データは、フレームバッファ回路３０，３２に出力される。

フレームバッファ回路３０，３２は、原画像データを一時的に格納及び保持するためのメモリをそれぞれ備える。フレームバッファ回路３０，３２は、ＬＣＤ表示装置４０２へ表示するために、原画像データを一時的にバッファリングする。また、フレームバッファ回路３０，３２は、原画像データを加工処理するためのバッファメモリとしての機能も果たす。フレームバッファ回路３０，３２は、ＣＰＵＩ／Ｆ２８を介してＣＰＵ３００から指令信号を受けて、その指令信号に基づいて固体撮像素子２００から取得された原画像データに様々な加工処理を施して装飾合成画像データを生成する。例えば、原画像データと予め用意されている装飾画像データとをそれぞれ重み付けして加算合成したり、画像データの回転等の加工処理を行ったりする。装飾画像データとは、例えば、原画像データを縁取る額縁画像、原画像データ内に重畳されるキャラクター画像等とすることができる。このような装飾画像データは、フレームバッファ回路３０に内蔵される画像メモリやＣＰＵ３００に併設される画像メモリに予め格納及び保持されており、必要に応じてフレームバッファ回路３０から読み出されて使用することができる。装飾合成画像データは、ＪＰＥＧラインバッファ２２及びサブＯＳＤバッファ回路１８へ出力される。

なお、フレームバッファ回路３０及び３２の入出力は、切替回路３４及び切替制御回路３８により切り替えられる。切替制御回路３８から出力される切替信号Ｖ_SWTに応じて、切替回路３４のスイッチングが行われ、フレームバッファ回路３０及び３２のいずれか一方の入力がＨ／Ｖスケーラ１４に接続される。また、フレームバッファ回路３０及び３２のいずれか一方の出力はＪＰＥＧラインバッファ２２に接続され、他方の出力はサブＯＳＤバッファ回路１８に接続される。このとき、フレームバッファ回路３０及び３２のいずれか一方がＨ／Ｖスケーラ１４から入力を受けると同時にＪＰＥＧラインバッファ２２へ出力を行うように切替回路３４がスイッチングされる。また、フレームバッファ回路３０及び３２のいずれか一方はＨ／Ｖスケーラ１４に接続されずに、その出力がサブＯＳＤバッファ回路１８へ接続される。なお、図１では、切替回路３４は概念的なスイッチング回路として示しており、実際の構成はこれに限定されるものではない。

例えば、フレームバッファ回路３０の出力がサブＯＳＤバッファ回路１８に接続された場合、フレームバッファ回路３２の入力がＨ／Ｖスケーラ１４に接続され、同時にフレームバッファ回路３２の出力がＪＰＥＧラインバッファ２２へ接続される。この場合、フレームバッファ回路３２は、Ｈ／Ｖスケーラ１４からの画像データを受信してバッファメモリに順次記憶していく。それと同時に、ＣＰＵ３００からの指令信号に基づいて画像データの加工処理を行う。さらに、ＪＰＥＧラインバッファ２２へ加工された画像データを出力し、ＪＰＥＧコーデック２４において画像データの圧縮処理が行われる。一方、フレームバッファ回路３０は、Ｈ／Ｖスケーラ１４に接続されず、バッファメモリに格納されている画像データをサブＯＳＤバッファ回路１８へ出力する。フレームバッファ回路３２で新たに１フレーム分の画像データのバッファリングが終了し、さらにその画像データに対する加工処理及び圧縮処理が終了した時点で、切替信号Ｖ_SWTに基づいて切替回路３４が切り替えられる。これによって、フレームバッファ回路３０及び３２の入出力の接続先が切り替えられる。切替制御回路３８における切替信号の生成については後述する。

サブＯＳＤバッファ回路１８は、ＣＰＵＩ／Ｆ２８を介してＣＰＵ３００からの指令信号を受けて、その指令信号に基づいて装飾合成画像データにオンスクリーン画像データを合成して表示用画像データを生成する。なお、オンスクリーン画像データとは、例えば、電源の残量や電波の受信状態を示すアイコンやメニュー等の電子装置の制御や状態表示に関する画像データとすることかできる。但し、これに限定されるものではない。このようなオンスクリーン画像データは、サブＯＳＤバッファ回路１８に内蔵される画像メモリやＣＰＵ３００に併設される画像メモリに予め格納及び保持されており、必要に応じてサブＯＳＤバッファ回路１８から読み出されて使用される。

サブＯＳＤバッファ回路１８で生成された表示用画像データは、ＬＣＤＩ／Ｆ２０を介してＬＣＤコントローラ４００で読み出され、ＬＣＤ表示装置４０２に転送される。具体的には、ＬＣＤＩ／Ｆ２０及びＬＣＤコントローラ４００は、タイミングジェネレータ３６及び切替制御回路３８からそれぞれ画像転送クロックＤ_CLK及び送信同期信号Ｖ_ACTを受けて、サブＯＳＤバッファ回路１８から出力された表示用画像データをＬＣＤ表示装置４０２に順次転送する。

画像転送クロックＤ_CLKは、ＬＣＤ表示装置４０２へ画像データの転送処理する際の各データの送信タイミングを制御するための信号である。画像転送クロックＤ_CLKは、タイミングジェネレータ３６において生成される。送信同期信号Ｖ_ACTは、ＬＣＤ表示装置４０２に画像を表示する際のフレームの開始タイミングを示す信号である。送信同期信号Ｖ_ACTは、ハイレベルである有効期間とローレベルであるブランキング期間の組み合わせが繰り返されるパルス状の信号である。本実施の形態では、ハイレベルである有効期間において１フレーム分の画像データの転送が行われる。なお、送信同期信号Ｖ_ACTは切替制御回路３８において生成される。

本実施の形態におけるＬＣＤコントローラ４００は画像データをバッファリングするためのメモリを搭載していない。そこで、ＬＣＤコントローラ４００は、送信同期信号Ｖ_ACTが有効期間の立ち上がりに同期して、フレームバッファ回路３０，３２のいずれか一方に保持されている画像データを処理したものであるサブＯＳＤバッファ回路１８の表示用画像データをＬＣＤＩ／Ｆ２０を介して読み出し、表示用画像データを画像転送クロックＤ_CLKに同期してＬＣＤ表示装置４０２へ順次転送する。これにより、ＬＣＤ表示装置４０２は表示用画像データで順次更新され、ＬＣＤ表示装置４０２に画像が表示される。すなわち、本実施の形態では、少なくとも２フレーム分の画像データを保持しておくことができるように複数のフレームバッファ回路３０，３２を備え、フレームバッファ回路３０，３２のいずれか一方を画像出力に用いることによって、ＬＣＤコントローラ４００にバッファメモリを搭載することなく画像表示を行うことを可能とする。このとき、取得同期信号Ｖ_REFと送信同期信号Ｖ_ACTとの同期を取る必要があるが、この同期調整方法については、切替制御回路３８及び切替回路３４による切替処理と共に後述する。

本実施の形態では、インターフェース装置１０２にＪＰＥＧラインバッファ２２、ＪＰＥＧコーデック（ＣＯＤＥＣ）２４及びコードバッファ回路２６を設けられても良い。この場合、画像データを圧縮状態又は非圧縮状態で外部メモリに記憶させることができる。

ＪＰＥＧラインバッファ２２は、レート変更バッファ１２からフルサイズの原画像データ、又は、Ｈ／Ｖスケーラ１４からサイズ変更された原画像データ、又は、フレームバッファ回路３０若しくは３２から装飾合成画像データを受けて、ＪＰＥＧコーデック２４における処理が終了するまで画像データを保持する。いずれの画像データをＪＰＥＧラインバッファ２２に保持させるかは、ＣＰＵ３００からの制御信号により選択することができる構成とすることが好ましい。ＪＰＥＧコーデック２４、コードバッファ回路２６及びＣＰＵ３００は、図９の同一の符号を付された構成部と同様の機能を有する。

ＣＰＵ３００は、ユーザからの表示対象となる画像データの指定を受けて、外部メモリに保存されているＪＰＥＧコードで表現された画像データを読み出し、ＣＰＵＩ／Ｆ２８を介してコードバッファ回路２６へ転送する。ＪＰＥＧコーデック２４は、ＣＰＵ３００からの解凍処理の指示信号を受けて、コードバッファ回路２６にバッファリングされたＪＰＥＧコードをビットマップ形式等の画像データに解凍処理する。解凍処理された画像データは、ＪＰＥＧラインバッファ２２を介してＨ／Ｖスケーラ１４へ転送される。Ｈ／Ｖスケーラ１４では、必要に応じて画像データの画面サイズが変換されてフレームバッファ回路３０又は３２へ出力される。これにより、外部メモリに保存された画像データをＬＣＤ表示装置４０２へ表示させることができる。

次に、切替制御回路３８における送信同期信号Ｖ_ACT及び切替信号Ｖ_SWTの生成、並びに、送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの同期調整について説明する。

＜第１の制御方法＞
第１の制御方法では、新たな１フレーム分の画像信号に対するバッファリングの終了時点に同期させてフレームバッファ回路３０及び３２の入出力の切り替え制御を行う。図２及び図３に、第１の制御方法を適用した場合の各信号のタイミングチャートを示す。図２及び図３において、横軸は時間を示し、縦軸は信号の振幅を示す。

タイミングジェネレータ３６は、システムの基本クロックを受けて、基本クロックに基づいて画像転送クロックＤ_CLK及び取得同期信号Ｖ_REFを生成する。画像転送クロックＤ_CLKは、基本クロックを分周回路等で分周して生成することができる。

取得同期信号Ｖ_REFは、ユーザによる撮像装置の電源オン操作やシャッタ操作等に応じて生成される。ＣＰＵ３００は、ユーザによる撮像装置の操作等に基づいて取得同期信号Ｖ_REFの生成開始を指示する信号をタイミングジェネレータ３６へ送信する。タイミングジェネレータ３６は、ＣＰＵ３００から指示信号を受けると、図２（ａ）及び図３（ａ）に示すように、取得同期信号Ｖ_REFを生成する。取得同期信号Ｖ_REFは所定の有効時間Ｔ₁だけハイレベルを維持し、続いて所定のブランキング時間Ｔ₂だけローレベルを維持するサイクルを繰り返す。すなわち、取得同期信号Ｖ_REFは、有効時間Ｔ₁とブランキング期間Ｔ₂を加算した所定の周期Ｔ₃を有する。

取得同期信号Ｖ_REFは、固体撮像素子２００及び固体撮像素子Ｉ／Ｆ１０へ入力される。固体撮像素子２００では、取得同期信号Ｖ_REFの立ち上がりに同期して新たなフレームの画像が取得され、取得同期信号Ｖ_REFがハイレベルを維持している間に１フレーム分の画像信号が出力される。固体撮像素子Ｉ／Ｆ１０では、取得同期信号Ｖ_REFに同期して固体撮像素子２００からの画像信号が受信される。

切替制御回路３８は、タイミングジェネレータ３６から取得同期信号Ｖ_REFを受信する。切替制御回路３８は、取得同期信号Ｖ_REFを受けて、取得同期信号Ｖ_REFに基づいて送信同期信号Ｖ_ACT及び切替信号Ｖ_SWTを生成する。切替制御回路３８は、通常は所定の有効時間Ｔ₄だけハイレベルとされ、続いて所定のブランキング期間Ｔ₅だけローレベルとされる送信同期信号Ｖ_ACTを生成する。

一般的に、固体撮像素子２００での画像の取得に掛かる時間よりもＬＣＤコントローラ４００へ画像データを送出する時間の方が短いので、送信同期信号Ｖ_ACTの周期Ｔ₆は取得同期信号Ｖ_REFの周期Ｔ₃よりも短く設定される。また、取得同期信号Ｖ_REFの周期Ｔ₃が送信同期信号Ｖ_ACTの周期Ｔ₆の整数倍となるように設定される。具体的には、取得同期信号Ｖ_REFの周期Ｔ₃が送信同期信号Ｖ_ACTの周期Ｔ₆の２〜５倍となるように設定される。従って、図２及び図３に示すように、取得同期信号Ｖ_REFの周期Ｔ₃を経過する間に送信同期信号Ｖ_ACTは複数回繰り返される。

タイミングジェネレータ３６から出力される画像転送クロックＤ_CLK及び切替制御回路３８から出力される送信同期信号Ｖ_ACTは、ＬＣＤＩ／Ｆ２０及びＬＣＤコントローラ４００に入力され、上記のように、画像転送クロックＤ_CLK及び送信同期信号Ｖ_ACTに基づいて表示用画像データをＬＣＤ表示装置４０２へ転送して画像を表示させる。

このように、インターフェース装置１０２は、所定の周期Ｔ₆で繰り返される送信同期信号Ｖ_ACTに同期させて、フレームバッファ回路３０又は３２に保持されている画像データをサブＯＳＤバッファ回路、ＬＣＤＩ／Ｆ２０、ＬＣＤコントローラ４００を介してＬＣＤ表示装置４０２に表示させている。ところが、ユーザの操作等により取得同期信号Ｖ_REFの周期がずらされた場合に、取得同期信号Ｖ_REFと送信同期信号Ｖ_ACTとの立ち上がりに位相差が生ずるので、画像の表示タイミングを示す送信同期信号Ｖ_ACT及びフレームバッファ回路３０，３２の入出力の切替タイミングを示す切替信号Ｖ_SWTを取得同期信号Ｖ_REFに同期させる必要がある。

フレームバッファ回路３０及び３２は、固体撮像素子２００から新たな１フレーム分の画像データが転送されて、その画像データのバッファリング、加工処理及び圧縮処理が終了した時点で入出力を切り替える必要がある。切替制御回路３８は、図２（ｂ）及び図３（ｂ）に示すように、取得同期信号Ｖ_REFがハイレベルからローレベルに変化した時点、すなわち固体撮像素子２００から１フレーム分の画像信号がバッファリングされた時点から所定の待機時間Ｔ₇が経過した後にパルスを有する切替信号Ｖ_SWTを生成する。切替信号Ｖ_SWTは、切替回路３４へ出力される。切替回路３４は、切替制御回路３８から切替信号Ｖ_SWTを受けて、フレームバッファ回路３０及び３２の入出力を切り替える。このとき、上記のように、フレームバッファ回路３０及び３２のいずれか一方の入力が相補的にＨ／Ｖスケーラ１４に接続されるように切替回路３４のスイッチングが行われる。また、フレームバッファ回路３０及び３２のいずれか一方の出力はＪＰＥＧラインバッファ２２に接続され、他方の出力はサブＯＳＤバッファ回路１８に接続されるように切替回路３４のスイッチングが行われる。

例えば、フレームバッファ回路３０の出力がサブＯＳＤバッファ回路１８に接続され、フレームバッファ回路３２の入力及び出力がＨ／Ｖスケーラ１４及びＪＰＥＧラインバッファ２２へそれぞれ接続されている状態で新たに切替信号Ｖ_SWTが立ち上げられた場合、フレームバッファ回路３０の入力及び出力がＨ／Ｖスケーラ１４及びＪＰＥＧラインバッファ２２へそれぞれ接続され、フレームバッファ回路３２の出力がサブＯＳＤバッファ回路１８に接続されている状態となるように切替回路３４がスイッチングされる。

このとき、待機時間Ｔ₇は、画像データのバッファリングが終了してからその画像データに対する加工処理及び圧縮処理が終了するまでの時間よりも長い時間に設定することが好適である。例えば、ＪＰＥＧコーデック２４から１フレーム分の画像データに対する圧縮処理が終了したことを示す制御信号を受ける構成とし、この制御信号を受けた時点で切替信号Ｖ_SWTを立ち上げるようにすることが好適である。これによって、画像データのバッファリングが終了してからその画像データに対する加工処理及び圧縮処理が終了するまでの間、フレームバッファ回路３０及び３２の入出力の接続状態が維持され、加工処理又は圧縮処理を確実に実行させることができる。

さらに、切替制御回路３８は、取得同期信号Ｖ_REFがハイレベルからローレベルに変化した時点で、送信同期信号Ｖ_ACTがハイレベルであるのか、ローレベルであるのかを調査する。

図２に示すように、取得同期信号Ｖ_REFがハイレベルからローレベルに変化した時刻ｔ₁で送信同期信号Ｖ_ACTがハイレベルであれば、図２（ｃ）に示すように、送信同期信号Ｖ_ACTを直ちにローレベルとする。そして、ブランキング時間Ｔ₅が経過した時刻ｔ₂で送信同期信号Ｖ_ACTをハイレベルに立ち上げる。このとき、固体撮像素子２００での画像の取得に掛かる時間はＬＣＤコントローラ４００へ画像データを送出する時間よりも一般的に短かく、取得同期信号Ｖ_REFの周期Ｔ₃は送信同期信号Ｖ_ACTの周期Ｔ₆の２〜５倍となるように設定されているので、送信同期信号Ｖ_ACTがハイレベルである状態、すなわちＬＣＤ表示装置４０２での表示処理がフレームの途中にある状態で新たに送信同期信号Ｖ_ACTを同期させても、送信同期信号Ｖ_ACTの前の周期と同一の表示用画像データの表示が行われている可能性が高いのでＬＣＤ表示装置４０２の表示画像を乱れさせる可能性は少ない。

また、本実施の形態の変形例として、新たな画像データのバッファリングの終了並びに画像データの加工処理及び圧縮処理の終了を検知した後、所定の待機期間Ｔ_Wだけ送信同期信号Ｖ_ACTを強制的にローレベルとすることを待機し、待機時間Ｔ_Wの間に送信同期信号Ｖ_ACTがブランキング期間となるか否かを調査し、できるだけ送信同期信号Ｖ_ACTがブランキング期間であるときに取得同期信号Ｖ_REFと同期させることも好適である。図２（ｄ）に示すように、待機期間Ｔ_W内に送信同期信号Ｖ_ACTが立ち下がり、ブランキング期間となった場合には、送信同期信号Ｖ_ACTがローレベルになった時点から周期Ｔ₅経過後に送信同期信号Ｖ_ACTを立ち上げる。図２（ｅ）に示すように、所定の期間Ｔ_W内に送信同期信号Ｖ_ACTがブランキング期間とならなかった場合には、待機時間Ｔ_W経過後に送信同期信号Ｖ_ACTを立ち下げてブランキング期間とし、送信同期信号Ｖ_ACTがローレベルになった時点から周期Ｔ₅経過後に送信同期信号Ｖ_ACTを立ち上げる。

一方、図３に示すように、取得同期信号Ｖ_REFがハイレベルからローレベルに変化した時刻ｔ₃で送信同期信号Ｖ_ACTがローレベルであれば、時刻ｔ₃からさらにブランキング時間Ｔ₅が経過するまで待機し、時刻ｔ₄で送信同期信号Ｖ_ACTをハイレベルに立ち上げる。この場合は、送信同期信号Ｖ_ACTがローレベルである状態、すなわちＬＣＤ表示装置４０２のブランキング期間にある状態で新たに送信同期信号Ｖ_ACTを同期させているので、ＬＣＤ表示装置４０２の表示画像を乱れさせることはない。

これにより、送信同期信号Ｖ_ACTがハイレベルである状態、すなわちＬＣＤ表示装置４０２での表示処理がフレームの途中にある状態で送信同期信号Ｖ_ACTを同期させる処理を行う頻度を少なくすることができる。その結果、ＬＣＤ表示装置４０２の表示画像を乱れさせる可能性を低減することができる。

なお、図２及び図３の場合において、ブランキング時間Ｔ₂は、待機時間Ｔ₇と同様に、画像データのバッファリングが終了してからその画像データに対する加工処理及び圧縮処理が終了するまでの時間よりも長い時間に設定することが好適である。例えば、ＪＰＥＧコーデック２４から１フレーム分の画像データに対する圧縮処理が終了したことを示す制御信号を受ける構成とし、この制御信号を受けた時点で切替信号Ｖ_SWTを立ち上げるようにすることが好適である。

＜第２の制御方法＞
上記第１の制御方法は、送信同期信号Ｖ_ACTの状況に拘らず、取得同期信号Ｖ_REFの変化に合わせて送信同期信号Ｖ_ACTを強制的に同期させるものであった。第２の制御方法では、複数の周期に亘って送信同期信号Ｖ_ACTの周期を調整することによって取得同期信号Ｖ_REFに同期させる。

図４に、第２の制御方法で用いられる切替制御回路３８の構成を示す。切替制御回路３８は、第１のエッジ検出回路４０、第２のエッジ検出回路４２、位相差計数回路４４、同期信号生成回路４６及び切替信号生成回路４８を含んで構成される。

第１のエッジ検出回路４０には、同期信号生成回路４６で生成された送信同期信号Ｖ_ACTがフィードバック入力される。第２のエッジ検出回路４２には、タイミングジェネレータ３６から取得同期信号Ｖ_REFが入力される。エッジ検出回路４０及び４２では、それぞれ送信同期信号Ｖ_ACT及び取得同期信号Ｖ_REFの変化を示すエッジが検出され、エッジが検出された時点で位相差計数回路４４及び切替信号生成回路４８へ検出通知信号が出力される。

位相差計数回路４４では、タイミングジェネレータ３６から画像転送クロックＤ_CLK並びに第１及び第２のエッジ検出回路４０，４２から検出通知信号を受けて、取得同期信号Ｖ_REFと送信同期信号Ｖ_ACTとの立ち下がり時刻の位相差を求め、送信同期信号Ｖ_ACTの位相を補正するための補正クロック信号ＡＤＪ＿ＮＵＭ、補正フレーム信号ＡＤＪ＿ＦＲＭ及び補正開始信号ＡＤＪ＿ＳＴを同期信号生成回路４６へ出力する。また、同期信号生成回路４６から送信同期信号Ｖ_ACTの位相の補正が終了したことを示す補正終了信号ＡＤＪ＿ＥＮＤを受けて、切替指示信号ＳＷ＿ＳＴを切替信号生成回路４８へ出力する。

同期信号生成回路４６は、送信同期信号Ｖ_ACTを生成してＬＣＤＩ／Ｆ２０及びＬＣＤコントローラ４００へ出力する。同期信号生成回路４６は、位相差計数回路４４から補正クロック信号ＡＤＪ＿ＮＵＭ、補正フレーム信号ＡＤＪ＿ＦＲＭ及び補正開始信号ＡＤＪ＿ＳＴを受けて、送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相がずれた場合に送信同期信号Ｖ_ACTの位相を補正する機能も有する。また、切替信号生成回路４８は、切替指示信号ＳＷ＿ＳＴ及び検出通知信号を受けて、フレームバッファ回路３０及び３２を切り替えるための切替信号Ｖ_SWTを生成して出力する。

図６（ａ）〜図６（ｃ）に取得同期信号Ｖ_REFと送信同期信号Ｖ_ACTとの位相がずれた場合の典型的な関係を示す。第１の実施の形態と同様に、取得同期信号Ｖ_REFは、撮像装置の電源操作又はシャッタ操作等に応じてタイミングジェネレータ３６で生成される。取得同期信号Ｖ_REFは所定の有効時間Ｔ₁だけハイレベルを維持し、続いて所定のブランキング時間Ｔ₂だけローレベルを維持するサイクルを繰り返す。すなわち、取得同期信号Ｖ_REFは、有効時間Ｔ₁とブランキング期間Ｔ₂を加算した所定の周期Ｔ₃を有する。また、送信同期信号Ｖ_ACTは、通常は所定の有効時間Ｔ₄だけハイレベルとされ、続いて所定のブランキング期間Ｔ₅だけローレベルとされる。送信同期信号Ｖ_ACTの周期Ｔ₆は取得同期信号Ｖ_REFの周期Ｔ₃よりも短く設定される。ここで、取得同期信号Ｖ_REFの周期Ｔ₃が送信同期信号Ｖ_ACTの周期Ｔ₆の整数倍となるように設定される。具体的には、取得同期信号Ｖ_REFの周期Ｔ₃が送信同期信号Ｖ_ACTの周期Ｔ₆の２〜５倍となるように設定される。

まず、図５のフローチャートを参照して、送信同期信号Ｖ_ACTのブランキング期間を増加させて送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれを補正する方法について説明する。以下の処理は、送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとが時間的な変化に沿って実行される。

ステップＳ１０では、撮像装置の電源がオンにされた、又は、撮像装置のシャッタが押された等のユーザからの撮像指示があったか否かが判断される。ＣＰＵ３００は、ユーザからの撮像指示があれば、タイミングジェネレータ３６へ指示信号を出力して取得同期信号Ｖ_REFの出力を開始させると共にステップＳ１２に処理を移行させる。撮像指示がなければステップＳ１０の処理を繰り返す。

ステップＳ１２では、位相差計数回路４４において送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれを示すカウンタ値が０に初期設定される。ステップＳ１４では、取得同期信号Ｖ_REFがローレベルになったか否かが判断される。第２のエッジ検出回路４２にタイミングジェネレータ３６から取得同期信号Ｖ_REFが入力され、取得同期信号Ｖ_REFがローレベルになったか否かが判断される。取得同期信号Ｖ_REFがローレベルになった場合にはエッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力され、ステップＳ１６へ処理が移行される。取得同期信号Ｖ_REFがハイレベルである場合には、ステップＳ１４の判定処理を繰り返す。

ステップＳ１６では、送信同期信号Ｖ_ACTがローレベルであるか否かが判断される。第１のエッジ検出回路４０に同期信号生成回路４６で生成された送信同期信号Ｖ_ACTがフィードバック入力され、送信同期信号Ｖ_ACTがローレベルであるか否かが検出される。送信同期信号Ｖ_ACTがローレベルである場合にはステップＳ２４に処理を移行させ、ハイレベルである場合にはステップＳ１８へ処理を移行させる。

ステップＳ１８では、位相差計数回路４４においてカウンタ値が増加される。位相差計数回路４４は、第２のエッジ検出回路４２から取得同期信号Ｖ_REFがローレベルになったことを示す検出通知信号を受けると、画像転送クロックＤ_CLKの１クロックパルスに応じてカウンタ値を１だけ増加させる。すなわち、図６（ａ）及び図６（ｂ）の位相差θ_a及びθ_bに示すように、カウンタ値はステップＳ１４で取得同期信号Ｖ_REFがローレベルになった時点からの時間を示す値となる。画像転送クロックＤ_CLKが所定のクロックパルス数、例えば、１クロックパルスだけカウントされるとステップＳ２０へ処理が移行される。

ステップＳ２０では、送信同期信号Ｖ_ACTがローレベルになったか否かが判断される。第１のエッジ検出回路４０は、送信同期信号Ｖ_ACTのフィードバック入力を受けて、送信同期信号Ｖ_ACTがローレベルになったか否かを検出する。送信同期信号Ｖ_ACTがローレベルになった場合には、エッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力されると共にステップＳ２４に処理が移行される。ハイレベルを維持している場合にはステップＳ２２へ処理を移行させる。

ステップＳ２０において送信同期信号Ｖ_ACTがローレベルになったことが検出された場合、図６（ａ）に示すように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに少なくとも一度は送信同期信号Ｖ_ACTがローレベルになったこととなる。この場合、位相差計数回路４４は、第１のエッジ検出回路４０からの検出通知信号を受けてカウンタ値の増加を止める。従って、位相差計数回路４４のカウンタ値は、取得同期信号Ｖ_REFがローレベルになった時点から送信同期信号Ｖ_ACTがローレベルになった時点までの位相差θ_aを示す値となる。

ステップＳ２２では、取得同期信号Ｖ_REFがハイレベルになったか否かが判断される。第２のエッジ検出回路４２は、タイミングジェネレータ３６から入力される取得同期信号Ｖ_REFがハイレベルになったか否かを検出する。取得同期信号Ｖ_REFがハイレベルになった場合にはエッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力され、ステップＳ２８へ処理が移行される。取得同期信号Ｖ_REFがローレベルを維持している場合には、ステップＳ１６に処理を戻す。

ステップＳ２２において取得同期信号Ｖ_REFがハイレベルになったことが検出された場合、図６（ｂ）に示すように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに一度も送信同期信号Ｖ_ACTがローレベルにならなかったことになる。この場合、位相差計数回路４４は、第１のエッジ検出回路４０からの検出通知信号を受けてカウンタ値の増加を止める。従って、位相差計数回路４４のカウンタ値は、取得同期信号Ｖ_REFがローレベルになった時点から次に取得同期信号Ｖ_REFがハイレベルになった時点までの位相差θ_bを示す値となる。

ステップＳ２４では、送信同期信号Ｖ_ACTがハイレベルになったか否かが判断される。第１のエッジ検出回路４０は、送信同期信号Ｖ_ACTのフィードバック入力を受けて、送信同期信号Ｖ_ACTがハイレベルになったか否かを検出する。送信同期信号Ｖ_ACTがハイレベルになった場合には、第１のエッジ検出回路４０からエッジを検出したことを示す検出通知信号が位相差計数回路４４へ送信されると共にステップＳ３６に処理が移行される。ローレベルを維持している場合にはステップＳ２６へ処理を移行させる。

ステップＳ２４において送信同期信号Ｖ_ACTがハイレベルになったことが検出された場合、図６（ｃ）に示すように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに、送信同期信号Ｖ_ACTがローレベルになり、再びハイレベルに変化したこととなる。この場合、ステップＳ３６以降の処理によって、位相差計数回路４４は送信同期信号Ｖ_ACTがハイレベルになった時点から取得同期信号Ｖ_REFがハイレベルになる時点までの位相差θ_cを計測する。ステップＳ３６以降の処理は後述する。

ステップＳ２６では、取得同期信号Ｖ_REFがハイレベルになったか否かが判断される。第２のエッジ検出回路４２は、タイミングジェネレータ３６から入力される取得同期信号Ｖ_REFがハイレベルになったか否かを検出する。取得同期信号Ｖ_REFがハイレベルになった場合には、エッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力され、ステップＳ２８へ処理が移行される。取得同期信号Ｖ_REFがローレベルを維持している場合には、ステップＳ２４に処理を戻す。

ステップＳ２８では、送信同期信号Ｖ_ACTの１フレーム当たりの位相補正量を補正クロック信号ＡＤＪ＿ＮＵＭとして算出する。位相差計数回路４４は、カウンタ値を予め設定された補正フレーム信号ＡＤＪ＿ＦＲＭの値で除算して補正クロック信号ＡＤＪ＿ＮＵＭを算出する。補正フレーム信号ＡＤＪ＿ＦＲＭは、位相補正を行う送信同期信号Ｖ_ACTのフレーム数を示す値である。補正フレーム信号ＡＤＪ＿ＦＲＭは、通常数フレーム〜数十フレームの範囲に設定される。

ステップＳ３０では、位相差計数回路４４から同期信号生成回路４６に対して補正クロック信号ＡＤＪ＿ＮＵＭ及び補正フレーム信号ＡＤＪ＿ＦＲＭが送信される。続いて、ステップＳ３２では、位相差計数回路４４から同期信号生成回路４６に対して補正開始信号ＡＤＪ＿ＳＴが送信され、補正フレーム信号ＡＤＪ＿ＦＲＭのフレーム数の送信同期信号Ｖ_ACTにおけるブランキング期間を補正クロック信号ＡＤＪ＿ＮＵＭで表される時間だけ増加させることによって取得同期信号Ｖ_REFとの位相のずれが補正される。

例えば、カウンタ値が１００であり、補正フレーム信号ＡＤＪ＿ＦＲＭの値が２フレームであったなら、位相差計数回路４４において補正クロック信号ＡＤＪ＿ＮＵＭ＝１００÷２＝５０と算出される。同期信号生成回路４６は、補正開始信号ＡＤＪ＿ＳＴを受けると、補正フレーム信号ＡＤＪ＿ＦＲＭ及び補正クロック信号ＡＤＪ＿ＮＵＭに基づいて、２フレーム分の送信同期信号Ｖ_ACTにおいてそれぞれ画像転送クロックＤ_CLKの５０クロック分だけブランキング期間を増加させる位相補正処理を行う。

ステップＳ３４では、位相補正処理が終了したか否かが判断される。同期信号生成回路４６では、ステップＳ３２における送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相差の補正が終了した場合、処理が終了したことを示す補正終了信号ＡＤＪ＿ＥＮＤを位相差計数回路４４へ出力する。位相差計数回路４４では、補正終了信号ＡＤＪ＿ＥＮＤを受けると、切替指示信号ＳＷ＿ＳＴを切替信号生成回路４８に出力すると共に、ステップＳ１２へ移行して処理を繰り返す。切替信号生成回路４８は、切替指示信号ＳＷ＿ＳＴを受けて、フレームバッファ回路３０及び３２を切り替えるための切替信号Ｖ_SWTを生成して切替回路３４へ出力する。

ステップＳ３６では、位相差計数回路４４において送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれを示すカウンタ値が０に初期設定される。ステップＳ３８では、取得同期信号Ｖ_REFがハイレベルになったか否かが判断される。第２のエッジ検出回路４２では、取得同期信号Ｖ_REFがハイレベルになったか否かが判断される。取得同期信号Ｖ_REFがハイレベルになった場合にはエッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力され、ステップＳ４２へ処理が移行される。取得同期信号Ｖ_REFがローレベルを維持している場合には、ステップＳ４０に処理を移行させる。

ステップＳ４０では、位相差計数回路４４においてカウンタ値が増加される。位相差計数回路４４は、第２のエッジ検出回路４２から検出通知信号を受けると、画像転送クロックＤ_CLKの１クロックパルスに応じてカウンタ値を１だけ増加させる。すなわち、図６（ｃ）に示すように、カウンタ値はステップＳ２４で送信同期信号Ｖ_ACTがハイレベルになった時点から取得同期信号Ｖ_REFがハイレベルに戻るまでの位相差θ_cを示す値となる。画像転送クロックＤ_CLKが所定のクロックパルス数、例えば、１クロックパルスだけカウントされるとステップＳ３８へ処理が移行される。

一方、ステップＳ４２〜Ｓ４８では、上記ステップＳ２８〜ステップＳ３４と同様の処理が行われる。すなわち、位相差計数回路４４において、補正クロック信号ＡＤＪ＿ＮＵＭが算出され、同期信号生成回路４６において補正フレーム信号ＡＤＪ＿ＦＲＭ及び補正クロック信号ＡＤＪ＿ＮＵＭに基づいて送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれが補正され、補正処理が終了した時点で切替信号生成回路４８において切替信号Ｖ_SWTが切替回路３４へ出力される。

以上のように、本実施の形態による補正処理を随時行うことによって、図６（ａ）〜（ｃ）に示すような送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれを送信同期信号Ｖ_ACTのブランキング期間を増加させることによって補正することができる。なお、図７に示すように、取得同期信号Ｖ_REFがローレベルとなって再びハイレベルとなる間に複数のフレーム分の送信同期信号Ｖ_ACTが含まれる場合でも上記処理によって送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれを補正することができる。

また、送信同期信号Ｖ_ACTのブランキング時間は、画像データのバッファリングが終了してからその画像データに対する加工処理及び圧縮処理が終了するまでの時間よりも長い時間に設定しておくことが好適である。本実施の形態では、送信同期信号Ｖ_ACTのブランキング時間を増加させて位相補正を行うので、少なくとも画像データに対する加工処理及び圧縮処理が終了する前にフレームバッファ回路３０及び３２が切り替えられることを防ぐことができる。なお、ＪＰＥＧコーデック２４から１フレーム分の画像データに対する圧縮処理が終了したことを示す制御信号を受ける構成とし、この制御信号を受けた後に送信同期信号Ｖ_ACTを立ち上げるように構成しても良い。

＜変形例＞
上記第２の実施の形態では、送信同期信号Ｖ_ACTのブランキング期間を増加させることによって取得同期信号Ｖ_REFと同期させている。本変形例では、送信同期信号Ｖ_ACTのブランキング期間を増減させることによって取得同期信号Ｖ_REFと同期させる。

本変形例における切替制御回路３８は、上記第２の実施の形態と同様の構成を有するが、位相差計数回路４４においてフラグＭｉｎｕｓ＿Ｆｌａｇが用いられている点で異なっている。フラグＭｉｎｕｓ＿Ｆｌａｇの値は、位相補正処理を行う際に送信同期信号Ｖ_ACTのブランキング期間を増加させるか減少させるかを示すものであり、初期設定値は増加を示す“０”であり、必要に応じて減少を示す“１”に設定される。以下、図８のフローチャートを参照して、本変形例における送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相補正処理について説明する。

ステップＳ５０では、撮像装置の電源がオンにされた、又は、撮像装置のシャッタが押された等のユーザからの撮像指示があったか否かが判断される。ＣＰＵ３００は、ユーザからの撮像指示があれば、タイミングジェネレータ３６へ指示信号を出力して取得同期信号Ｖ_REFの出力を開始させると共にステップＳ５２に処理を移行させる。撮像指示がなければステップＳ５０の処理を繰り返す。

ステップＳ５２では、位相差計数回路４４において送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれを示すカウンタ値が０に初期設定される。ステップＳ５４では、取得同期信号Ｖ_REFがローレベルになったか否かが判断される。第２のエッジ検出回路４２にタイミングジェネレータ３６から取得同期信号Ｖ_REFが入力され、取得同期信号Ｖ_REFがローレベルになったか否かが判断される。取得同期信号Ｖ_REFがローレベルになった場合にはエッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力されると共にステップＳ５６へ処理が移行される。取得同期信号Ｖ_REFがハイレベルである場合には、ステップＳ５４の判定処理を繰り返す。

ステップＳ５６では、送信同期信号Ｖ_ACTがローレベルであるか否かが判断される。第１のエッジ検出回路４０に同期信号生成回路４６で生成された送信同期信号Ｖ_ACTがフィードバック入力され、送信同期信号Ｖ_ACTがローレベルであるか否かが検出される。送信同期信号Ｖ_ACTがローレベルである場合にはステップＳ６２に処理を移行させ、ハイレベルである場合にはステップＳ５８へ処理を移行させる。

ステップＳ５８では、送信同期信号Ｖ_ACTがローレベルになったか否かが判断される。第１のエッジ検出回路４０は、送信同期信号Ｖ_ACTのフィードバック入力を受けて、送信同期信号Ｖ_ACTがローレベルになったか否かを検出する。送信同期信号Ｖ_ACTがローレベルになった場合には、エッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力されると共にステップＳ６２に処理が移行される。ハイレベルを維持している場合にはステップＳ６０へ処理を移行させる。

ステップＳ５８において送信同期信号Ｖ_ACTがローレベルになったことが検出された場合、図６（ａ）に示したように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに少なくとも一度は送信同期信号Ｖ_ACTがローレベルになったこととなる。

ステップＳ６０では、取得同期信号Ｖ_REFがハイレベルになったか否かが判断される。第２のエッジ検出回路４２は、タイミングジェネレータ３６から入力される取得同期信号Ｖ_REFがハイレベルになったか否かを検出する。取得同期信号Ｖ_REFがハイレベルになった場合にはエッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力され、ステップＳ６６へ処理が移行される。取得同期信号Ｖ_REFがローレベルを維持している場合には、ステップＳ５６に処理を戻す。

ステップＳ６０において取得同期信号Ｖ_REFがハイレベルになったことが検出された場合、図６（ｂ）に示したように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに一度も送信同期信号Ｖ_ACTがローレベルにならなかったことになる。

ステップＳ６２では、送信同期信号Ｖ_ACTがハイレベルになったか否かが判断される。第１のエッジ検出回路４０は、送信同期信号Ｖ_ACTのフィードバック入力を受けて、送信同期信号Ｖ_ACTがハイレベルになったか否かを検出する。送信同期信号Ｖ_ACTがハイレベルになった場合には、第１のエッジ検出回路４０からエッジを検出したことを示す検出通知信号が位相差計数回路４４へ送信されると共にステップＳ７４に処理が移行される。ローレベルを維持している場合にはステップＳ６４へ処理を移行させる。

ステップＳ６２において送信同期信号Ｖ_ACTがハイレベルになったことが検出された場合、図６（ｃ）に示すように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに、送信同期信号Ｖ_ACTがローレベルになり、再びハイレベルに変化したこととなる。

ステップＳ６４では、取得同期信号Ｖ_REFがハイレベルになったか否かが判断される。第２のエッジ検出回路４２は、タイミングジェネレータ３６から入力される取得同期信号Ｖ_REFがハイレベルになったか否かを検出する。取得同期信号Ｖ_REFがハイレベルになった場合には、エッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力され、ステップＳ６６へ処理が移行される。取得同期信号Ｖ_REFがローレベルを維持している場合には、ステップＳ６２に処理を戻す。

ステップＳ６６では、位相差計数回路４４においてフラグＭｉｎｕｓ＿Ｆｌａｇの値が“１”にセットされる。すなわち、図６（ａ）のように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに送信同期信号Ｖ_ACTがローレベルになり、次に取得同期信号Ｖ_REFがハイレベルになるまでに送信同期信号Ｖ_ACTがローレベルを維持した場合、及び、図６（ｂ）のように、取得同期信号Ｖ_REFがローレベルになってから次に取得同期信号Ｖ_REFがハイレベルになるまでに一度も送信同期信号Ｖ_ACTがローレベルにならなかった場合には送信同期信号Ｖ_ACTのブランキング期間を短縮する処理を行うこととなる。

ステップＳ６８では、送信同期信号Ｖ_ACTがハイレベルになったか否かが判断される。第１のエッジ検出回路４０は、送信同期信号Ｖ_ACTのフィードバック入力を受けて、送信同期信号Ｖ_ACTがハイレベルになったか否かを検出する。送信同期信号Ｖ_ACTがハイレベルになった場合には、第１のエッジ検出回路４０からエッジを検出したことを示す検出通知信号が位相差計数回路４４へ送信されると共にステップＳ７２に処理が移行される。ローレベルを維持している場合にはステップＳ７０へ処理を移行させる。

ステップＳ７０では、位相差計数回路４４においてカウンタ値が増加される。位相差計数回路４４は、画像転送クロックＤ_CLKの１クロックパルスに応じてカウンタ値を１だけ増加させる。すなわち、カウンタ値は、図６（ａ）又は図６（ｂ）のタイミングチャートの状況において、ステップＳ６４で取得同期信号Ｖ_REFがハイレベルになった時点からステップＳ６８において送信同期信号Ｖ_ACTがハイレベルになるまでの位相差θ’_a又はθ’_bを示す値となる。画像転送クロックＤ_CLKが所定のクロックパルス数、例えば、１クロックパルスだけカウントされるとステップＳ６８へ処理が戻される。

ステップＳ７２では、カウント値が補数に変換される。位相差計数回路４４は、フラグＭｉｎｕｓ＿Ｆｌａｇの値が“１”であるか否かを調査し、フラグＭｉｎｕｓ＿Ｆｌａｇの値が“１”であればカウント値を補数に変換する。これにより、カウント値は負の値を示すこととなる。その後、ステップＳ８０へ処理を移行させる。

ステップＳ７４では、カウンタ値が０に初期設定される。ステップＳ７６では、取得同期信号Ｖ_REFがハイレベルになったか否かが判断される。第２のエッジ検出回路４２は、タイミングジェネレータ３６から入力される取得同期信号Ｖ_REFがハイレベルになったか否かを検出する。取得同期信号Ｖ_REFがハイレベルになった場合には、エッジを検出したことを示す検出通知信号が位相差計数回路４４及び切替信号生成回路４８へ出力され、ステップＳ８０へ処理が移行される。取得同期信号Ｖ_REFがローレベルを維持している場合にはステップＳ７８に処理を移行させる。

ステップＳ７８では、位相差計数回路４４においてカウンタ値が増加される。位相差計数回路４４は、画像転送クロックＤ_CLKの１クロックパルスに応じてカウンタ値を１だけ増加させる。すなわち、カウンタ値は、図６（ｃ）のタイミングチャートの状況において、ステップＳ６２で送信同期信号Ｖ_ACTがハイレベルになった時点からステップＳ７６において取得同期信号Ｖ_REFがハイレベルになるまでの位相差θ_cを示す値となる。画像転送クロックＤ_CLKが所定のクロックパルス数、例えば、１クロックパルスだけカウントされるとステップＳ７６へ処理が戻される。

ステップＳ８０では、送信同期信号Ｖ_ACTの１フレーム当たりの位相補正量を補正クロック信号ＡＤＪ＿ＮＵＭとして算出する。位相差計数回路４４は、カウンタ値を補正フレーム信号ＡＤＪ＿ＦＲＭの値で除算して補正クロック信号ＡＤＪ＿ＮＵＭを算出する。補正フレーム信号ＡＤＪ＿ＦＲＭは、位相補正を行う送信同期信号Ｖ_ACTのフレーム数を示す値であり、予め設定されている。補正フレーム信号ＡＤＪ＿ＦＲＭは、通常数フレーム〜数十フレームの範囲に設定される。本変形例では、図６（ａ）及び図６（ｂ）のタイミングチャートの状況では補正クロック信号ＡＤＪ＿ＮＵＭは負の値として算出され、図６（ｃ）のタイミングチャートの状況では補正クロック信号ＡＤＪ＿ＮＵＭは正の値として算出される。

ステップＳ８２では、位相差計数回路４４から同期信号生成回路４６に対して補正クロック信号ＡＤＪ＿ＮＵＭ及び補正フレーム信号ＡＤＪ＿ＦＲＭが送信される。続いて、ステップＳ８４では、位相差計数回路４４から同期信号生成回路４６に対して補正開始信号ＡＤＪ＿ＳＴが送信され、補正フレーム信号ＡＤＪ＿ＦＲＭのフレーム数の送信同期信号Ｖ_ACTにおけるブランキング期間を補正クロック信号ＡＤＪ＿ＮＵＭで表される時間だけ変化させることによって取得同期信号Ｖ_REFとの位相のずれが補正される。ここで、図６（ａ）及び図６（ｂ）のタイミングチャートの状況においては、補正クロック信号ＡＤＪ＿ＮＵＭは負の値として算出されているので、送信同期信号Ｖ_ACTのブランキング期間が短縮させられて位相差が補正される。一方、図６（ｃ）のタイミングチャートの状況においては、補正クロック信号ＡＤＪ＿ＮＵＭは正の値として算出されているので、送信同期信号Ｖ_ACTのブランキング期間が増加させられて位相差が補正される。

ステップＳ８６では、位相補正処理が終了したか否かが判断される。同期信号生成回路４６では、ステップＳ８４における送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相差の補正が終了した場合、処理が終了したことを示す補正終了信号ＡＤＪ＿ＥＮＤを位相差計数回路４４へ出力する。位相差計数回路４４では、補正終了信号ＡＤＪ＿ＥＮＤを受けると、切替指示信号ＳＷ＿ＳＴを切替信号生成回路４８に出力する。切替信号生成回路４８は、切替指示信号ＳＷ＿ＳＴを受けて、フレームバッファ回路３０及び３２を切り替えるための切替信号Ｖ_SWTを生成して切替回路３４へ出力する。

以上のように、本実施の形態による補正処理を随時行うことによって、図６（ａ）〜（ｃ）に示すような送信同期信号Ｖ_ACTと取得同期信号Ｖ_REFとの位相のずれを送信同期信号Ｖ_ACTのブランキング期間を増減させることによって補正することができる。

また、送信同期信号Ｖ_ACTのブランキング時間は、画像データのバッファリングが終了してからその画像データに対する加工処理及び圧縮処理が終了するまでの時間よりも長い時間に設定しておくことが好適である。例えば、ＪＰＥＧコーデック２４から１フレーム分の画像データに対する圧縮処理が終了したことを示す制御信号を受ける構成とし、この制御信号を受けた後に送信同期信号Ｖ_ACTを立ち上げるように構成しても良い。

本発明の実施の形態における画像処理装置の構成を示す図である。本発明の第１の制御方法におけるタイミングチャートを示す図である。本発明の第１の制御方法におけるタイミングチャートを示す図である。本発明の第２の制御方法で用いられる切替制御回路の構成を示す図である。本発明の第２の制御方法におけるフローチャートを示す図である。同期信号の位相ずれを示す図である。同期信号の位相ずれを示す図である。本発明の第２の制御方法における変形例のフローチャートを示す図である。従来の画像処理装置の構成を示す図である。同期信号のタイミングチャートを示す図である。

符号の説明

１０固体撮像素子インターフェース、１２レート変更バッファ、１４Ｈ／Ｖスケーラ、１６フレームバッファ回路、１８サブオンスクリーンバッファ回路、２０ＬＣＤインターフェース、２２ＪＰＥＧラインバッファ、２４ＪＰＥＧコーデック、２６コードバッファ回路、３０，３２フレームバッファ回路、３４切替回路、３６タイミングジェネレータ、３８切替制御回路、４０，４２エッジ検出回路、４４位相差計数回路、４６同期信号生成回路、４８切替信号生成回路、１００，１０２インターフェース装置、２００固体撮像素子、４００ＬＣＤコントローラ、４０２ＬＣＤ表示装置。

Claims

有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、
有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置であって、
前記取得同期信号と前記送信同期信号と位相差を求め、前記送信同期信号のブランキング期間を変更することによって前記取得同期信号と前記送信同期信号との位相差を補正することを特徴とするインターフェース装置。
請求項１に記載のインターフェース装置において、
前記取得同期信号の変化と前記送信同期信号の変化とを検出するエッジ検出回路と、
前記エッジ検出回路における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める位相差計数回路と、
前記位相差計数回路において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増減させることによって前記取得同期信号と前記送信同期信号との位相差を補正する同期信号生成回路と、
を備えることを特徴とするインターフェース装置。
請求項１に記載のインターフェース装置において、
前記取得同期信号の変化と前記送信同期信号の変化とを検出するエッジ検出回路と、
前記エッジ検出回路における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める位相差計数回路と、
前記位相差計数回路において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増加させることによって前記取得同期信号と前記送信同期信号との位相差を補正する同期信号生成回路と、
を備えることを特徴とするインターフェース装置。
有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、
有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置であって、
前記取得同期信号の有効期間の終了時点に合わせて、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とするインターフェース装置。
有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、
有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置であって、
前記取得同期信号の有効期間の終了時点から所定の待機時間の間に前記送信同期信号の有効期間が終了するか否かを判断し、
前記待機時間の間に前記送信同期信号の有効期間が終了しなかった場合に、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とするインターフェース装置。
請求項１〜５のいずれか１つに記載のインターフェース装置において、
それぞれが少なくとも１フレーム分の画像データを保持するためメモリ容量を有する複数のフレームバッファ回路と、
前記複数のフレームバッファ回路を、取得した画像信号を画像データとしバッファリングしていくフレームバッファ回路、又は、保持された画像データを表示用画像データとして出力していくフレームバッファ回路、として切り替える切替回路と、
前記切替回路に対して切替信号を出力して、当該切替信号に基づいて前記切替回路の切り替え制御を行う切替制御回路と、を備え、
前記切替制御回路は、前記送信同期信号及び前記取得同期信号のブランキング期間において前記切替信号を出力することを特徴とするインターフェース装置。
請求項６に記載のインターフェース装置において、
前記取得同期信号のブランキング期間の開始後、所定の待機時間が経過した後に、前記切替制御回路は、前記切替信号を出力することを特徴とするインターフェース装置。
有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、
有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置における同期調整方法であって、
前記送信同期信号のブランキング期間を変更することによって前記取得同期信号と前記送信同期信号との位相差を補正する第１の工程を含むことを特徴とする同期調整方法。
請求項８に記載の同期調整方法において、
前記取得同期信号の変化と前記送信同期信号の変化とを検出する第２の工程と、
前記第２の工程における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める第３の工程と、を備え、
前記第１の工程では、前記第３の工程において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増加させることによって前記取得同期信号と前記送信同期信号との位相差を補正することを特徴とする同期調整方法。
請求項８に記載の同期調整方法において、
前記取得同期信号の変化と前記送信同期信号の変化とを検出する第２の工程と、
前記第２の工程における前記取得同期信号及び前記送信同期信号の変化の検出結果に基づいて、前記取得同期信号と前記送信同期信号との位相差を求める第３の工程と、を備え、
前記第１の工程では、前記第３の工程において求められた前記取得同期信号と前記送信同期信号との位相差に基づいて、前記送信同期信号の複数フレームに亘って前記送信同期信号のブランキング期間を増減させることによって前記取得同期信号と前記送信同期信号との位相差を補正することを特徴とする同期調整方法。
有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、
有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置における同期調整方法であって、
前記取得同期信号の有効期間の終了時点に合わせて、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とする同期調整方法。
有効期間とブランキング期間とを含む所定の周期を有する取得同期信号に同期して、当該取得同期信号の有効期間において画像信号を取得し、
有効期間とブランキング期間とを含み、前記取得同期信号とは異なる周期を有する送信同期信号に同期して、当該送信同期信号の有効期間において表示用画像データを出力するインターフェース装置における同期調整方法であって、
前記取得同期信号の有効期間の終了時点から所定の待機時間の間に前記送信同期信号の有効期間が終了するか否かを判断し、前記待機時間の間に前記送信同期信号の有効期間が終了しなかった場合に、所定時間の前記送信同期信号のブランキング期間を開始させることを特徴とする同期調整方法。