JP2006033104A - 撮像装置及び撮像素子の集積回路 - Google Patents

撮像装置及び撮像素子の集積回路 Download PDF

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Abstract

【課題】 本発明は、撮像装置及び撮像素子の集積回路に関し、例えば動画による撮像結果を記録するビデオカメラ、電子スチルカメラ、監視装置等に適用して、ＣＭＯＳ固体撮像素子等の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができるようにする。
【解決手段】 本発明は、撮像手段３の撮像面とは逆側の面に形成された配線層により撮像手段３と画像圧縮手段６とを接続して一体化するようにして、撮像結果Ｓ１をブロック単位によりデータ圧縮して発生する符号量により、少なくとも続くブロックのデータ圧縮に供するデータ圧縮率を可変すると共に、このブロック単位の処理に対応するように撮像手段３から各光電変換部による撮像結果Ｓ１を出力する。
【選択図】 図１

Description

本発明は、撮像装置及び撮像素子の集積回路に関し、例えば動画による撮像結果を記録するビデオカメラ、電子スチルカメラ、監視装置等に適用することができる。本発明は、撮像手段の撮像面とは逆側の面に形成された配線層により撮像手段と画像圧縮手段とを接続して一体化するようにして、撮像結果をブロック単位によりデータ圧縮して発生する符号量により、少なくとも続くブロックのデータ圧縮に供するデータ圧縮率を可変すると共に、このブロック単位の処理に対応するように撮像手段から各光電変換部による撮像結果を出力することにより、ＣＭＯＳ固体撮像素子等の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができるようにする。
従来、ビデオカメラにおいては、ＣＣＤ（Charge Coupled Device ）固体撮像素子より出力される撮像結果をフレームメモリにバッファリングしてＭＰＥＧ（Moving Picture Experts Group）の手法によりブロック単位でデータ圧縮するようになされており、このＭＰＥＧ２においては、例えばＴＭ５（Test Mode 5 ）等の手法によりレート制御するようになされている。また電子スチルカメラにおいては、同様に、ＣＣＤ固体撮像素子より出力される撮像結果をフレームメモリにバッファリングし、ＪＰＥＧ（Joint Photographic Coding Experts Group ）の手法によりブロック単位でデータ圧縮するようになされており、ＭＰＥＧ２と同様にしてレート制御するようになされている。
これに対して近年、ＣＭＯＳ固体撮像素子が実用に供されるようになされている。ここでＣＣＤ固体撮像素子との対比により図１３に示すように、ＣＭＯＳ固体撮像素子は、種々の特徴を有し、例えばＣＣＤ固体撮像素子においては、電荷の蓄積開始、終了時間が全画素で同一であるのに対し、ＣＭＯＳ固体撮像素子は、電荷の蓄積開始、終了時間がコラム又は画素単位で別時刻であるとの特徴がある。
特に、図１４に示すように、ＣＣＤ固体撮像素子がシリアル伝送により各画素の撮像結果を読み出すのに対し、ＣＭＯＳ固体撮像素子は、図１５に示すように、Ｘ−Ｙアドレス制御により各画素の撮像結果を読み出すことができ、これによりＣＣＤ固体撮像素子に比して、撮像結果の読み出しに関して高い自由度を有する特徴がある。しかして図１４は、ＣＣＤ固体撮像素子からの撮像結果の出力を示す模式図であり、各画素に保持された蓄積電荷を垂直転送レジスタに転送し、ＣＣＤ固体撮像素子では、この垂直転送レジスタに転送した蓄積電荷を水平転送レジスタに順次転送しながら水平転送レジスタにより順次転送して出力する。これに対して図１５は、ＣＭＯＳ固体撮像素子からの撮像結果の出力を示す模式図であり、コラム線単位で順次各画素による撮像結果を出力する場合であり、この場合、コラム線の数の分だけ同時並列的に撮像結果を出力することができる。
このようなＣＭＯＳ固体撮像素子については、例えば特開２００４−３１７８５号公報等に、周辺回路と一体化する構成が提案されるようになされている。
これに対してこのような画像データの処理に係る符号化方式として、近年、ウエーブレット変換処理を用いた符号化方法が種々に提案されるようになされている。ここでウエーブレット変換処理においては、水平方向及び垂直方向について、それぞれ周波数の高い成分と周波数の低い成分とに画像データを帯域分割してそれぞれダウンサンプリングすることにより、画像データを４つのサブバンドに分割して処理する方法であり、例えば図１６（Ａ）に示すように、このような分割処理を１回だけ実行して４つのサブバンドＨＨ、ＨＬ、ＬＨ、ＬＬにより画像データを処理する場合、さらには図１６（Ｂ）に示すように、これらの帯域分割の処理を繰り返して画像データを処理する場合等がある。なおこの図１６（Ｂ）は、帯域分割の処理を３回繰り返した場合であり、サブバンドＨＨ、ＨＬ、ＬＨ、ＬＬのうち水平方向及び垂直方向に周波数の低いサブバンドＬＬについて、さらに帯域分割の処理を実行して４つのサブバンドＬＬＨＨ、ＬＬＨＬ、ＬＬＬＨ、ＬＬＬＬを生成し、この４つのサブバンドＬＬＨＨ、ＬＬＨＬ、ＬＬＬＨ、ＬＬＬＬのうち水平方向及び垂直方向に周波数の低いサブバンドＬＬＬＬについて、さらに帯域分割の処理を実行して４つのサブバンドＬＬＬＬＨＨ、ＬＬＬＬＨＬ、ＬＬＬＬＬＨ、ＬＬＬＬＬＬとした例である。
このようなウエーブレット変換処理による符号化処理においては、画像データをライン単位で処理するいわゆるラインベース型ウエーブレット変換と、１画面を分割して設定された矩形ブロックであるタイル単位で画像データを処理するいわゆるタイルベース型ウエーブレット変換とが提案されるようになされている。
ところでＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を有効に利用することができれば、撮像装置の全体構成を一段と簡略化して確実にレート制御することができると考えられる。
特開２００４−３１７８５号公報
本発明は以上の点を考慮してなされたもので、ＣＭＯＳ固体撮像素子等の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる撮像装置及び撮像素子の集積回路を提案しようとするものである。
かかる課題を解決するため請求項１の発明においては、複数の光電変換部がマトリックス状に配置され、ＸＹアドレス制御により撮像結果を出力する撮像手段と、撮像手段の受光面とは逆側の面に形成された配線層により光電変換部と接続されて、撮像手段と一体に保持された周辺回路とを有し、撮像手段による撮像結果を周辺回路により処理して出力する撮像装置に適用して、周辺回路は、少なくとも撮像結果を所定の処理単位毎にデータ圧縮して出力する画像圧縮手段と、画像圧縮手段によるデータ圧縮率を制御する制御手段とを有し、有効画像領域を水平方向及び垂直方向に分割して形成されたブロック単位で撮像手段から撮像結果を入力して順次データ圧縮し、１つのフレーム内において、１つのブロックを画像圧縮手段によりデータ圧縮して発生する符号量により、少なくとも続くブロックを画像圧縮手段によりデータ圧縮する際のデータ圧縮率を可変し、撮像手段は、ブロックを単位にして、画像圧縮手段によるデータ圧縮に対応する順序により、光電変換部による撮像結果を出力する。
また請求項９の発明においては、複数の光電変換部がマトリックス状に配置され、ＸＹアドレス制御により撮像結果を出力する撮像手段と、撮像手段の受光面とは逆側の面に形成された配線層により光電変換部と接続されて、撮像手段と一体に保持された周辺回路とを有し、撮像手段による撮像結果を周辺回路により処理して出力する撮像素子の集積回路に適用して、周辺回路は、少なくとも撮像結果を所定の処理単位毎にデータ圧縮して出力する画像圧縮手段と、画像圧縮手段によるデータ圧縮率を制御する制御手段とを有し、有効画像領域を水平方向及び垂直方向に分割して形成されたブロック単位で撮像手段から撮像結果を入力して順次データ圧縮し、１つのフレーム内において、１つのブロックを画像圧縮手段によりデータ圧縮して発生する符号量により、少なくとも続くブロックを画像圧縮手段によりデータ圧縮する際のデータ圧縮率を可変し、撮像手段は、ブロックを単位にして、画像圧縮手段によるデータ圧縮に対応する順序により、光電変換部による撮像結果を出力する。
請求項１の構成の構成に係る、複数の光電変換部がマトリックス状に配置され、ＸＹアドレス制御により撮像結果を出力する撮像手段と、撮像手段の受光面とは逆側の面に形成された配線層により光電変換部と接続されて、撮像手段と一体に保持された周辺回路とを有し、撮像手段により撮像結果を周辺回路により処理して出力する撮像装置においては、受光面とは逆側の面に形成された配線層により撮像手段の光電変換部と周辺回路とが接続されていることにより、配線層を受光面側に設ける場合の種々の不都合を有効に回避して、高い自由度により光電変換部と周辺回路とを接続することができ、これにより撮像結果の読み出しに係る撮像手段の高い自由度を損なうことなく、種々の形態により撮像手段の撮像結果を周辺回路に供給することができる。この構成を前提に、請求項１の構成により、周辺回路は、少なくとも撮像結果を所定の処理単位毎にデータ圧縮して出力する画像圧縮手段と、画像圧縮手段によるデータ圧縮率を制御する制御手段とを有し、有効画像領域を水平方向及び垂直方向に分割して形成されたブロック単位で撮像手段から撮像結果を入力して順次データ圧縮し、１つのフレーム内において、１つのブロックを画像圧縮手段によりデータ圧縮して発生する符号量により、少なくとも続くブロックを画像圧縮手段によりデータ圧縮する際のデータ圧縮率を可変し、撮像手段は、ブロックを単位にして、画像圧縮手段によるデータ圧縮に対応する順序により、光電変換部による撮像結果を出力すれば、撮像手段による撮像結果を直接画像圧縮手段に入力してデータ圧縮するようにして確実にレート制御することができ、これにより撮像結果の読み出しに係る撮像手段の高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる。
これにより請求項９の構成によれば、ＣＭＯＳ固体撮像素子等の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる撮像素子の集積回路を提供することができる。
本発明によれば、ＣＭＯＳ固体撮像素子等の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる。
以下、適宜図面を参照しながら本発明の実施例を詳述する。
（１）実施例の構成
図１は、本発明の実施例１に係る撮像装置を示すブロック図である。この撮像装置１は、所望の被写体の撮像結果をデータ圧縮して記録媒体に記録し、また所望の伝送対象に送出する。
ここでこの撮像装置１において、レンズ２は、ユーザーによる操作に応動してズーム倍率、絞りを可変して撮像素子３の撮像面に入射光を集光する。光学ローパスフィルタ４は、このレンズ２の出射光より空間周波数の高い成分を抑圧し、続く色補正フィルタ５は、光学ローパスフィルタ４から出射される出射光の色温度を補正して出射する。
撮像素子３は、例えばＣＭＯＳ固体撮像素子により形成され、図示しない駆動部から出力される各種タイミング信号により動作して、撮像面に形成された光学像を各画素により光電変換して撮像信号Ｓ１を出力する。この一連の処理において、撮像素子３は、各画素を構成する光電変換部が、後段の画像圧縮部６の処理単位に対応する領域に区分され、各区分に順次撮像結果を出力する期間を割り当てるようになされている。また各区分に属する光電変換部にあっては、撮像結果を出力する期間以外の期間においては、それぞれ入射光を光電変換処理すると共に光電変換結果を蓄積するようになされている。
ここでこの実施例においては、図２に示すように、後段の画像圧縮部６において、この撮像素子３による撮像結果を水平方向及び垂直方向に所定数により分割して形成されるブロックＢ１、Ｂ２、Ｂ３、……を単位にして、ラスタ走査の順序によりこれらブロックＢ１、Ｂ２、Ｂ３、……に係る画像データをデータ圧縮処理する。これにより撮像素子３は、この各ブロックＢ１、Ｂ２、Ｂ３、……に対応するように光電変換部が区分されて、ラスタ走査の順序により各区分に撮像結果を出力する期間を割り当て、この期間によりそれぞれ各区分に属する光電変換部による撮像結果を出力するようになされている。またこれにより各区分に属する光電変換部にあっては、ラスタ走査の順序により各区分を単位にして光電変換処理する期間が割り当てられるようになされている。しかして撮像素子３は、これら光電変換部による撮像結果を撮像信号Ｓ１により出力する。なお撮像素子３は、各区分内においては、ラスタ走査順による１系統の出力により、又はコラム線を単位にした順次走査の出力により、若しくはライン又はコラム線を単位にした複数系統による同時並列的な出力により、さらには全画素の同時並列的な出力により、撮像結果を出力するようになされている。
アナログディジタル変換回路（ＡＤ）７は、この撮像信号Ｓ１をアナログディジタル変換処理して画像データＤ１を出力する。この撮像装置１は、図示しない信号処理回路によりこの画像データＤ１を画素補間処理、色空間変換処理、エッジ強調処理、ノイズ除去処理等した後、画像圧縮部６に入力する。
画像圧縮部６は、この画像データＤ１をブロックＢ１、Ｂ２、Ｂ３……単位でデータ圧縮して符号化処理し、その処理結果による符号化データＤ２を出力する。
符号量計算部８は、ブロックＢ１、Ｂ２、Ｂ３……単位で、画像圧縮部６より出力される符号化データのデータ量を計測することにより、画像圧縮部６のデータ圧縮処理による発生符号量をブロックＢ１、Ｂ２、……毎に検出する。
圧縮率決定部９は、符号量計算部８で検出される発生符号量に基づいて、画像圧縮部６における続くブロックのデータ圧縮処理に係るデータ圧縮率を制御し、これにより１フレーム当たりの発生符号量が目標符号量となるようにレート制御の処理を実行する。すなわち圧縮率決定部９は、１フレームに割り当てる符号量を１フレーム当たりのブロック数により割り算して得られる目標符号量ＴＳを基準にして、実際に符号量計算部８で検出される発生符号量ＴＥとの差分値ＴEXを計算し、この差分値ＴＥＸにより続くブロックに係る目標符号量を補正する。
ここでこのブロックに係る目標符号量を補正にあっては、続くブロックに係る目標符号量ＴＳにこの差分値ＴEXを加減算して、直接、続くブロックに係る目標符号量ＴＳを補正する場合、さらにはこの１フレームで未だ符号化処理を完了していないブロック数により差分値ＴＥＸを割り算し、この割り算値を続くブロックに係る目標符号量ＴＳに加減算して、この差分値ＴＥＸを１フレームで未だ符号化処理を完了していないブロックに振り分ける場合等、種々の処理方法を広く適用することができる。
圧縮率決定部９は、このようにして計算される目標符号量により画像圧縮部６におけるデータ圧縮率を可変制御する。
符号化ストリーム記憶部１０は、画像圧縮部６から出力される符号化データＤ２を蓄積して出力し、副レート制御部１１は、この符号化ストリーム記憶部１０から出力される符号化データＤ２をレート制御する。なおここでこのレート制御においては、各フレームの符号量が目標符号量となるように、ダミーデータを介挿して、又は所定のブロックに係る符号化データＤ２の送出を中止して実行される。この撮像装置１では、この副レート制御部１１から出力されるこの符号化データＤ２が記録媒体に記録され、さらには外部機器に伝送されるようになされている。これらにより符号化ストリーム記憶部１０と副レート制御部１１とは、画像圧縮手段である画像圧縮部６の出力データＤ２を１フレーム分蓄積してデータサイズを補正するデータ量補正手段を構成するようになされ、この実施例においては、このデータ量補正手段により一段と高い精度でレート制御するようになされている。
図４は、この撮像装置１に適用される集積回路の一部を示す断面図である。ここでこの集積回路５１は、撮像素子３と周辺回路とを一体化して形成され、この実施例においては、この一体化に係る周辺回路に、図示しない撮像素子３の駆動回路、アナログディジタル変換回路７、画像圧縮部６、符号量計算部８、圧縮率決定部９、符号化ストリーム記憶部１０、副レート制御部１１等が適用される。これによりこの実施例に係る撮像装置においては、全体構成を簡略化するようになされている。
集積回路５１は、画素部をマトリックス状に配置して撮像素子部が形成され、この撮像素子部により撮像素子３が形成される。またこの撮像素子部の周囲に周辺回路部が形成される。これにより図５は、この撮像素子部と周辺回路部との一部を示す断面図である。
集積回路５１は、１０〜２０〔μｍ〕程度の厚さのシリコン（Ｓｉ）層により素子層５２が形成され、画素部においては、この素子層５２に、画素単位の光電変換処理に係るフォトダイオード５３が形成され、周辺回路部においては、この素子層５２の下層側に、周辺回路を構成するＭＯＳＦＥＴ等の各回路素子が形成される。
集積回路５１は、この素子層５２の上層に、順次、シリコン酸化（ＳｉＯ2）膜５４、遮光膜５５、シリコン窒化膜（ＳｉＮ）３４、色フィルタ５７、マイクロレンズ５８が積層される。またこの素子層５２の下層に、フォトダイオード５３、周辺回路の回路素子を配線する配線層５９が形成され、この配線層５９の下層側に、全体を保持する基板支持材６０が設けられる。これにより集積回路５１は、受光面とは逆側に配線層５９が設けられるようになされ、配線層を受光面側に設ける場合の種々の不具合を一挙に解決して配線の自由度を格段に向上するようになされている。なおこのように配線層を受光面側に設ける不具合にあっては、配線層を形成する配線による各画素への入射光量の減少、隣接画素へのクロストーク等がある。
なお集積回路５１は、このように受光面とは逆側に配線層５９が形成されることにより、厚さの薄い半導体基板を配線層５９側より処理してフォトダイオード５３、周辺回路の回路素子を形成した後、この半導体基板に配線層５９、基板支持材６０を順次形成し、その後、この半導体基板を裏返してＣＭＰにより研磨して素子層５２が完成し、遮光膜５５、シリコン窒化膜（ＳｉＮ）３４、色フィルタ５７、マイクロレンズ５８を順次形成して作成されるようになされている。
これらによりこの撮像装置１は、撮像素子３と周辺回路とを一体に集積回路化することを前提に、このように受光面とは逆側に配線層５９を形成して、配線の自由度を格段的に向上するようにし、ＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を損なわないようにして全体構成を簡略化するようになされている。
すなわちこの集積回路５１においては、図４（Ａ）に示すように、各画素出力を同時並列的に周辺回路に出力してアナログディジタル変換処理するように、撮像素子部と周辺回路との接続を構成することもできる。またこれに代えて、図４（Ｂ）に示すように、コラム線を単位にして同時並列的に撮像結果を出力して周辺回路で処理することもでき、また図４（Ｃ）に示すように、ラインを単位にして同時並列的に撮像結果を出力して周辺回路で処理することもでき、さらには図４（Ｄ）に示すように、所定ブロックを単位にして同時並列的に撮像結果を出力して周辺回路で処理することもでき、これらにより格段的に撮像素子出力の自由度を向上することができるようになされている。
しかしてこの実施例に係る撮像装置１においては、図２について撮像素子３について上述したように、ブロックＢ１、Ｂ２、Ｂ３、……に対応する区分に順次撮像結果を出力する期間を割り当てて、各ブロック内における光電変換部から出力形態に応じて、これら図４（Ａ）〜（Ｄ）の接続のうちの対応する接続により撮像結果を周辺回路に出力するようになされている。
（２）実施例の動作
以上の構成において、この撮像装置１では（図１）、レンズ２により撮像素子３の撮像面（受光面）に被写体の画像が形成され、この画像の撮像結果が撮像素子３より出力されてアナログディジタル変換回路７により画像データＤ１に変換される。この画像データＤ１は、エッジ強調等の処理が実行された後、画像圧縮部６によりデータ圧縮されて符号化データＤ２に変換され、この符号化データＤ２が符号化ストリーム記憶部１０、副レート制御部１１を介して記録媒体に記録され、さらには外部機器に伝送される。これにより撮像装置１では、撮像結果をデータ圧縮して記録し、また伝送するようになされている。
これら一連の処理において、画像データＤ１は、撮像結果を水平方向及び垂直方向にそれぞれ所定数に分割して形成されるブロックＢ１、Ｂ２、Ｂ３……（図２）を単位にして、１つのブロックの画像データＤ１がデータ圧縮処理されると、その発生符号量に基づいて、続くブロックのデータ圧縮処理に係るデータ圧縮率が可変制御され、この処理の繰り返しにより１フレームを単位にしてデータ圧縮処理される。これにより撮像装置１においては、確実にレート制御して所望の伝送レートにより撮像結果を記録媒体に記録し、また出力することができるようになされている。
さらにこの実施例においては、符号化ストリーム記憶部１０に符号化データＤ２を一時記録して保持し、副レート制御部１１によりダミーデータを介挿して、又は所定のブロックに係る符号化データＤ２の出力を中止して、符号化データＤ２が出力される。これによりこの撮像装置１では、一段と確実にレート制御の処理を実行して所望の伝送レートにより撮像結果を記録媒体に記録し、また出力することができるようになされている。
しかしてこのようにしてブロック単位で順次処理されてなる撮像結果においては、撮像素子３に設けられた各画素に対応する光電変換部が画像圧縮部６における処理単位であるブロックＢ１、Ｂ２、Ｂ３……に対応して区分され、画像圧縮部６における処理に対応してこれら各区分に順次撮像結果を出力する期間が割り当てられ、この期間により対応する区分の撮像結果が撮像信号Ｓ１により出力される。またこの期間以外にあっては、各区分の光電変換部は、光電変換処理に供される。
これによりこの撮像装置１においては、撮像素子３から出力される撮像結果をアナログディジタル変換回路７を介して画像圧縮部６に順次入力するだけの構成により、順次、ブロック単位で画像圧縮処理してレート制御することができ、これにより全体構成を簡略化することができる。
しかしてＣＭＯＳ固体撮像素子により撮像素子３においては、ＸＹアドレス制御により撮像結果を出力することにより、撮像結果の読み出しに高い自由度を有し、これによりラインを単位にしたライン順次による撮像結果の出力のみならず、例えばコラム線を単位にした撮像結果の出力、所定ブロックを単位にした撮像結果の出力等、種々の形態により撮像手段の撮像結果を出力することができる。これによりこの実施例では、画像圧縮部６における処理単位であるブロックに対応する区分に順次、撮像結果を出力する期間を割り当て、この期間により対応する区分の撮像結果を出力するようにし、これによりＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を一段と簡略化するようになされている。
撮像装置１では、このようにして撮像結果を出力する撮像素子３と、この撮像素子３による撮像結果を処理する周辺回路であるアナログディジタル変換回路７、画像圧縮部６等とが集積回路により一体化して構成され、これにより全体構成を小型化し、さらには構成を簡略化するようになされている。
しかしながら単にＣＭＯＳプロセスにより撮像素子と周辺回路とを一体化したのでは、撮像素子、周辺回路に係る配線パターンにより、種々の不具合が発生し、これにより撮像結果の読み出しに係る高い自由度を十分に発揮できなくなる。このためこの実施例においては、撮像手段の受光面とは逆側の面に配線層が形成されて、この配線層により撮像手段を構成する光電変換部と周辺回路とが接続されて一体に保持され、これにより撮像結果の読み出しに係る高い自由度を十分に発揮できるように集積回路を構成して、確実に、撮像結果の読み出しに係る高い自由度を有効に利用して全体構成を簡略化することができるようになされている。
（３）実施例の効果
以上の構成によれば、撮像手段の受光面とは逆側の面に形成された配線層により撮像手段と画像圧縮手段とを接続して一体化するようにして、所定のブロック単位でデータ圧縮して各ブロックで発生する符号量により続くブロックのデータ圧縮率を制御すると共に、このブロックに対応する光電変換部の区分に順次撮像結果を出力する期間を設定して撮像素子から撮像結果を出力することにより、ＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる。
この実施例に係る撮像装置においては、図１について上述した画像圧縮部６のデータ圧縮処理にウエーブレット変換処理が適用される。この実施例に係る撮像装置においては、この画像圧縮部６に係るウエーブレット変換処理に関連する構成が異なる点を除いて、実施例１について上述した撮像装置１と同一に構成されることにより、この実施例においては、図１に示す構成を流用して説明する。
ここで画像圧縮部６においては、ブロック単位で、ウエーブレット変換部により画像データＤ１をウエーブレット変換処理した後、量子化部、エントロピー符号化部により順次量子化処理、エントロピー符号化処理し、これにより符号化データＤ２を出力する。またウエーブレット変換部においては、ラインベースウエーブレット変換処理により、ブロック単位でウエーブレット変換処理を実行する。
ここで１段階の帯域分割処理を図５に示すように、ウエーブレット変換部は、垂直方向に所定タップ数を有するローパスフィルタ６１Ａ及びハイパスフィルタ６１Ｂにより画像データＤ１を２つの帯域成分VＬ、VＨに帯域制限した後、各帯域成分VＬ、VＨを水平方向に所定タップ数を有するローパスフィルタ６２Ａ及びハイパスフィルタ６２Ｂ、ローパスフィルタ６３Ａ及びハイパスフィルタ６３Ｂにより帯域制限してサブバンドＬＬ〜ＨＨを生成する。これによりウエーブレット変換部は、各帯域分割処理に係る入力段のローパスフィルタ６１Ａ及びハイパスフィルタ６１Ｂのタップ数の分だけ、ラインバッファ６４により帯域分割処理に供する入力画像データＤ１を一時保持して出力するようになされている。
ウエーブレット変換部は、図６に示すように、このような帯域分割の処理を３段階により実行するようになされ、これにより各帯域分割処理によるウエーブレット変換係数ＨＨ〜ＬＬＬＬＬＬを続く後段の処理回路により処理するようにして、これら各帯域分割処理の入力段にそれぞれ対応するラインバッファ６４Ａ〜６４Ｃが設けられ、先頭段のラインバッファ６４Ａにアナログディジタル変換回路７から出力される画像データが直接入力されるようになされている。
またこれらの処理により、これらラインバッファ６４Ａ〜６４Ｃには、図７に示すようにウエーブレット変換係数のデータが蓄積されることになり、画像データＤ１に係る１枚のフレームの処理を開始した後、これらラインバッファ６４Ａ〜６４Ｃにデータが蓄積されると、それぞれ対応する係数データを出力するようになされている。
これらにより画像圧縮部６に係るウエーブレット変換部においては、ブロックＢ１、Ｂ２、Ｂ３、……の水平方向のサンプリング数によるラインバッファ６４Ａ、このラインバッファ６４Ａの１／２及び１／４のサンプリング数によるラインバッファ６４Ｂ、６４Ｃが設けられ、各ラインバッファ６４Ａ〜６４Ｃから同時並列的に出力されるタップ出力をそれぞれ垂直方向のローパスフィルタ及びハイパスフィルタ６１ＡＡ及び６１ＢＡ、６１ＡＢ及び６１ＢＢ、６１ＡＣ及び６１ＢＣにより帯域制限、ダウンサンプリングし、また続いて水平方向のローパスフィルタ及びハイパスフィルタにより帯域制限、ダウンサンプリングして各サブバンドＨＨ〜ＬＬＬＬＬＬに係るウエーブレット変換係数データを生成するようになされている。
これらによりこの実施例において、ウエーブレット変換部は、ラインベース型ウエーブレット変換処理を適用してブロック単位により画像データを処理することにより、各分割処理の入力側に設けるメモリ回路であるラインバッファの容量を小型化して全体構成を簡略化するようになされている。
またこのウエーブレット変換部の構成に対応して、画像圧縮部６は、このウエーブレット変換部の垂直フィルタのタップ数以上のライン数により、また水平フィルタのタップ数以上の水平方向のサンプリング数により、各ブロックを形成するようになされている。
このウエーブレット変換部の処理に対応して、撮像素子３は、各区分内においては、このウエーブレット変換部の処理順序に対応するライン走査の順序により、各光電変換部の撮像結果を出力する。これによってもこの実施例においては、画像データＤ１をウエーブレット変換部に直接入力して処理できるようになされ、その分、全体構成を簡略化できるようになされている。
これに対して圧縮率決定部９は、量子化部における量子化スケールの切り換え制御により、画像圧縮部６におけるデータ圧縮率を可変制御し、これにより簡易かつ確実にデータ圧縮率を可変できるようになされている。
実施例２の構成によれば、撮像手段の受光面とは逆側の面に形成された配線層により撮像手段と画像圧縮手段とを接続して一体化するようにして、所定のブロック単位でデータ圧縮して各ブロックで発生する符号量により続くブロックのデータ圧縮率を制御すると共に、このブロックに対応する光電変換部の区分に順次撮像結果を出力する期間を設定して撮像素子から撮像結果を出力するようにし、このブロックに係るデータ圧縮処理をウエーブレット変換処理により実行することにより、ＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる。
またこのウエーブレット変換処理による係数データを量子化するようにして、この量子化に係る量子化スケールの制御によりデータ圧縮率を制御することにより、簡易かつ確実にレート制御することができる。
この実施例においては、実施例２について上述した撮像装置において、ラインベース型ウエーブレット変換処理に代えて、タイルベース型ウエーブレット変換処理によりデータ圧縮する。この実施例に係る撮像装置においては、ウエーブレット変換処理に係る構成が異なる点を除いて、実施例２に係る撮像装置と同一に構成される。これにより以下の説明においては、実施例２の場合と同様に図１を流用して実施例を説明し、またこの説明において、実施例１に係る撮像装置１と同一の構成については、重複した説明を省略する。
すなわちこの撮像装置において、画像圧縮部６は、ウエーブレット変換部により画像データＤ１をウエーブレット変換処理した後、その結果得られる係数データを量子化回路、エントロピー符号化部により量子化、エントロピー符号化して符号化データＤ２を出力する。この画像圧縮部６に係るウエーブレット変換部は、図８に示すように、撮像結果による画像を水平方向及び垂直方向にそれぞれ所定の分割数により分割したブロックであるタイルＴ０、Ｔ１、Ｔ２、……を処理単位に設定して、順次、ラスタ走査の順序によりタイルＴ０、Ｔ１、Ｔ２、……単位で画像データＤ１を入力してウエーブレット変換処理する。ウエーブレット変換部は、２次元のフィルタ回路によりこれらウエーブレット変換処理を実行する。
撮像素子３においては、このウエーブレット変換部に係る処理に対応するように、各タイル単位により撮像結果を出力する。また各タイル内においては、ウエーブレット変換部の処理に係る２次元のフィルタ回路の処理に対応する順序により出力する。
この実施例３の構成によれば、撮像手段の受光面とは逆側の面に形成された配線層により撮像手段と画像圧縮手段とを接続して一体化するようにして、所定のブロック単位でデータ圧縮して各ブロックで発生する符号量により続くブロックのデータ圧縮率を制御すると共に、このブロックに対応する光電変換部の区分に順次撮像結果を出力する期間を設定して撮像素子から撮像結果を出力するようにし、このブロックに係る処理をタイルベース型ウエーブレット変換処理により実行することにより、ＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる。
この実施例においては、実施例２について上述した撮像装置において、ウエーブレット変換処理に代えてディスクリートコサイン変換処理を適用して画像データをデータ圧縮する。この実施例に係る撮像装置においては、このデータ圧縮処理に係る構成が異なる点を除いて、実施例２に係る撮像装置と同一に構成される。これにより以下の説明においては、実施例２の場合と同様に図１を流用して実施例を説明し、またこの説明において、実施例１に係る撮像装置１と同一の構成については、重複した説明を省略する。
すなわちこの撮像装置において、画像圧縮部６は、ディスクリートコサイン変換処理単位であるマクロブロック単位により画像データＤ１を入力し、ディスクリートコサイン変換処理部によりディスクリートコサイン変換処理し、その結果得られる係数データを量子化処理、可変長符号化処理して出力する。この実施例においては、このマクロブロックが８×８画素によるブロックに設定されるようになされている。なお画像圧縮部６は、適宜、ディスクリートコサイン変換処理に供する画像データＤ１を動き予測により処理した差分データの形式により入力する。
撮像素子３においては、このディスクリートコサイン変換処理に対応するように、ラスタ走査の順序によりマクロブロック単位で撮像結果を出力する。また各マクロブロックにおいては、マクロブロックを構成する８×８画素による撮像結果を同時並列的に出力する。
この実施例４の構成によれば、撮像手段の受光面とは逆側の面に形成された配線層により撮像手段と画像圧縮手段とを接続して一体化するようにして、所定のブロック単位でデータ圧縮して各ブロックで発生する符号量により続くブロックのデータ圧縮率を制御すると共に、このブロックに対応する光電変換部の区分に順次撮像結果を出力する期間を設定して撮像素子から撮像結果を出力するようにし、このブロックに係る処理をディスクリートコサイン変換処理により実行することにより、ＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる。
図１０は、本発明の実施例５に係る撮像装置に適用される集積回路の一部を示す斜視図である。この実施例においては、この集積回路により上述の実施例１〜４に係る撮像装置を構成する。なおこの集積回路７１において、実施例１について上述した集積回路５１と同一の構成は、対応する符号を付して示し、重複した説明は省略する。
ここでこの集積回路７１は、撮像素子３と周辺回路とを一体化して形成され、この周辺回路が上述の各実施例に係る画像圧縮部等と同一に形成され、これによりこの実施例に係る撮像装置においては、全体構成を簡略化するようになされている。
この集積回路７１は、周辺回路部に撮像素子部を積層して形成され、周辺回路部は、所定の半導体プロセスにより、半導体基板７２上に周辺回路を構成する半導体素子を形成した後、これら半導体素子の上層に配線層７３を形成してこれら半導体素子を接続することにより形成されるようになされている。周辺回路部は、この配線層７３の表層に撮像素子部との接続用の電極等が形成される。
撮像素子部は、実施例１について上述したと同様に、画素部をマトリックス状に配置して形成され、１０〜２０〔μｍ〕程度の厚さのシリコン（Ｓｉ）層により素子層５２が形成される。撮像素子部は、この素子層５２に、画素単位の光電変換処理に係るフォトダイオードが形成される。
撮像素子部は、この素子層５２の上層に、順次、シリコン酸化膜、遮光膜、シリコン窒化膜、色フィルタ５７、マイクロレンズ５８が積層されて撮像面が形成されるのに対し、素子層５２の下層に、配線層５９が形成される。撮像素子部は、この配線層５９の下層側に周辺回路部が設けられ、周辺回路部の配線層７３と配線層５９とが接続されて撮像素子と周辺回路とが一体に集積回路化されるようになされている。
これにより集積回路７１は、受光面とは逆側に配線層５９が設けられるようになされ、配線層５９を受光面側に設ける場合の種々の不具合を一挙に解決して配線の自由度を格段的に向上するようになされている。またこのように受光面とは逆側に形成された配線層５９を介して周辺回路を形成してなる周辺回路部と一体化されることにより、撮像素子部と周辺回路部とを異なるウエハプロセスにより作成して一体化できるようになされ、その分、撮像素子部と周辺回路部とをそれぞれに適したウエハプロセスにより作成して、全体として各種の性能を向上できるようになされている。
具体的に、周辺回路を形成してなる周辺回路部においては、各半導体素子、配線パターン幅を小さくして高密度に形成することにより、チップサイズを小型化して消費電力を削減することができる。しかしながら撮像素子部においては、画素サイズを小さくすると、その分、感度が低下し、また画素数に応じてチップ面積も大きくなる。これによりこの実施例のように撮像素子部と周辺回路部とを異なるウエハプロセスにより作成して一体化する場合にあっては、撮像素子部、周辺回路部の各々に適したウエハプロセスにより作成することができ、その分、全体としての性能を向上することができる。
なおこのように受光面とは逆側に形成された配線層５９を介して周辺回路を形成してなる周辺回路部と一体化されることにより、この集積回路７１は、実施例１について上述したと同様にして、厚さの薄い半導体基板を配線層５９側より処理してフォトダイオードを形成した後、この半導体基板に配線層５９を形成し、別工程により作成された周辺回路部が積層される。その後、集積回路７１は、この半導体基板を裏返してＣＭＰにより研磨して素子層５２が完成し、遮光膜、色フィルタ５７、マイクロレンズ５８等を順次形成して作成されるようになされている。
このような異なるウエハプロセスによる半導体基板の積層による集積回路７１においては、図４（Ａ）〜図４（Ｄ）について上述した各種の形態による撮像結果の出力を一段と簡易に構成し得、これらにより格段的に撮像素子出力の自由度を向上することができるようになされている。
さらにこの実施例において、集積回路７１は、このような接続により撮像結果を同時並列的に複数系統により周辺回路に出力し、周辺回路においては、データ圧縮処理に係る画像圧縮部６が３系統の処理回路Ｃ１〜Ｃ３により形成されて、これら３系統の処理回路Ｃ１〜Ｃ３により複数系統による画像データを同時並列的に処理するようになされている。
この実施例においては、撮像素子部の配線層の下層に周辺回路を形成することにより、一段と高い自由度により撮像素子と周辺回路とを一体に集積回路化し、これにより一段と高い自由度により撮像結果を出力するようにして、ＣＭＯＳ固体撮像素子の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御することができる。
またさらにこの周辺回路を、撮像手段とは異なるウエハ生成プロセスにより形成することにより、撮像素子部と周辺回路部とをそれぞれに適したウエハプロセスにより作成して、各種の性能を向上することができる。
図１１（Ａ）及び（Ｂ）は、図２との対比により、本発明の実施例６に係る撮像装置において、データ圧縮処理に供するブロックの処理順序を示す平面図である。この実施例に係る撮像装置においては、このブロックの処理に関する構成が異なる点を除いて、上述した実施例１〜５と同一に構成され、これにより以下においては、図１の構成を流用して説明する。なお図１１において、各ブロックの数字は、各ブロックの処理順序を示すものである。
この実施例においては、図示しないシステムコントローラにより撮影モードの設定を受け付け、この撮影モードに応じて、画像圧縮部６におけるブロックの処理順序を切り換える。このためシステムコントローラは、ユーザーによる撮影モードの選択操作に応動して撮像素子３を駆動する駆動回路の動作を切り換え、撮像素子３においては、この駆動回路の動作の切り換えによりブロック単位に係る撮像結果の出力順序を切り換える。
具体的にシステムコントローラは、ユーザーによる選択される撮影モードにおいて、最も重要とされる箇所より順次データ圧縮するように、撮像素子３から出力するブロックの順序を切り換える。
すなわち例えばユーザーにより選択された撮影モードが人物撮影モードの場合、人物に係る撮像結果が重要であり、この場合、有効撮像領域の中央に人物が位置する場合が多いことにより、また人物の背景、近景にあっては、人物ほど重要でないことにより、図１１（Ａ）に示すように、有効撮像領域の中央のブロックより撮像結果の出力を開始し、撮像結果を出力するブロックを順次この中央のブロックより外側のブロックに切り換える。この実施例では、らせんの軌跡を描くように、この中央のブロックより外側のブロックに撮像結果を出力するブロックを切り換える。
これに対して例えばユーザーにより選択された撮影モードが風景モードの場合、有効撮像領域のほぼ全部が重要であることにより、図１１（Ｂ）に示すように、離散的に、優先してデータ圧縮するブロックを設定し、これらのブロックを始めにデータ圧縮するようにし、続いて他のブロックを所定順序によりデータ圧縮するように撮像素子３の動作を制御する。なおこの実施例では、この離散的なブロックの設定が、有効画像領域の中央及び周辺の複数箇所に設定されるようになされている。
さらにシステムコントローラは、重要とされる箇所程、多くの符号量を割り当てるように、この優先的にデータ圧縮して検出されるこれらブロックの発生符号量に基づいて、各ブロックのデータ圧縮に係るデータ圧縮率を設定するように、圧縮率決定部９の動作を制御する。具体的に撮影モードに応じて、優先的に処理するブロックと、他のブロックに割り当てる符号量とを切り換えるように、圧縮率決定部９の動作を制御する。
これらによりこの実施例においては、ユーザーが重要と考える領域に係るブロックを優先するように、ブロックの処理順序、符号量の割り当てを可変して、実施例１〜５と同様の構成によりレート制御の処理を実行するようになされ、その分、高画質により、ＣＭＯＳ固体撮像素子等の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、全体構成を簡略化して確実にレート制御するようになされている。
なお図１１（Ｂ）に示すように、離散的に、優先してデータ圧縮するブロックを設定する場合にあっては、これらのブロックの優先的なデータ圧縮処理による発生符号量により、画面全体における発生符号量の分布、さらには画面全体のデータ圧縮による発生符号量を概ね検出することができる。これにより優先的なデータ圧縮処理による発生符号量に基づいて、発生符号量の分布、画面全体の発生符号量を推定し、この推定結果に基づいて各ブロックのデータ圧縮率、さらには画面全体に係るデータ圧縮率を設定するようにしてもよく、このようにしてもＣＭＯＳ固体撮像素子等の特徴である撮像結果の読み出しに係る高い自由度を有効に利用して、一段と適切かつ確実に符号量を配分してレート制御することができる。
図１２は、図１との対比により本発明の実施例７に係る撮像装置を示すブロック図である。この撮像装置８１においては、符号量計算部８で検出される発生符号量によりレート制御部８２で各部の動作を制御する。なおこのレート制御部８２による各部の制御が異なる点を除いて、この実施例に係る撮像装置８１は、実施例１〜６について上述した撮像装置と同一に構成されることにより、以下においては、レート制御部８２に係る構成についてのみ説明し、重複した説明は省略する。
この実施例において、レート制御部８２は、１フレームの処理を開始して符号量計算部８で検出される発生符号量が一定の範囲以内の場合、上述の実施例１〜６について上述したと同様に、圧縮率決定部９によるデータ圧縮率の制御により、レート制御の処理を実行する。これに対して発生符号量が一定の範囲を越える場合、圧縮率決定部９によるデータ圧縮率の制御と共に、撮像素子３を駆動する駆動回路８３の制御により、撮像素子３から出力される撮像信号Ｓ１のフレームレートを可変し、これによりレート制御の処理を実行する。
すなわちレート制御部８２は、発生符号量がこの範囲より大きい場合、この発生符号量に応じて撮像信号Ｓ１のフレームレートを低減するのに対し、発生符号量がこの範囲より小さい場合、この発生符号量に応じて撮像信号Ｓ１のフレームレートを増大させ、これにより併せてデータ圧縮率を制御することにより、符号化データＤ２のデータ転送速度を一定値に保持する。
この実施例のように併せて撮像結果のフレームレートを可変すれば、一段と確実にレート制御することができる。なおこのような撮像素子３に係るフレームレートの可変にあっては、ユーザーの直接の指示により、又はユーザーによる撮影モード、動作モードの指示により、実行するようにしてもよく、さらにはこれらによりこのフレームレートの制御に係る一定範囲を可変するようにしてもよい。
なお上述の実施例においては、副レート制御部１１によっても符号化データＤ２をレート制御する場合について述べたが、本発明はこれに限らず、実用上十分にレート制御できる場合には、この副レート制御部１１に係る構成を省略するようにしてもよい。
また上述の実施例においては、撮像手段にＣＭＯＳ固体撮像素子を適用してする場合について述べたが、本発明はこれに限らず、ＸＹアドレス制御による種々の撮像素子を広く適用することができる。
本発明は、動画による撮像結果を記録するビデオカメラ、電子スチルカメラ、監視装置等に適用することができる。
本発明の実施例１に係る撮像装置を示すブロック図である。 図１の撮像装置におけるデータ圧縮処理の説明に供する平面図である。 図１の撮像装置に適用される集積回路を示す断面図である。 図３の集積回路による撮像結果の出力の説明に供する略線図である。 本発明の実施例２に係る撮像装置におけるウエーブレット変換部の説明に供する略線図である。 図５に係る撮像装置におけるウエーブレット変換部における帯域分割の説明に供する略線図である。 図５に係る撮像装置におけるウエーブレット変換部における処理によるラインバッファ用の係数の説明に供する略線図である。 本発明の実施例３に係る撮像装置における画像圧縮部の説明に供する略線図である。 本発明の実施例４に係る撮像装置における画像圧縮部の説明に供する略線図である。 本発明の実施例５に係る撮像装置に適用される集積回路の一部を示す斜視図である。 本発明の実施例６に係る撮像装置における撮像結果の出力の説明に供する平面図である。 本発明の実施例７に係る撮像装置を示すブロック図である。 撮像素子の比較を示す図表である。 ＣＣＤ固体撮像素子による出力を示す模式図である。 ＣＭＯＳ固体撮像素子による出力を示す模式図である。 ウエーブレット変換処理の説明に供する略線図である。
符号の説明
１、８１……撮像装置、３……撮像素子、７……アナログディジタル変換回路、６……画像阿祝部６……符号量計算部、９……圧縮率決定部、１０、７９……レート制御部、７６……特定領域画像圧縮部、７７……符号割り当て制御部、５１、７１……集積回路

Claims (9)

  1. 複数の光電変換部がマトリックス状に配置され、ＸＹアドレス制御により撮像結果を出力する撮像手段と、
    前記撮像手段の受光面とは逆側の面に形成された配線層により前記光電変換部と接続されて、前記撮像手段と一体に保持された周辺回路とを有し、
    前記撮像手段による撮像結果を前記周辺回路により処理して出力する撮像装置であって、
    前記周辺回路は、
    少なくとも前記撮像結果を所定の処理単位毎にデータ圧縮して出力する画像圧縮手段と、
    前記画像圧縮手段によるデータ圧縮率を制御する制御手段とを有し、
    有効画像領域を水平方向及び垂直方向に分割して形成されたブロック単位で前記撮像手段から前記撮像結果を入力して順次データ圧縮し、
    １つのフレーム内において、１つのブロックを前記画像圧縮手段によりデータ圧縮して発生する符号量により、少なくとも続くブロックを前記画像圧縮手段によりデータ圧縮する際のデータ圧縮率を可変し、
    前記撮像手段は、
    前記ブロックを単位にして、前記画像圧縮手段によるデータ圧縮に対応する順序により、前記光電変換部による撮像結果を出力する
    ことを特徴とする撮像装置。
  2. 前記画像圧縮手段の出力データを１フレーム分蓄積してデータサイズを補正するデータ量補正手段を有する
    ことを特徴とする請求項１に記載の撮像装置。
  3. 前記画像圧縮手段によるデータ圧縮処理が、ラインベース型ウエーブレット変換処理を用いたデータ圧縮処理である
    ことを特徴とする請求項１に記載の撮像装置。
  4. 前記画像圧縮手段によるデータ圧縮処理が、タイルベース型ウエーブレット変換処理を用いたデータ圧縮処理である
    ことを特徴とする請求項１に記載の撮像装置。
  5. 前記画像圧縮手段によるデータ圧縮処理が、ディスクリートコサイン変換処理を用いたデータ圧縮処理である
    ことを特徴とする請求項１に記載の撮像装置。
  6. 前記画像圧縮手段は、
    前記画像データを係数データに変換した後、量子化処理、符号化処理して出力し、
    前記制御手段によるデータ圧縮率の可変が、
    前記量子化処理の量子化スケールの可変である
    ことを特徴とする請求項１に記載の撮像装置。
  7. 前記周辺回路が、
    前記配線層の下層に配置された
    ことを特徴とする請求項１に記載の撮像装置。
  8. 前記周辺回路が、前記撮像手段とは異なるウエハ生成プロセスにより形成された
    ことを特徴とする請求項７に記載の撮像装置。
  9. 複数の光電変換部がマトリックス状に配置され、ＸＹアドレス制御により撮像結果を出力する撮像手段と、
    前記撮像手段の受光面とは逆側の面に形成された配線層により前記光電変換部と接続されて、前記撮像手段と一体に保持された周辺回路とを有し、
    前記撮像手段による撮像結果を前記周辺回路により処理して出力する撮像素子の集積回路であって、
    前記周辺回路は、
    少なくとも前記撮像結果を所定の処理単位毎にデータ圧縮して出力する画像圧縮手段と、
    前記画像圧縮手段によるデータ圧縮率を制御する制御手段とを有し、
    有効画像領域を水平方向及び垂直方向に分割して形成されたブロック単位で前記撮像手段から前記撮像結果を入力して順次データ圧縮し、
    １つのフレーム内において、１つのブロックを前記画像圧縮手段によりデータ圧縮して発生する符号量により、少なくとも続くブロックを前記画像圧縮手段によりデータ圧縮する際のデータ圧縮率を可変し、
    前記撮像手段は、
    前記ブロックを単位にして、前記画像圧縮手段によるデータ圧縮に対応する順序により、前記光電変換部による撮像結果を出力する
    ことを特徴とする撮像素子の集積回路。
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