JP2006029893A - ディスプレイパネルの製造システム、それに用いられる製造方法、及びそのための検査装置 - Google Patents

ディスプレイパネルの製造システム、それに用いられる製造方法、及びそのための検査装置 Download PDF

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Abstract

【課題】最終製品の歩留まりを向上させるための改善された製造システム、及びそれに適した検査装置を提供すること。
【解決手段】レシピにより管理されるディスプレイ装置の製造システムは、半導体材料の薄膜形成及び画素の駆動回路の形成を行うパネル基板製造手段（工程５０）と、製造されたパネル基板を検査する検査手段（工程２０）と、検査を経たパネル基板上に有機ＥＬ又は液晶材料を含む表示媒体を実装する実装手段（工程３０）とを含む。検査手段の有する検査装置は、検査時に画素の各々の駆動回路における駆動電圧の閾値を決定し、当該閾値は、パネル基板製造手段における基板製造パラメータ決定の基準とされる。
【選択図】図１

Description

本発明は、有機ＥＬ（ＯＬＥＤ）あるいは液晶等のフラットパネルディスプレイのパネル基板の製造システム、及びそのシステムの中で採用される製造方法に関し、特に、製造工程中の有機ＥＬあるいは液晶と組み立てられる前の工程でのパネル基板検査手法と、その検査結果による製造パラメータの修正手法に関する。
有機ＥＬあるいは液晶によるディスプレイの製造工程では種々の品質検査が行われる。ディスプレイ製造の最終段階における表示画像の画質を判定するいわゆる官能検査については、検査装置を用いることが確実とは言えないため目視による場合が多い。これに対して製造の中間段階では、通常パネル基板を直接電気的なあるいは光学的な手法を用いて検査することができる。かかる検査としては、例えば画素容量への充放電を行い配線容量抽出を行う手法が用いられる（特許文献１、特許文献２参照）。
ところで、一般に薄膜トランジスタ（ＴＦＴ）を含む駆動回路が形成されるパネル基板としては、シリコン系の基板が用いられるが、その結晶状態の相違からアモルファスシリコン基板、ポリシリコン基板、あるいは低温ポリシリコン基板などが知られている。このうち、アモルファスシリコン基板は、低温プロセスで容易に製造できるもののデバイス形成時のキャリアの移動度が小さく、一方ポリシリコン基板はデバイス形成時のキャリアは高いものの高温プロセスが必要となりプロセス上パネル構造等に種々の制限が課されるという欠点を有する。これに対して、低温ポリシリコンは、実用上十分な程度の比較的高い移動度を有する結晶を低温の基板形成プロセスで実現できるという利点を有する。
典型的な低温ポリシリコン基板の製造方法の一つは、レーザーアニールによる手法である（非特許文献１）。具体的には、ガラス基板上に予め成膜したアモルファスシリコン薄膜にレーザパルスの照射を行い、再結晶を促すことにより多結晶化させる。レーザとしては、多くの場合エキシマレーザが使用されるが、比較的大きなパネル基板全面に対して略均一に光を照射する必要があるため、レーザと組み合わせる光学系に種々の改良が検討されている（特許文献３参照）。また、近年。エキシマレーザに代えて可視光レーザによるアニール装置も開発されている（非特許文献１参照）。
特開平６−４３４９０号 特開平１１−９５２５０号 特開平１１−１２５８３９号 日経マイクロデバイス ２００３年１０月号 Ｎｏ．２２０ Ｐ１０２〜１０３
しかしながら、現実のパネル基板の製造プロセスでは、中間段階の試験で試験を行った場合でも、後段の官能試験で「色むら」が生じるなどして「不良」と判断されるディスプレイが後を絶たない。近年のディスプレイの大型化に伴い、「不良」となる可能性が高くなり歩留まりが悪くなるおそれもあり、製造プロセスの改善が望まれている。
特に、現実のディスプレイパネルの製造の際には、パネル全面の完全な均一化までは要求されないものの、２次元面内における局所面内分布の均一さが必要とされる。したがって、パネル面積が拡大する中でも、製造ラインの中で局所面内不均一による色むらなどで「不良」が生じた場合に、即座に後の製造ラインで不良を出さないための対策を講じることができれば望ましい。
そこで本発明は、比較的大面積のフラットパネルディスプレイ製品の製造に際し、性能不良が生じたときにも即座にこれに対応し、結果として製造の歩留まりを十分高く維持できる製造システム、それに用いられる製造方法、及び検査装置を提供することを目的とする。
本発明により提供される製造システムは、レシピにより管理されるシステムであって、検査装置の出力信号のフィードバックを含むものである。システムは、半導体材料の薄膜形成及び画素の駆動回路の形成を行うパネル基板製造手段と、製造されたパネル基板を検査する検査手段と、検査を経た前記パネル基板上に有機ＥＬ又は液晶材料を含む表示媒体を実装する実装手段とを有する。検査手段は、検査の際に各画素に対応して検出される電荷から、駆動回路における駆動電圧の閾値を決定する。この閾値は、パネル基板製造手段における基板製造パラメータ決定の基準とされる。フィードバックは自動的に行われるよう構築されても良い。
閾値は、パネル基板製造手段の中の半導体材料の薄膜形成パラメータ決定の基準とされる。通常、薄膜形成は、半導体材料の薄膜を堆積させる手段と、堆積した薄膜をアニールする手段とを含む。閾値は、両方の手段に対して提供され、薄膜の堆積及びアニールを行うためのパラメータ決定の基準とされ得る。後者の場合、典型的なアニール手法としてレーザアニールの手法が採用され、前述の閾値はレーザアニールのパラメータ決定に利用される。例えば、レーザアニール手段では、検出された各画素の駆動回路の閾値に応じてパネル基板の少なくとも一部に係る照射条件が他の部分に係る照射条件と異なるものとなるよう設定される。
本発明で対象となるディスプレイ基板（以下、パネル基板ともいう）上に設けられる典型的な駆動回路は、画素のオン／オフをスイッチングする薄膜トランジスタ素子と、薄膜トランジスタ素子のゲートに接続される容量素子と、パネル基板上に設けられる電源供給線から導出されて薄膜トランジスタ素子のドレイン側に接続される電源接続部とを備える。システムに設けられる検査手段は、容量素子に電荷を保持させる手段と、電源接続部の電位を徐々に変化させたときに容量素子から流出する電荷量を検出して閾値を決定する手段とを有する。例えば、検査手段は、容量素子から流出する電荷を、パネル基板上に駆動回路に接続されるよう設けられるデータ線を介して取り出して検出する。この場合、駆動回路は、ゲートに接続されて容量素子から流出する電荷を受容する追加の負荷容量を備える。
更に本発明は、上述の製造システムに適用されるディスプレイ装置の製造方法を提供する。本発明による製造方法は、レシピにより管理される半導体材料の薄膜形成工程、及び画素の駆動回路の形成工程を含むパネル基板の製造工程と、製造されたパネル基板を中間段階で検査する検査工程と、検査を経たパネル基板上に表示媒体を実装する実装工程とを含む。検査工程は、検査時に画素の各々の駆動回路における駆動電圧の閾値を決定する工程と、決定された閾値の情報を、パネル基板の製造時における製造パラメータ決定の基準とするよう、パネル基板製造手段に提供する工程とを有する。半導体材料の薄膜形成工程は、半導体材料を堆積させる工程と堆積された半導体材料をレーザアニールする工程とを有し、閾値は、少なくともレーザアニールの工程におけるパラメータ決定の基準に用いられる。閾値の情報をパネル基板製造手段に提供する工程では、その提供は自動的なフィードバック手段により行われても良い。
上述の方法で対象となる駆動回路は、画素のオン／オフをスイッチングする薄膜トランジスタ素子と、薄膜トランジスタ素子のゲートに接続される容量素子と、パネル基板上に設けられる電源供給線から導出されて薄膜トランジスタ素子のドレイン側に接続される電源接続部とを備え、検査工程は、容量素子に電荷を保持させる工程と、電源接続部の電位を徐々に変化させて容量素子から電荷を流出させる工程と、流出した電荷を検出して閾値を決定する工程とを有する。
電源接続部の電位を変化させる際には、第１の薄膜トランジスタ素子のゲートの位置に外部から電荷が流出入しないようにすることが重要となる。したがって、変化は比較的急峻なものではなく、むしろ比較的緩やかであることが望まれる。
更に本発明は、上述のディスプレイ装置の製造システムに適した検査装置を提供する。当該検査装置は、ディスプレイパネル基板上の各画素のそれぞれに対応する駆動回路の動作を検査する装置である。ディスプレイ基板には、各画素に対応する駆動回路が設けられ、当該駆動回路は、画素のオン／オフをスイッチングする第１の薄膜トランジスタ素子と、第１の薄膜トランジスタ素子のゲートに接続される容量素子と、ディスプレイパネル基板上の電源供給線から延長されて第１の薄膜トランジスタ素子のドレイン側に接続される電源接続部とを備える。検査装置は、容量素子に電荷を保持させる手段と、電源接続部の電位を徐々に変化させて容量素子から電荷を流出させる手段と、流出した電荷を検出して第１の薄膜トランジスタの駆動電圧の閾値を決定する手段と、決定した閾値の情報を出力する手段とを備える。
駆動回路は、第１の薄膜トランジスタのゲートと、ディスプレイパネル基板上のデータ線との間に設けられる第２の薄膜トランジスタを備え、電荷を検出する手段は、容量素子から流出した電荷をデータ線へ導くように第２の薄膜トランジスタをスイッチング制御する手段を含む。第２の薄膜トランジスタのゲートは、ディスプレイパネル基板上のゲート線に接続されており、ゲート線を介して第２のトランジスタを制御するよう構成される。一例では、駆動回路は、第１及び第２の薄膜トランジスタをｐ型ゲートにして構成し、流出する電荷を受容するよう第１の薄膜トランジスタのゲートと、第１の薄膜トランジスタのドレイン側に位置する画素電極とに接続される追加の負荷容量を備え、初期段階で負荷容量をリセットするよう第１の薄膜トランジスタを制御する手段を備える。他の例では、駆動回路は、第１及び第２の薄膜トランジスタをｎ型ゲートにして構成し、ゲート線の電位を一定値に維持するよう制御する手段を備える。
本発明によれば、製造システムの中間検査手段で確認される駆動回路の情報を有効にフィードバックすることにより、最終段階での色むら等の局所面内の不均一防止のために効果的に且つ即座に製造プロセスの改善に役立てることができ、最終製品の歩留まりを向上させることができる。
以下に添付図面を参照して、本発明の好適実施形態となるディスプレイパネルの製造システム、製造方法、及びそれらに使用される検査装置について詳細に説明する。図１には、本発明の製造システムによる製造工程の全体をブロック図として示している。本発明は、製造システム及びその方法の双方について特徴を有するものであるが、以下では便宜上の理由から、方法に関する記載を用いて説明する。システム構成については、各工程に係る手段として理解することができる。
本発明の製造プロセスは、概略、パネル基板を製造する前段の工程１０と、中間段階における検査工程２０と、製造された基板上に液晶セルを組み立て、あるいは有機ＥＬ素子の膜を形成する実装工程３０と、完成したパネル基板組立体の検査を行う官能検査工程４０とを有する。官能検査工程４０を通過した基板組立体は、その後のモジュール組立の工程に移される。
パネル基板の製造工程１０は、半導体成膜工程５０、及びその後のパターン形成工程７０を有する。半導体成膜工程５０は、例えばシリコン等の半導体材料を低温成長によって堆積させる工程５１と、堆積した薄膜をアニール処理して結晶化を進める工程５２とを有する。低温での薄膜堆積は、例えば、プラズマＣＶＤ成膜法によって行われる。半導体材料が成膜されるための基板としては、通常ガラス基板が用いられる。高温でのアニールが必要な場合には、比較的高価なガラス基板が使用されるが、レーザアニール等の手法によれば、基板処理を比較的低温（例えば、約４００℃程度あるいはそれより低温）で行うことができるので、比較的安価である基板を用いることができる。
基板上に堆積された半導体材料は、通常アモルファス（非晶質）であり、パネル基板製造のための十分な移動度を有しない。そこで堆積した基板をアニール工程５２でアニール処理して結晶化を促進し、多結晶（ポリシリコン）化することにより移動度を高める必要がある。一般的には、ｎ型ポリシリコンでは、１００ｃｍ２／Ｖ・ｓ以上、ｐ型ポリシリコンでは５０ｃｍ２／Ｖ・ｓ以上の移動度が必要とされる。アニール処理は、典型的には、上述の基板処理の低温化の要請から、エキシマレーザ（例えば、ＸｅＣｌ、ＫｒＦ）又は可視光（例えば緑色光固体レーザ；波長５３２ｎｍ）によるレーザアニール手法が用いられる。
その後、成膜された半導体に対して、必要な回路素子及びパターンの形成が行われる。この回路素子・パターン形成工程７０では、例えば、半導体薄膜上に所定のマスクによるレジスト形成を行い、通常のフォトリソグラフィの手法によりエッチングの処理を施すことにより、必要な回路素子及びパターンを形成する。この工程により、半導体薄膜にディスプレイ画素を電圧変調あるいは電流変調により駆動する駆動回路が形成される。後述のように、各画素に対応した駆動回路は、スイッチング動作をするための薄膜トランジスタ素子を含む（図２及び図３参照）。
中間検査工程２０は、上述の前段までの工程で完成したパネル基板のみを製造の中間段階で検査する工程である。本発明による製造システムあるいは製造方法によれば、中間検査工程は、電気的手法によるアレイ検査８０を主とし、必要に応じて光学的検査８５を行う。通常、光学的検査８５では、ＣＣＤカメラ等の画像解析により、駆動回路あるいは基板上の電源あるいは信号送信路の配線及び基板上の不要物の存在を検査する。
アレイ検査８０では、駆動回路の電気的な動作確認を行うと同時に、画素のスイッチング動作に直接関連する薄膜トランジスタ素子の動作閾値電圧Ｖｔｈを抽出する。抽出の手法については後に詳述する。検査装置（図示せず）は、例えば、動作閾値Ｖｔｈが所定の範囲のものでなく、「異常」であることを確認した場合には、図１に示すように、これを前段の成膜工程５０にフィードバック６０することができる。あるいは他の場合で、動作閾値Ｖｔｈが所定の範囲内のものであった場合でも、相対的なばらつきが大きい場合には、同様にしてその情報をフィードバックすることができる。即ち、本発明では、動作閾値Ｖｔｈという定量的な情報をフィードバックできる点が利点の一つであり、かかる定量的な要素が成膜工程にフィードバックされることは極めて有効である。もっとも、動作閾値Ｖｔｈの「正常」「異常」な状態を定性的な問題としても確認し、図１中に仮想的に示すようにして（参照番号６５）、その情報を成膜工程５０後の回路素子・パターン形成工程で参照することも可能である。
通常、ｎ型ポリシリコンの薄膜トランジスタでは、０．５〜５Ｖ、ｐ型ポリシリコンの薄膜トランジスタでは、−０．５〜−５Ｖの範囲であることが望まれる。本発明における検査装置では、基準となる閾値はユーザによって変更可能とされ、一例として上述の範囲を「正常」な範囲として設定することも可能であるが、それより狭い範囲（例えば、ｐ型の薄膜トランジスタで０．７Ｖ乃至２Ｖ、ｐ型の薄膜トランジスタで−０．７Ｖ乃至−２Ｖ）に設定することもできる。検査装置は、かかる基準範囲外の閾値電圧を検出した場合に、これを異常信号として出力するか、あるいは検出した数値をそのまま出力し、これを前段の薄膜の堆積工程５１、あるいはアニール工程５２へとフィードバック６０して提供することができる。このフィードバック６０は、装置間の適当な有線又は無線の通信手段（ＬＡＮ等）を介して自動的に行われ、薄膜堆積工程５１あるいはアニール工程５２で参照されるのが望ましいが、必ずしも自動化されたものに限らず、人的な要素が一部に含まれるものであっても良い。
中間検査工程２０で不良箇所が発見され、リペア工程９０でリペアを施すことによりその不良箇所を修繕できる場合には、リペア工程９０で必要な修繕が行われる。修繕の方法としては、種々の方法が知られているが、例としてはレーザ照射によるパターンの修復等が挙げられる。
修繕されたあるいは検査を通過したパネル基板は、その後の実装工程へと移される。この表示素子実装工程では、パネル基板と液晶セルとの組立てあるいはパネル基板上への有機ＥＬ薄膜の成膜が行われる。これにより、表示装置としての液晶ディスプレイあるいは有機ＥＬディスプレイが完成する。完成した表示装置に対しては、最終段階で官能検査４０が行われる。官能検査４０では、人が直接的に表示状態を視覚的に検査し、色むら等の不良がないかを確認する。確認の結果、良品と判断された装置は、その後のモジュール組立の工程に移される。
本発明の主たる特徴は、アレイ検査８０における検査手法と、検査装置からの閾値情報に関する信号のフィードバックによる半導体成膜５０の適正化手法にある。それらについて以下に更に詳しく説明する。
図２及び図３は、それぞれ電圧駆動型及び電流駆動型の駆動回路の典型的な構成例（各図（ａ）参照）を、検査の作用を示すタイムチャート（各図（ｂ）参照）と共に示す図である。これらの図を参照して、検査装置及び動作閾値Ｖｔｈの抽出について説明する。
図２に示す電圧駆動型の駆動回路の場合は、Ｑ１およびＱ２にｎ型のトランジスタを用いている。検査の初期段階では、まず初期設定ルーチンとして容量Ｃｆｂのリセットを行う。具体的には、電源供給線であるＶ１をゼロ電位にした状態で、トランジスタＱ２のゲートを一度オンにして、容量Ｃｆｂをリセットする。これは、容量Ｃｆｂに当初から存在する電荷による悪影響を排除して、電荷の測定を高精度に行うためのものである。次に、電荷供給電圧Ｖ１をトランジスタＱ２に供給する。さらに、トランジスタＱ１のゲートをオンにして、データ信号線であるＤａｔａ（ｍ）からの所定の電圧によりトランジスタＱ２をオンにするとともに、この電圧を保持容量Ｃ１に与えた後、トランジスタＱ１をオフする。所定の時間にわたってこの状態を継続することにより、電極における電圧を示すＶ＿ＩＴＯと容量Ｃｆｂにおける電圧とが飽和して一定の状態となる。それとともにトランジスタＱ２もオフ状態となる。
この状態から、Ｖ１の電圧を徐々に下げていく。ここで、Ｖ１とＶ＿ＩＴＯとの電圧が等しくなるまでは、Ｖ＿ＩＴＯの電圧は変動しない。しかし、Ｖ１とＶ＿ｓｔの電圧の差がトランジスタＱ２の閾値電圧Ｖｔｈを越す、すなわち、Ｖ１がＶ＿ＩＴＯよりも低い電圧になると、トランジスタＱ２がオン状態となり、以降、Ｖ＿ＩＴＯはＶ１に追従して低下していく。その場合には、Ｖ＿ＩＴＯの電圧低下にしたがって、容量Ｃｆｂが放電して電圧が低下する。したがって、データ保持用の容量Ｃ１とＣｆｂとの間における電圧Ｖｓｔは、この容量Ｃｆｂの電圧の低下に応じて下がることになる。その後、所定の電圧になるまでＶ１を下げる。この所定の電圧は、電圧Ｖｓｔの変化量をΔＶ＿ｓｔが求めやすくなるように決定される。
Ｖ１の電圧低下は、不本意な電荷の流入出によるノイズを最小にするべく、図示されるように、他の電圧変化時の立ち上がり、立下りよりも十分緩い傾斜で行われることが望ましい。例えば、実用的な検査装置では、測定レートを１ＭＨｚ乃至１００ＭＨｚとして、１０６〜１０１０Ｖ／秒の程度の勾配を設定可能である。
本発明の検査装置による測定では、Ｖ＿ｓｔの電圧の変化量であるΔＶ＿ｓｔを求めることにより、この駆動回路の特性、即ち閾値電圧を決定することができる。具体的には、上記のＶ１の操作をして所定の電圧に達した後、トランジスタＱ１のゲートを再度Ｇａｔｅ（ｎ）でオンにして図中のＶ＿ｓｔが生じた後に、データ線Ｄａｔａ（ｍ）に接続された電流計または電荷計（図示せず）を用いて、蓄積された電荷の読み出しを行うことによって電圧ΔＶ＿ｓｔを測定する。ここで、Ｖ＿ＩＴＯの電圧の変化量をΔＶ＿ＩＴＯとすると、測定電荷量は、Ｑｎ＝ΔＶ＿ｓｔ×（Ｃｓ+Ｃｆｂ）であるので、求められるΔＶ＿ｓｔと、ΔＶ＿ＩＴＯ＝ΔＶ＿ｓｔ×（（Ｃ１+Ｃｆｂ）／Ｃｆｂ）の関係からΔＶ＿ＩＴＯが求められる。
ここで、Ｖｔｈは、Ｖ１の最終値（図２中に、Ｖ１＿ｒｅｆ１として示す。）、及びΔＶ＿ＩＴＯの和と、データ設定後のＶ＿ｓｔ（図２中、にＶ＿ｓｔ１として示す。尚、電荷読出時のＶ＿ｓｔにほぼ一致する。）との差として決定することができる。すなわち、
Ｖｔｈ＝（Ｖ１＿ｒｅｆ１+ΔＶ＿ＩＴＯ）−（Ｖ＿ｓｔ１） [式１]
となる。したがって、各画素において、求められるＶｔｈと基準電位との誤差が所定の範囲内にあるかどうかを判断して、各画素の駆動回路について動作性能の確認をすることができる。尚、他の手法として、Ｖ１を変化させる過程でΔＶ＿ｓｔを監視し、ΔＶ＿ｓｔに変化が生じたときのＶ１の値と、データ設定時、即ち変化させる前のＶ１の値との差からＶｔｈを決定することもできる。
更に、図３に示す電流駆動型の駆動回路の場合は、トランジスタＱ１およびＱ２にはｐ型のものを用いている。ここでは、上記の電圧駆動タイプと異なり、容量Ｃｆｂのリセットは不要である。また、電流供給線Ｖ２には所定の電圧が供給されている。ここで、ゲート信号線（ｎ）を制御してトランジスタＱ１をオンさせる。データ信号配線Ｄａｔａ（ｍ）に所定の電圧を予め与えておくことにより、トランジスタＱ２もオン状態になる。このとき、トランジスタＱ２のソースに接続されているＶ１の電圧は、ゲートよりも高く設定されている。
この状態から、電源供給線Ｖ１（Ｉｓ）の電圧を下げていく。トランジスタＱ２がオフになるまでには、電極（ＩＴＯ）の電圧であるＶ＿ＩＴＯも追従して下がる。上述したように、この場合に保持容量Ｃ１から容量Ｃｆｂへと電流が流れ出す。電源供給線Ｖ１の電位がトランジスタＱ２のゲート電位をオフにする電圧（閾値電圧Ｖｔｈ）を超えて下げられると、Ｃ１からの電荷の流出は生じなくなる。この状態でトランジスタＱ１をオンにして、データ信号線（Ｄａｔａ（ｍ））に接続された電流計あるいは電荷計（図示せず）を用いて、保持容量Ｃ１に蓄えられた電荷量を測定する。そして、保持容量Ｃ１に供給した（または、書き込んだ）電荷量と、読み出された電荷量との差を各画素において求める。そして、この差が所定の範囲内であるかを判断することによって、画素の駆動回路の動作を確認することができる。
ここでＶｔｈは、Ｖ１の初期値（図３中にＶ１＿ｒｅｆ２として示す。）からΔＶ＿ＩＴＯを引いた値と、Ｖ＿ｓｔの下げ止まった値（図３中にＶ＿ｓｔ２として示す。尚、電荷読み出し前のＶ＿ｓｔに一致する。）との差として決定することができる。すなわち、
Ｖｔｈ＝（Ｖ１＿ｒｅｆ２−ΔＶ＿ＩＴＯ）−（Ｖ＿ｓｔ２） [式２]
となる。したがって、前述の例と同様に、このＶｔｈを駆動回路の動作性能の確認のためのパラメータとして利用することができる。
上述の各例に関する説明から理解されるように、本発明の検査装置による検査手法によれば、トランジスタＱ２の閾値電圧であるＶｔｈの値を１回の測定で求めることができるので、従来の回路と比較して、測定のスループットが高いというメリットを有する。
検査装置は、検出した電流又は電荷量をもとに求められた閾値Ｖｔｈ（即ちＶ＿ＩＴＯ）は、前述のように前段の成膜工程のパラメータ設定基準とされるべくフィードバック６０される。フィードバック６０先は、図１に示すように半導体成膜工程５０である。したがって、閾値Ｖｔｈは、薄膜堆積工程５１及びアニール工程５２のそれぞれについて、パラメータ設定の基準とされ得る。
成膜工程５０のうち、前段の薄膜堆積工程５１では、Ｖｔｈはパラメータは成膜時間決定の基準とされ得る。他の場合として、薄膜の面内の均一性が十分でないため基板の面内位置でＶｔｈに過度のばらつきが生じることも考えられ、Ｖｔｈを基準として基板配置、あるいは成膜時のプラズマ分布などの変更がされ得る。しかしながら、本発明では、少なくとも、設定パラメータのメータの影響を受けやすい後段のアニール工程５２に優先的にフィードバックされるのが望ましい。
上述のように、アニール処理は典型的にはレーザアニールの技法により行われる。例えば、エキシマレーザを用いたレーザアニール手法での典型的な設定パラメータとしては、ショット数、エネルギー密度、あるいは基板温度が挙げられる。可視光固体レーザでは、ショット数に代えて単位面積あたりの照射時間が設定パラメータとなる。したがって、Ｖｔｈは、これらのパラメータの決定の基準として利用される。エキシマレーザ及び固体レーザのいずれにおいても、エネルギー密度が最も制御容易なパラメータとなる。例えば、検査装置で測定されたＶｔｈが所定の範囲外で高い場合、あるいは範囲内であっても高い傾向がある場合、アニールによる結晶化が十分でない可能性がある。かかる場合には、例えば、測定されたＶｔｈの大きさを参照して、結晶化を高めるべく、所定の領域におけるアニール光の照射のエネルギー密度が高くなるようなパラメータの変更がされ得る。
図４は、動作閾値Ｖｔｈがフィードバックされるところのレーザアニール装置の具体的な構成例を示す概略図であり、（ａ）、（ｂ）には、相違する手法が例示される。
図４（ａ）の装置１００では、レーザ光源１１０から出射された光は、ホログラム、ミラー等の光学系１２０を利用して堆積された薄膜の全幅に照射される。薄膜が堆積された基板１３０は、可動テーブル１４０上に配置して示される。レーザ光は、光学系１２０により比較的広幅に拡散される（参照番号１５０）。
この例では、例えば、レーザ照射の影響により薄膜の中央近傍位置Ａ１と端縁近傍位置Ａ２との間で移動度に差を生じ、その結果としてそれぞれの位置の画素における駆動回路の薄膜トランジスタの閾値電圧Ｖｔｈが異なるものとなる可能性がある。そのような場合には、前述のようにしてフィードバックされた閾値情報に基づいて光学系１２０の設定を変更して、Ａ１、Ａ２の位置間で移動度に差が生じないように、照射される光の幅方向の光量分布を再度適正化することができる。この場合、参照される閾値情報は、幅方向に特定の距離にある複数の画素についての平均値とされ得る。
もっとも、基板１３０上の全領域で閾値電圧Ｖｔｈが適正な範囲でなければ、前述のように閾値情報に基づいてレーザのエネルギー密度、あるいはエキシマレーザの場合のショット数等を最適化する変更等が望まれる。また、移動度の差が生じる原因の一部が薄膜の膜厚に起因するものであれば、閾値情報を薄膜の堆積工程５１においても参照し、膜厚の差に変動を生じないようなパラメータの再設定を行うこともできる。
図４（ｂ）の装置２００では、レーザ光源２１０から出射された光は、やはり、ホログラム、ミラー等の光学系２２０を介して堆積された薄膜に照射するが（参照番号２５０）、照射する帯状部分が一部重なるようにして走査が行われる。薄膜が堆積された基板２３０は、可動テーブル２４０上に配置して示される。図中の参照番号２６０は、照射される光ビームの基板２３０に対する相対的な走査方向を示す。光学系２２０から出射された光は、帯状の部分Ｂ１、Ｂ２を順に照射し、それらは重なり部分Ｂ３を含む。
この例では、Ｂ３を含まないＢ１、Ｂ２のそれぞれの領域の画素間、あるいはＢ１、Ｂ２とＢ３の領域の画素間で、閾値電圧Ｖｔｈに差を生じる可能性がある。かかる場合には、閾値情報を基に、Ｂ１、Ｂ２のそれぞれの領域の照射の際にエネルギー密度やショット数等のパラメータを変更し、あるいは、（ａ）の例と同様に光学系２２０の光学特性を幅方向の照射光量が適正化されるよう変更することが可能である。即ち、本発明を利用すれば、基板の幅方向の照射を別時間に行う場合でも、最終製品ではパネル基板における駆動回路の特性を比較的均一にするためのレシピによる管理を比較的容易に行うことができるという利点を有する。
以上のように、本発明の好適実施形態について詳細に説明したが、これはあくまでも例示的なものであり、当業者によって更に変形・変更が可能である。例えば、薄膜堆積あるいはレーザアニールのパラメータは、本実施形態に示した他にも種々のものがあり、それらを利用した場合でも本発明は実現し得るし、レーザを用いないアニール手法にも、本発明は適用され得る。
本発明の製造システムによる製造工程の全体を示すブロック図である。 電圧駆動型の駆動回路について、（ａ）典型的な構成例と、（ｂ）検査の作用を示すタイムチャートとを示す図である。 電流駆動型の駆動回路について、（ａ）典型的な構成例と、（ｂ）検査の作用を示すタイムチャートとを示す図である。 （ａ）、（ｂ）は、それぞれ異なる手法によるレーザアニール装置の具体的な構成例を示す概略図である。
符号の説明
１０ ディスプレイ基板（パネル基板）製造工程
２０ 中間検査工程
３０ 表示素子実装工程
４０ 官能検査工程
６０ 閾値情報のフィードバック
１００、２００ レーザアニール装置

Claims (19)

  1. レシピにより管理されて半導体材料の薄膜形成及び画素の駆動回路の形成を行うパネル基板製造手段と、製造されたパネル基板を検査する検査手段と、検査を経た前記パネル基板上に有機ＥＬ又は液晶材料を含む表示媒体を実装する実装手段とを有するディスプレイ装置の製造システムにおいて、
    前記検査手段は、検査時に前記画素の各々の前記駆動回路における駆動電圧の閾値を決定し、該閾値は、前記パネル基板製造手段における基板製造パラメータ決定の基準とされることを特徴とするディスプレイ装置の製造システム。
  2. 前記閾値は、前記パネル基板製造手段における前記半導体材料の薄膜形成パラメータ決定の基準とされることを特徴とする、請求項１に記載の製造システム。
  3. 前記パネル基板製造手段は、前記半導体材料の薄膜を形成する手段として、ガラス基板上にアモルファス薄膜を堆積させる手段と、堆積された前記薄膜をアニールするレーザアニール手段を含み、前記閾値は、少なくとも前記レーザアニール手段の制御パラメータ決定の基準とされることを特徴とする、請求項２に記載の製造システム。
  4. 前記レーザアニール手段は、前記閾値に応じて、前記パネル基板の少なくとも一部に係る照射条件を他の部分に係る照射条件と異なるよう設定できることを特徴とする、請求項３に記載の製造システム。
  5. 前記閾値は、さらに前記薄膜を堆積させる際の成膜パラメータ決定の基準として利用されることを特徴とする、請求項３に記載の製造システム。
  6. 前記閾値は、前記パネル基板製造手段に向けて自動的にフィードバックされるよう構成されることを特徴とする、請求項１に記載の製造システム。
  7. 前記駆動回路は、前記画素のオン／オフをスイッチングする薄膜トランジスタ素子と、該薄膜トランジスタ素子のゲートに接続される容量素子と、前記パネル基板上に設けられる電源供給線から導出されて前記薄膜トランジスタ素子のドレイン側に接続される電源接続部とを備え、前記検査手段は、前記容量素子に電荷を保持させる手段と、前記電源接続部の電位を変化させたときに前記容量素子から流出する電荷量を検出して前記閾値を決定する手段とを有することを特徴とする、請求項１に記載の製造システム。
  8. 前記検査手段は、前記容量素子から流出する電荷を、前記パネル基板上で前記駆動回路に接続されるよう設けられるデータ線を介して取り出して検出することを特徴とする、請求項７に記載の製造システム。
  9. 前記パネル基板上の前記駆動回路は、前記ゲートに接続されて前記容量素子から流出する電荷を受容する追加の負荷容量素子を備えることを特徴とする、請求項７に記載の製造システム。
  10. レシピにより管理される半導体材料の薄膜形成工程及び画素の駆動回路の形成工程を含むパネル基板の製造工程と、製造された前記パネル基板を中間段階で検査する検査工程と、検査を経た前記パネル基板上に表示媒体を実装する実装工程とを有するディスプレイ装置の製造方法において、
    前記検査工程は、前記検査時に前記画素の各々の前記駆動回路における駆動電圧の閾値を決定する工程と、決定された前記閾値の情報を、前記パネル基板の製造時における製造パラメータ決定の基準とするよう、前記パネル基板製造手段に提供する工程とを有することを特徴とするディスプレイ装置の製造方法。
  11. 前記半導体材料の薄膜形成工程は、前記半導体材料を堆積させる工程と堆積された前記半導体材料をレーザアニールする工程とを有し、前記閾値は、少なくともレーザアニールの工程におけるパラメータ決定の基準に用いられることを特徴とする、請求項１０に記載の製造方法。
  12. 前記閾値の情報を前記パネル基板製造手段に提供する工程は、前記閾値の情報を自動的にフィードバックする工程を含むことを特徴とする、請求項１０に記載の製造方法。
  13. 前記駆動回路は、前記画素のオン／オフをスイッチングする薄膜トランジスタ素子と、該薄膜トランジスタ素子のゲートに接続される容量素子と、前記パネル基板上に設けられる電源供給線から導出されて前記薄膜トランジスタ素子のドレイン側に接続される電源接続部とを備え、前記検査工程は、前記容量素子に電荷を保持させる工程と、前記電源接続部の電位を変化させて前記容量素子から電荷を流出させる工程と、流出した前記電荷を検出して前記閾値を決定する工程とを有することを特徴とする、請求項１０に記載の製造方法。
  14. 前記電源接続部の前記電位の変化は、前記薄膜トランジスタ素子の前記ゲートに向けて電荷の流出入が生じない速度で行われることを特徴とする、請求項１３に記載の検査装置。
  15. ディスプレイパネル基板上の各画素のそれぞれに対応して設けられる、画素のオン／オフをスイッチングする第１の薄膜トランジスタ素子と、該第１の薄膜トランジスタ素子のゲートに接続される容量素子と、前記ディスプレイパネル基板上の電源供給線から延長されて前記第１の薄膜トランジスタ素子のドレイン側に接続される電源接続部とを備える駆動回路の動作を検査する検査装置において、
    前記容量素子に電荷を保持させる手段と、
    前記電源接続部の電位を徐々に変化させて前記容量素子から電荷を流出させる手段と、
    流出した前記電荷を検出して前記第１の薄膜トランジスタの駆動電圧の閾値を決定する手段と、
    決定した前記閾値の情報を出力する手段とを備えることを特徴とする検査装置。
  16. 前記駆動回路は、前記第１の薄膜トランジスタのゲートと、前記ディスプレイパネル基板上のデータ線との間に設けられる第２の薄膜トランジスタを備え、前記電荷を検出する手段は、前記容量素子から流出した前記電荷を前記データ線へ導くように前記第２の薄膜トランジスタをスイッチング制御する手段を含むことを特徴とする、請求項１５に記載の検査装置。
  17. 前記第２の薄膜トランジスタのゲートが、前記ディスプレイパネル基板上のゲート線に接続されており、該ゲート線を介して前記第２のトランジスタを制御するよう構成されることを特徴とする請求項１６に記載の検査装置。
  18. 前記駆動回路は、前記第１及び第２の薄膜トランジスタをｐ型ゲートにして構成し、流出する前記電荷を受容するよう前記第１の薄膜トランジスタの前記ゲートと、前記第１の薄膜トランジスタのドレイン側に位置する画素電極とに接続される追加の負荷容量を備え、
    初期段階で前記負荷容量をリセットするよう前記第１の薄膜トランジスタを制御する手段を備えることを特徴とする、請求項１５に記載の検査装置。
  19. 前記駆動回路は、前記第１及び第２の薄膜トランジスタをｎ型ゲートにして構成し、
    前記ゲート線の電位を一定値に維持するよう制御する手段を備えることを特徴とする、請求項１５に記載の検査装置。

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