JP2006024981A

JP2006024981A - 画像出力装置

Info

Publication number: JP2006024981A
Application number: JP2004198857A
Authority: JP
Inventors: Hideki Matsumura; 秀樹松村
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-07-06
Filing date: 2004-07-06
Publication date: 2006-01-26
Anticipated expiration: 2024-07-06
Also published as: JP4429100B2

Abstract

【構成】ＳＤＲＡＭ２６は、各々が３ワードによって形成された複数のワードブロックを有する。画像データは、各々が１２ビットで表現される複数の画素によって形成され、８画素が各ワードブロックに割り当てられるようにＳＤＲＡＭ２６に格納される。ＣＰＵ４８は、指定画素が属するワードブロックを指定画素の画素番号と数値“３”および“８”とに基づいて特定する。メモリ制御回路２８は、ＳＤＲＡＭ２６に格納された画像データをこのワードブロックを起点としてレジスタ３４に転送する。レジスタ３４は、各々が１２ビットによって形成された複数のビットブロックを有する。ＣＰＵ４８は、指定画素が属するビットブロックを指定画素の画素番号と数値“８”とに基づいて特定する。レジスタ３４は、このビットブロックを基点としてＹＵＶデータを出力する。
【効果】各ワードのビット長が１画素のビット長の整数倍でなくても、指定画素を起点とする画像データを出力できる。
【選択図】図１

Description

この発明は、画像出力装置に関し、特にたとえばディジタルカメラに適用され、各々が複数ビットで表現される複数の画素によって形成される画像データのうち指定画素を基準とするエリアに属する一部の画像データを出力する、画像出力装置に関する。

従来のこの種の画像出力装置の一例が、特許文献１に開示されている。この従来技術によれば、被写界像に対応するＹＵＶデータは、水平４画素が各々のアドレスに割り当てられるようにＳＤＲＡＭに格納される。つまり、ＳＤＲＡＭを形成する各々のアドレスは３２ビットであり、１画素に対応するＹデータ，ＵデータおよびＶデータの各々は８ビットであり、そして水平４画素に対応するＹデータ，ＵデータまたはＶデータが１つのアドレスに格納される。

ＣＰＵは、ズーム倍率に基づいてズーム開始画素を特定し、メモリ制御回路は、このズーム開始画素が割り当てられたアドレスを基準として、ＳＤＲＡＭからラインメモリに２ライン分のＹＵＶデータを転送し、さらにその一部をレジスタに転送する。

ラインメモリおよびレジスタには、各々のアドレスに１画素が割り当てられるようにＹＵＶデータが格納される。レジスタに保持されたＹＵＶデータはズーム開始画素を基準とするズーム処理を施され、これによって拡大ズーム処理を施されたスルー画像がディスプレイに表示される。

ズームキーが操作されると、ズーム開始画素が１画素単位で更新される。スルー画像のズーム倍率は、滑らかに変化する。
特開２００２−３２０１３５号公報［Ｈ０４Ｎ５／２２８，５／２６２，Ｇ０３Ｂ１９／０２，Ｈ０４Ｎ１０１：００］

しかし、従来技術では、ＳＤＲＡＭを形成する各アドレスのビット長が、１画素に対応するＹデータ，ＵデータまたはＶデータのビット長の整数倍でなければならず、この結果、ＹＵＶデータのビット長の変更つまり装置の設計変更に柔軟に対応できないという問題がある。
それゆえに、この発明の主たる目的は、設定変更に柔軟に対応できる、画像出力装置を提供することである。

請求項１の発明に従う画像出力装置は、各々がＬビット（Ｌ：２以上の整数）で表現される複数の画素によって形成される画像データのうち指定画素を起点とする一部の画像データを出力する画像出力装置において、各々がＭ個（Ｍ：２以上の整数）のワードによって形成された複数のワードブロックを有し、Ｎ個（Ｎ：２以上の整数）の画素が複数のワードブロックの各々に割り当てられるように画像データを格納する第１メモリ、各々がＬビットによって形成された複数のビットブロックを有する第２メモリ、複数のワードブロックのうち指定画素が属するワードブロックを指定画素の画素番号と数値ＭおよびＮとに基づいて特定する第１特定手段、第１メモリに格納された画像データを第１特定手段によって特定されたワードブロックを起点として第２メモリに転送する転送手段、複数のビットブロックのうち指定画素が属するビットブロックを指定画素の画素番号と数値Ｎとに基づいて特定する第２特定手段、および第２メモリに格納された画像データを第２特定手段によって特定されたビットブロックを起点として出力する出力手段を備えることを特徴とする。

画像データは、各々がＬビット（Ｌ：２以上の整数）で表現される複数の画素によって形成される。画像出力装置は、かかる画像データのうち、指定画素を起点とする一部の画像データを出力する。

第１メモリは、各々がＭ個（Ｍ：２以上の整数）のワードによって形成された複数のワードブロックを有する。画像データは、Ｎ個（Ｎ：Ｍと異なる２以上の整数）の画素が複数のワードブロックの各々に割り当てられるように、第１メモリに格納される。

第１特定手段は、指定画素が属するワードブロックを指定画素の画素番号と数値ＭおよびＮとに基づいて特定する。転送手段は、第１メモリに格納された画像データを第１特定手段によって特定されたワードブロックを起点として第２メモリに転送する。第２メモリは、各々がＬビットによって形成された複数のビットブロックを有する。画像データは、かかる第２メモリに格納される。

第２特定手段は、指定画素が属するビットブロックを指定画素の画素番号と数値Ｎとに基づいて特定する。出力手段は、第２メモリに格納された画像データを第２特定手段によって特定されたビットブロックを起点として出力する。

このように、第１メモリに格納された画像データは、ワードブロック（＝Ｍワード＝Ｎ＊Ｌビット）単位で第２メモリに転送され、第２メモリに格納された画像データは、ビットブロック（＝Ｌビット）単位で出力される。このため、各ワードのビット長が１画素のビット長の整数倍でなくても、指定画素を起点とする一部の画像データを出力できる。つまり、設計変更に柔軟に対応することができる。

請求項２の発明に従う画像出力装置は、請求項１に従属し、第１特定手段は、指定画素の画素番号を数値Ｎによって割り算して求められる商に数値Ｍを掛け算して指定画素が属するワードブロックを特定する。

請求項３の発明に従う画像出力装置は、請求項１または２に従属し、第２特定手段は、指定画素の画素番号を数値Ｎで割り算して求められる余りに対応する順番のビットブロックを指定画素が属するビットブロックとして特定する。

請求項４の発明に従う画像出力装置は、請求項１ないし３のいずれかに従属し、指定画素の画素番号を任意に変更する変更手段をさらに備える。

請求項５の発明に従う画像出力装置は、請求項１ないし４のいずれかに従属し、第２メモリから出力された画像データにズーム処理を施すズーム処理手段をさらに備える。

請求項６の発明に従う画像出力装置は、請求項１ないし５のいずれかに従属し、１つのワードブロックのビット長は１画素のビット長および１ワードのビット長の最小公倍数に等しい。

この発明によれば、第１メモリに格納された画像データは、ワードブロック（＝Ｍワード＝Ｎ＊Ｌビット）単位で第２メモリに転送され、第２メモリに格納された画像データは、ビットブロック（＝Ｌビット）単位で出力される。このため、各ワードのビット長が１画素のビット長の整数倍でなくても、指定画素を起点とする一部の画像データを出力できる。つまり、設計変更に柔軟に対応することができる。

この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。

図１を参照して、この実施例のディジタルカメラ１０は、光学レンズ１２を含む。被写界の光学像は、この光学レンズ１２を通してイメージセンサ１６の受光面に照射される。受光面は、原色ベイヤ配列の色フィルタ１４によって覆われており、各々の受光素子で光電変換によって生成される電荷は、Ｒ（Red），Ｇ（Green）およびＢ（Blue）のいずれか１つの色情報を有する。

被写界のリアルタイム動画像（スルー画像）をＬＣＤモニタ４２に表示するとき、ＣＰＵ４８は、プリ露光および間引き読み出しの繰り返しをＴＧ１８に命令する。ＴＧ１８は、１／３０秒に発生する垂直同期信号に応答してイメージセンサ１６にプリ露光を施し、これによって生成された電荷つまり生画像信号をラスタ走査態様で読み出す。読み出された電荷によって形成される生画像信号の垂直方向に注目すると、奇数ラインはＲ，Ｇ，Ｒ，Ｇ，…の色情報を有し、偶数ラインはＧ，Ｂ，Ｇ，Ｂ，…の色情報を有する。

ＣＤＳ／ＡＧＣ／ＡＤ回路２０は、かかる生画像信号にノイズ除去，レベル調整およびＡ／Ｄ変換の一連の処理を施し、ディジタルデータである生画像データを出力する。出力された生画像データは、信号処理回路２２によって色分離，白バランス調整，ＹＵＶ変換などの処理を施される。信号処理回路２２からは、Ｙ：Ｕ：Ｖ＝４：２：２の比率でサンプリングされたＹＵＶデータが出力される。

図２に示すように水平方向に連続する８画素のＹＵＶデータに注目すると、ＹデータについてはＹ０画素〜Ｙ７画素のすべてがサンプリングされ、Ｕデータについては偶数番目に存在するＵ０画素，Ｕ２画素，Ｕ４画素およびＵ６画素がサンプリングされ、そしてＶデータについては奇数番目に存在するＶ１画素，Ｖ３画素，Ｖ５画素およびＶ７画素がサンプリングされる。なお、Ｙデータ，ＵデータおよびＶデータの各々は１画素あたり１２ビットで表される。

信号処理回路２２から出力されたＹＵＶデータは、３２ビットバス２４を介して、ＳＤＲＡＭ２６に格納される。図３に示すように、ＳＤＲＡＭ２６はバンク１およびバンク２を含み、かつ１アドレスつまり１ワードは３２ビットである。水平方向に眺めると、Ｙデータは図４（Ａ）に示す要領でバンク１に格納され、ＵＶデータは図４（Ｂ）に示す要領でバンク２に格納される。ここで、同じ８画素を形成するＹデータおよびＵＶデータは、バンク１およびバンク２の同じアドレスに格納される。

１ワードのビット数である“３２”とＹデータ，ＵデータおよびＶデータの各々の１画素あたりのビット数である“１２”との間の最小公倍数は“９６”である。このため、バンク１および２の各々に形成される複数のワードを各々が水平３ワードＷ０〜Ｗ３を有するワードブロックの集合と考えると、Ｙデータはバンク１に形成されたワードブロックに水平８画素ずつ収められ、ＵＶデータもまたバンク２に形成されたワードブロックに８画素ずつ収められる。バンク１上では、Ｙ２データが２つのワードＷ０およびＷ１に跨り、Ｙ５データが２つのワードＷ１およびＷ２に跨る。バンク２上でも、Ｕ２データが２つのワードＷ０およびＷ１に跨り、Ｖ５データが２つのワードＷ１およびＷ２に跨る。

こうしてＳＤＲＡＭ２６に格納された各フレームのＹＵＶデータは、図５に示すように水平７６８画素×垂直４８０ラインの解像度を有する。ＳＤＲＡＭ２６からの読み出し時、各フレームのＹＵＶデータは、インタレース態様で走査される。

ただし、ズームキー４４によって指定されたズーム倍率の拡大画像をＬＣＤモニタ４２に表示するときは、ＣＰＵ４８によってズーム処理が実行される。これによって、ＳＤＲＡＭ２６の読み出しアドレス，レジスタ３４の動作モード，補間回路３８の補間係数などが変更される。

ズーム処理にあたっては、まず水平ズーム開始画素係数Hstartが数１に従って求められる。

たとえば２．５倍に拡大されたズーム画像をＬＣＤモニタ４２に表示する場合、ズーム倍率の逆数は“０．４”である。１フレーム画像の水平画素数は“７６８”であるため、水平ズーム開始画素係数Hstartは“５８９８２．４”となる。なお、“２^８”の掛け算する理由は後述する。

次に、水平方向における読み出し開始画素を示す画素番号HSが数２に従って求められ、水平方向におけるＳＤＲＡＭ２６の読み出し開始アドレスを示すアドレス値MEMadrHが数３に従って求められる。さらに、後述するレジスタ３４の動作開始モードを規定するモード番号MDstが数４に従って求められ、水平方向におけるズーム係数の初期値であるＨ初期値Hinitが数５に従って求められる。なお、数２では、整数部のみが求められる。

水平ズーム開始画素係数Hstartが“５８９８２．４”である場合、画素番号HSは“２３０”となり、アドレス値MEMadrHは“８４”となり、モード番号MDstは“６”となり、そしてＨ初期値Hinitは“０．４”となる。

なお、数３または数４の各々の右辺に記述された“８”は、１つのワードブロックに収められる画素数を示す。また、数３の右辺に記述された“３”は、１つのワードブロックを形成するワード数を示す。

垂直ズーム開始画素係数VstartODDおよびVstartEVENは、数６および数７に従ってそれぞれ求められる。このうち、垂直ズーム開始画素係数VstartODDは奇数フィールドのズーム処理に用いられ、垂直ズーム開始画素係数VstartEVENは偶数フィールドのズーム処理に用いられる。

“２^８”を掛け算する理由は、後述する。１フィールド画像の垂直ライン数は“２４０”であるため、ズーム倍率が“２．５”のとき、垂直ズーム開始画素係数VstartODDは“１８４３２”とされ、垂直ズーム開始画素係数VstartEVENは“１８４８３”とされる。

続いて、垂直方向におけるＳＤＲＡＭ２６の垂直読み出し開始アドレスを規定するアドレス値MEMadrVODDおよびMEMadrVEVENが、数８および数９に従ってそれぞれ求められる。また、垂直方向におけるズーム係数の初期値であるＶ初期値VinitODDおよびVinitEVENが、数１０および数１１に従ってそれぞれ求められる。なお、アドレス値MEMadrVODDおよびＶ初期値VinitODDは奇数フィールドのズーム処理に用いられ、アドレス値MEMadrVEVENおよびＶ初期値VinitEVENは偶数フィールドのズーム処理に用いられる。

垂直ズーム開始画素係数VstartODDが“１８４３２”である場合、アドレス値MEMadrVODDおよびＶ初期値VinitODDはそれぞれ “７２”および“０．０”とされる。また、垂直ズーム開始画素係数VstartEVENが“１８４８３”である場合、アドレス値MEMadrVEVENおよびＶ初期値VinitEVENはそれぞれ“７２”および“０．２”とされる。

係数算出回路３０は、図６に示すように構成される。“１／ズーム倍率”は加算器３０ａに与えられ、Ｈ初期値Hinitはセレクタ３０ｂに与えられる。セレクタ３０ｂは、各ラインにおいて最初だけＨ初期値Hinitを選択し、残りの期間は加算器３０ａの出力を選択する。セレクタ３０ｂの出力は、遅延回路３０ｃで所定期間遅延され、その後、Ｈ累積ズーム係数として出力されるとともに加算器３０ａの処理にフィードバックされる。ズーム倍率が“２．５”であるとき、ズーム倍率の逆数は“０．４”であり、Ｈ初期値も“０．４”である。このとき、Ｈ累積ズーム係数は、図７に示すように“０．４”→“０．８”→“１．２”→“１．６”→“２．０”→“２．４”…の順で変化する。

図６に戻って、“１／ズーム倍率”は加算器３０ｄにも与えられ、Ｖ初期値VinitODDまたはVinitEVENはセレクタ３０ｅに与えられる。ズーム倍率が２．５倍のとき、加算器３０ｄには“０．４”が与えられる。また、Ｖ初期値VinitODDは“０．０”とされ、Ｖ初期値VinitEVENは“０．２”とされる。上述と同様、セレクタ３０ｅは、奇数フィールドの最初だけＶ初期値VinitODDを選択し、偶数フィールドの最初だけ初期値VinitEVENを選択し、残りの期間は加算器３０ｄの出力を選択する。セレクタ３０ｅの出力は、遅延回路３０ｆを経て、Ｖ累積ズーム係数として出力されるとともに、加算器３０ｄの処理にフィードバックされる。したがって、奇数フィールドにおけるＶ累積ズーム係数は、図８に示すように“０．０”→“０．４”→“０．８”→“１．２”→“１．６”→“２．０”…の順で変化する。

図１に戻って、メモリ制御回路２８には、ＣＰＵ４８によって求められたアドレス値MEMadrH，MEMadrVODDおよびMEMadrVEVENと、係数算出回路３０によって算出されたＶ累積ズーム係数とが与えられる。メモリ制御回路２８は、Ｖ累積ズーム係数の整数部を順次検出し、前回検出した整数部と今回検出した整数部との差分を求め、そして求められた差分とアドレス値MEMadrVODDまたはMEMadrVEVENとに基づいてＳＤＲＡＭ２６から読み出す２ラインを決定する。メモリ制御回路２８はまた、アドレス値MEMadrHが示すアドレスを水平方向の読み出し開始アドレスとして決定する。

２．５倍の拡大ズーム処理を行う場合、数３によって求められるアドレス値MEMadrHは“８４”であり、数８および数９によって求められるアドレス値MEMadrVODDおよびMEMadrVEVENは“７２”である。このとき、バンク１からのＹデータの読み出し動作は、奇数フィールドおよび偶数フィールドのいずれにおいても、垂直７２ライン目および７３ライン目の水平８４ワード目から開始される。バンク２からのＵＶデータの読み出し動作もまた、奇数フィールドおよび偶数フィールドの各々で、垂直７２ライン目および７３ライン目の水平８４ワード目から開始される。

また、図８に示すように、Ｖ累積ズーム係数の差分は、Ｖ累積ズーム係数“１．２”，“２．０”，“３．２”または“４．０”が入力された時点で“０”から“１”に更新される。このとき、垂直方向における読み出し先は、現時点で注目する２ラインから１ライン進められる。つまり、読み出し先は、整数部の差分に対応するライン数だけ進められる。

ラインメモリ３２は、図９に示すようにメモリエリア（ＳＲＡＭ）３２ａおよび３２ｂを有する。注目する２ラインのうち、１ライン目から読み出されたＹＵＶデータはメモリエリア３２ａに書き込まれ、２ライン目から読み出されたＹＵＶデータはメモリエリア３２ｂに書き込まれる。読み出されたＹＵＶデータは、図９に示す要領でメモリエリア３２ａおよび３２ｂに配置される。なお、メモリエリア３２ａおよび３２ｂは、各々が１２ビットを有する複数のビットブロックの集合と考えられる。

図１０を参照して、レジスタ３４は、各々が９６ビットの容量を有する２つメモリエリア（ＳＲＡＭ）３４ａおよび３４ｇと、各々が４８ビットの容量を有する４つのメモリエリア（ＳＲＡＭ）３４ｂ，３４ｃ，３４ｈおよび３４ｉと、６つのセレクタ３４ｄ〜３４ｆおよび３４ｊ〜３４ｌとを有する。

メモリ制御回路２８は、メモリエリア３２ａに格納されたＹＵＶデータのうち、Ｙデータをメモリエリア３４ａに転送し、Ｕデータをメモリエリア３４ｂに転送し、そしてＶデータをメモリエリア３４ｃに転送する。メモリ制御回路２８はまた、メモリエリア３２ｂに格納されたＹＵＶデータのうち、Ｙデータをメモリエリア３４ｇに転送し、Ｕデータをメモリエリア３４ｈに転送し、そしてＶデータをメモリエリア３４ｉに転送する。ＹＵＶデータは、図１０に示す要領でメモリエリア３４ａ〜３４ｃおよび３４ｇ〜３４ｉに配置される。なお、メモリエリア３４ａ〜３４ｃおよび３４ｇ〜３４ｉもまた、各々が１２ビットを有する複数のビットブロックの集合と考えられる。

図１に戻って、モード制御回路３６では、以下に述べる要領でモードが制御される。まず、モード番号MDstが示すモードが選択される。次に、Ｈ累積ズーム係数の整数部が順次検出され、前回検出された整数部と今回検出された整数部との差分だけモードが進められる。モードは“０”〜“７”の８つであり、モード７が選択されているときに差分“１”が検出されると、モードは“７”から“０”に戻される。

ズーム倍率が２．５倍の場合、数４によれば、モード番号MDstは“６”である。このため、最初はモード６が選択される。また、図７の例では、Ｈ累積ズーム係数が“１．２”，“２．０”，“３．２”および“４．０”を示したとき、前回との差分が“１”となる。このため、モードは、“１．２”が得られたときに“６”から“７”に進められ、“２．０”が得られたときに“７”から“０”に戻され、“３．２”が得られたときに“０”から“１”に進められ、そして“４．０”が得られたときに“１”から“２”に進められる。

図１０に示すセレクタ３４ｄおよび３４ｊの各々は、モード制御回路３６によって選択されたモードに対応するビットブロックを表１から検出する。セレクタ３４ｄは、検出されたビットブロックに格納された１画素のＹデータをメモリエリア３４ａから読み出し、セレクタ３４ｊは、検出されたビットブロックに格納された１画素のＹデータをメモリエリア３４ｇから読み出す。

また、セレクタ３４ｅ，３４ｆ，３４ｋおよび３４ｌの各々は、モード制御回路３６によって選択されたモードに対応するビットブロックを表２から検出する。セレクタ３４ｅは、検出されたビットブロックに格納された１画素のＵデータをメモリエリア３４ｂから読み出し、セレクタ３４ｆは、検出されたビットブロックに格納された１画素のＵデータをメモリエリア３４ｃから読み出す。また、セレクタ３４ｋは、検出されたビットブロックに格納された１画素のＶデータをメモリエリア３４ｈから読み出し、セレクタ３４ｌは、検出されたビットブロックに格納された１画素のＶデータをメモリエリア３４ｌから読み出す。

したがって、Ｙデータは、図１１（Ａ）に示す要領でメモリエリア３４ａまたは３４ｇから読み出される。ＵデータおよびＶデータは、図１１（Ｂ）に示す要領でメモリエリア３４ｂ〜３４ｃあるいは３４ｈ〜３４ｉから読み出される。こうして、注目する２ラインに属する２画素のＹＵＶデータが、レジスタ３４から同時に出力される。

図１２を参照して、注目する２ラインのうち１ライン目のＹデータ，ＵデータおよびＶデータは、Ｋ倍回路３８ａ，３８ｈおよび３８ｏにそれぞれ与えられる。また、注目する２ラインのうち２ライン目のＹデータ，ＵデータおよびＶデータは、（１−Ｋ）倍回路３８ｂ，３８ｉおよび３８ｐにそれぞれ与えられる。ここで、係数Ｋは、係数算出回路３０で算出されたＶ累積ズーム係数の小数部に相当する。係数Ｋに従って重み付けされた１ライン目のＹデータおよび２ライン目のＹデータは、加算器３８ｃで互いに加算され、これによって垂直補間が完了する。また、ＵデータおよびＶデータも、加算器３８ｊおよび３８ｑで同様の加算処理を施される。図８を参照して、たとえばＶ累積ズーム係数“１．６”が得られたときは、１ライン目のＹＵＶデータは０．６倍され、２ライン目のＹＵＶデータは０．４倍される。これによって、図８において“１．６”に対応する位置で垂直補間されたＹＵＶデータが得られる。

加算器３８ｃから出力されたＹデータは、レジスタ３８ｄを介してＬ倍回路３８ｅに入力されるとともに、直接的に（１−Ｌ）倍回路３８ｆに入力される。加算器３８ｊから出力されたＵデータは、レジスタ３８ｋを介してＬ倍回路３８ｌに入力されるとともに、直接的に（１−Ｌ）倍回路３８ｍに入力される。加算器３８ｑから出力されたＶデータは、レジスタ３８ｒを介してＬ倍回路３８ｓに入力されるとともに、直接的に（１−Ｌ）倍回路３８ｔに入力される。係数Ｌは、係数算出回路３４で得られたＨ累積ズーム係数の小数部に相当する。

レジスタ３８ｄ，３８ｋおよび３８ｒが設けられることによって、水平方向に連続する２画素のＹデータが加算器３８ｇに同時に入力され、水平方向に連続する２画素のＵデータが加算器３８ｎに同時に入力され、そして水平方向に連続する２画素のＶデータが加算器３８ｕに同時に入力される。これによって水平補間が完了する。

図１に戻って、補間回路３８から出力されたＹＵＶデータすなわちズーム画素データは、画像処理回路４０におけるアパーチャ，ホワイトクリップなどの処理を経て、ＬＣＤモニタ４２から出力される。つまり、所望の倍率に拡大された被写体のスルー画像がＬＣＤモニタ４２に表示される。

ＣＰＵ４８は、具体的には図１３および図１４に示すフロー図に従う処理を実行する。なお、このフロー図に対応する制御プログラムは、フラッシュメモリ４６に記憶される。

まずステップＳ１で変数ｉを“２５６”とし、ステップＳ３で変数ｉを水平ズーム係数Hzoomkおよび垂直ズーム係数Vzoomkとして設定する。HzoomkおよびVzoomkはそれぞれ、ズーム倍率との間で数１２に示す関係が成立する係数である。したがって、変数ｉが“２５６”に近いほどズーム倍率は小さくなり、変数ｉが“１”に近いほどズーム倍率は大きくなる。

ステップＳ５では数１２に基づいて“１／ズーム倍率”を算出し、ステップＳ７では数１３に従って水平ズーム開始画素係数Hstartを算出する。

数１３および数１は表現方法が異なるものの、意味は互いに同じである。つまり、数１ではズーム倍率を用いて表現しているが、実際の処理ではズーム倍率の代わりに変数ｉが更新されるため、数１３によって水平ズーム開始画素係数を求めている。かかる変数ｉの存在を考慮して、数１，数６および数７の演算に“２^８”が用いられる。

ステップＳ９では、数１３によって求められた水平ズーム開始画素係数Hstartに基づいて、アドレス値MEMadrH，モード番号MDstおよびＨ初期値Hinitを算出する。この算出には、上述の数２〜数５が用いられる。ステップＳ１１ではアドレス値MEMadrHをメモリ制御回路２８に与え、ステップＳ１３では“１／ズーム倍率”およびＨ初期値Hinitを係数算出回路３０に与え、そしてステップＳ１５ではモード番号MDstをモード制御回路３６に与える。

ステップＳ１７では、数１４および数１５に従って垂直ズーム開始画素係数VstartODDおよびVstartEVENをそれぞれ算出する。数１４および数１５もまた、上述の数６および数７と実質的に同じである。

ステップＳ１９では、上述の数８および数９に従ってアドレス値MEMadrVODDおよびMEMadrVEVENをそれぞれ算出し、上述の数１０および数１１に従ってＶ初期値VinitODDおよびVinitEVENをそれぞれ算出する。ステップＳ２１では算出されたアドレス値MEMadrVODDおよびMEMadrVEVENをメモリ制御回路２６に与え、ステップＳ２３では算出されたＶ初期値VinitODDおよびVinitEVENを係数算出回路３０に与える。この結果、ステップＳ５で算出されたズーム倍率に従うズーム画像がＬＣＤモニタ４２に表示される。

ステップＳ２５では、ズームキー４４が操作されたか否かを判別する。ここでＹＥＳであれば、操作方向が広角方向および望遠方向のいずれであるかをステップＳ２７で判断する。広角方向へのズーム操作であれば、変数ｉが“１”であるか否かをステップＳ２９で判断し、ｉ＞１であればステップＳ３１で変数ｉをディクリメントする。一方、望遠方向へのズーム操作であれば、変数ｉが“２５６”であるか否かをステップＳ３３で判断し、ｉ＜２５６であればステップＳ３５で変数ｉをインクリメントする。ステップＳ３１またはＳ３５の処理が完了すると、ステップＳ３に戻る。

なお、ステップＳ２９またはＳ３３でＹＥＳと判断されたときは、変数ｉの更新は不可能であるとみなし、ステップＳ２５に戻る。このとき、ズームキー４４の操作は無効とされる。

以上の説明から分かるように、ＹＵＶデータ（画像データ）は、各々が１２ビット（Ｌビット）で表現される複数の画素によって形成される。ＬＣＤモニタ４２からは、かかるＹＵＶデータのうち、指定画素を起点とする一部のＹＵＶデータに基づく拡大画像が表示される。ＳＤＲＡＭ２６は、各々が３ワード（Ｍワード）によって形成された複数のワードブロックを有する。各ワードのビット長は、“３２”である。ＹＵＶデータは、８画素（Ｎ画素）が各々のワードブロックに割り当てられるようにＳＤＲＡＭ２６に格納される。

ＣＰＵ４８は、指定画素が属するワードブロックの先頭アドレスMEMadrHを指定画素の画素番号HSと数値“３”および“８”とに基づいて特定する（S9）。メモリ制御回路２８は、ＳＤＲＡＭ２６に格納されたＹＵＶデータをＣＰＵ４８によって特定された先頭アドレスMEMadrHを起点として、ラインメモリ３２およびレジスタ３４に順次転送する。ラインメモリ３２を形成するメモリエリア３２ａ〜３２ｂ、レジスタ３４を形成するメモリエリア３４ａ〜３４ｃおよび３４ｇ〜３４ｉは、各々が１２ビットによって形成された複数のビットブロックを有する。ＹＵＶデータは、かかるラインメモリ３２およびレジスタ３４に格納される。

ＣＰＵ４８は、指定画素が属するビットブロックに対応するモード番号MDstを指定画素の画素番号HSと数値“８”とに基づいて特定する(S9)。レジスタ３４を形成するセレクタ３４ｄ〜３４および３４ｊ〜３４ｌは、メモリエリア３４ａ〜３４ｃおよび３４ｇ〜３４ｉに格納されたＹＵＶデータを、モード番号MDstに対応するビットブロックを起点として出力する。

このように、ＳＤＲＡＭ２６に格納されたＹＵＶデータは、ワードブロック（＝３ワード＝９６ビット）単位でラインメモリ３２およびレジスタ３４に順次転送され、レジスタ３４に格納されたＹＵＶデータは、ビットブロック（＝１２ビット）単位で出力される。このため、各ワードのビット長が１画素のビット長の整数倍でなくても、指定画素を起点とする一部のＹＵＶデータを出力できる。つまり、設計変更に柔軟に対応することができる。

この発明の一実施例を示すブロック図である。信号処理回路の動作の一部を示す図解図である。ＳＤＲＡＭの構成の一例を示す図解図である。（Ａ）はＳＤＲＡＭのマッピング状態の一例を示す図解図であり、（Ｂ）はＳＤＲＡＭのマッピング状態の他の一例を示す図解図である。１フレーム画像の一例を示す図解図である。係数算出回路の構成の一例を示すブロック図である。係数算出回路の動作の一部を示す図解図である。係数算出回路の動作の他の一部を示す図解図である。ラインメモリの構成の一例を示す図解図である。レジスタの構成の一例を示すブロック図である。（Ａ）はレジスタからの読み出し動作の一例を示す図解図であり、（Ｂ）はレジスタからの読み出し動作の他の一例を示す図解図である。補間回路の構成の一例を示すブロック図である。ＣＰＵの動作の一部を示すフロー図である。ＣＰＵの動作の他の一部を示すフロー図である。

符号の説明

１０ …ディジタルカメラ
１６ …イメージセンサ
２２ …信号処理回路
２６ …ＳＤＲＡＭ
２８ …メモリ制御回路
３０ …係数算出回路
３２ …ラインメモリ
３４ …レジスタ
３６ …モード制御回路
３８ …補間回路
４４ …ズームキー
４８ …ＣＰＵ

Claims

各々がＬビット（Ｌ：２以上の整数）で表現される複数の画素によって形成される画像データのうち指定画素を起点とする一部の画像データを出力する画像出力装置において、
各々がＭ個（Ｍ：２以上の整数）のワードによって形成された複数のワードブロックを有し、Ｎ個（Ｎ：２以上の整数）の画素が前記複数のワードブロックの各々に割り当てられるように前記画像データを格納する第１メモリ、
各々が前記Ｌビットによって形成された複数のビットブロックを有する第２メモリ、
前記複数のワードブロックのうち前記指定画素が属するワードブロックを前記指定画素の画素番号と数値ＭおよびＮとに基づいて特定する第１特定手段、
前記第１メモリに格納された画像データを前記第１特定手段によって特定されたワードブロックを起点として前記第２メモリに転送する転送手段、
前記複数のビットブロックのうち前記指定画素が属するビットブロックを前記指定画素の画素番号と数値Ｎとに基づいて特定する第２特定手段、および
前記第２メモリに格納された画像データを前記第２特定手段によって特定されたビットブロックを起点として出力する出力手段を備えることを特徴とする、画像出力装置。
前記第１特定手段は、前記指定画素の画素番号を前記数値Ｎによって割り算して求められる商に前記数値Ｍを掛け算して前記指定画素が属するワードブロックを特定する、請求項１記載の画像出力装置。
前記第２特定手段は、前記指定画素の画素番号を前記数値Ｎで割り算して求められる余りに対応する順番のビットブロックを前記指定画素が属するビットブロックとして特定する、請求項１または２記載の画像出力装置。
前記指定画素の画素番号を任意に変更する変更手段をさらに備える、請求項１ないし３のいずれかに記載の画像出力装置。
前記第２メモリから出力された画像データにズーム処理を施すズーム処理手段をさらに備える、請求項１ないし４のいずれかに記載の画像出力装置。
１つのワードブロックのビット長は１画素のビット長および１ワードのビット長の最小公倍数に等しい、請求項１ないし５のいずれかに記載の画像出力装置。