JP2006024893A - 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、設計ライブラリデータベース、および表示装置 - Google Patents
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Abstract
【解決手段】薄膜トランジスタ回路は各々所定サイズを越える結晶粒SXを収容する複数の結晶粒規定領域10に2次元的に区画される結晶化半導体薄膜5と、各々のチャネル領域CHが対応結晶粒規定領域10内の中央に配置される複数の薄膜トランジスタと、複数の薄膜トランジスタを相互接続する配線部とを備える。
【選択図】 図2
Description
接続電極22はコンタクトスルーホールCONT2を介してAlからなる接続配線24に接続される。
Claims (25)
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計方法であって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンをコンピュータにおいて定義し、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて前記コンピュータに作成させる設計方法。
- 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項1に記載の設計方法。
- 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを前記コンピュータに設定し、前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを前記コンピュータに参照させる請求項2に記載の設計方法。
- 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項3に記載の設計方法。
- 前記複数の薄膜トランジスタは前記素子パターンにおいて各結晶粒規定領域の1辺の長さを越えないチャネル長およびチャネル幅に設定される請求項2に記載の設計方法。
- 前記複数の薄膜トランジスタは前記素子パターンにおいて各結晶粒規定領域の1辺の長さを整数倍した間隔に設定される請求項2に記載の設計方法。
- 各結晶粒規定領域の1辺の長さLC、各薄膜トランジスタのチャネル長およびチャネル幅のうちの大きい方の寸法LG、前記結晶化アレイパターンと前記素子パターンとのアライメント精度LAはLC≧(LG+2×LA)という関係を満足する請求項2に記載の設計方法。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラム。
- 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項8に記載の設計プログラム。
- 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを設定する処理、および前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを参照する処理をさらにコンピュータに実行させる請求項8に記載の設計プログラム。
- 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項10に記載の設計プログラム。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体。
- 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項12に記載の設計プログラム記録媒体。
- 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを設定する処理、および前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを参照する処理をさらにコンピュータに実行させる設計プログラムを記録した請求項13に記載の設計プログラム記録媒体。
- 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項14に記載の設計プログラム記録媒体。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理と、前記複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように前記結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラム。
- 前記位相シフトマスクパターンは特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含む請求項16に記載の設計プログラム。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理と、前記複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように前記結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体。
- 前記位相シフトマスクパターンは特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含む請求項18に記載の設計プログラム記録媒体。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計ライブラリデータベースであって、各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセル、並びに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルの少なくとも一方を備える設計ライブラリデータベース。
- 各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に2次元的に区画される結晶化半導体薄膜と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタと、前記複数の薄膜トランジスタを相互接続する配線部とを備える薄膜トランジスタ回路。
- 前記複数の薄膜トランジスタおよび配線部は、各々所定数の結晶粒規定領域を占有する共通な構造の複数の論理ゲート回路を構成する請求項21に記載の薄膜トランジスタ回路。
- 前記複数の結晶粒規定領域は前記結晶化半導体薄膜においてそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶ請求項21に記載の薄膜トランジスタ回路。
- 前記複数の薄膜トランジスタの少なくとも1つは、同一の結晶面指数を有する結晶粒の表面内にそれぞれ形成されるチャネル領域を有し互いに同じである主電流方向を持つように接続される1対の副トランジスタを含む請求項21に記載の薄膜トランジスタ回路。
- 略マトリクス状に配置される複数の表示画素を有するアクティブマトリクス回路と、前記アクティブマトリクス回路に接続される駆動制御回路と、前記アクティブマトリクス回路および駆動制御回路を支持する薄膜半導体基板とを備え、前記駆動制御回路は前記薄膜半導体基板上で各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に2次元的に区画される結晶化半導体薄膜、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタ、および前記複数の薄膜トランジスタを相互接続する配線部からなる薄膜トランジスタ回路を含む表示装置。
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