JP2006024893A - 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、設計ライブラリデータベース、および表示装置 - Google Patents

Abstract

【課題】結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成を可能にする。
【解決手段】薄膜トランジスタ回路は各々所定サイズを越える結晶粒ＳＸを収容する複数の結晶粒規定領域１０に２次元的に区画される結晶化半導体薄膜５と、各々のチャネル領域ＣＨが対応結晶粒規定領域１０内の中央に配置される複数の薄膜トランジスタと、複数の薄膜トランジスタを相互接続する配線部とを備える。
【選択図】 図２

Description

本発明は、比較的大きな粒径である複数の結晶粒を有する結晶化半導体薄膜を用いた薄膜トランジスタ回路、この薄膜トランジスタ回路の設計方法、この薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、設計ライブラリデータベース、および表示装置に関する。

平面表示装置は薄型、軽量、低消費電力という特徴から様々な分野で用いられている。なかでも、アクティブマトリクス型平面表示装置は、高解像度および高画質を必要とするＯＡ機器において広く用いられている。この方式では、複数の薄膜トランジスタ（ＴＦＴ）がマトリクス状に並ぶ複数の表示画素にそれぞれ隣接して配置され、これら表示画素に画素スイッチング素子として接続される。また、近年のマルチメディア通信技術の発展に伴い、機能集積型の平面表示装置が次世代のパーソナル用途向け平面表示装置として注目を集めている。この平面表示装置は上述の画素スイッチング素子に加えて、例えば画像表示に関与するドライバ回路、メモリ回路、ＤＡ変換回路、画像処理回路等を含んで多様化される周辺回路を画素アレイと一緒に集積したシステムオンパネルと呼ばれる構造を有する。

機能集積型ディスプレイの高機能化を実現するためには、論理回路、メモリ素子、アナログアンプ等の周辺回路要素をガラス等の絶縁基板上に形成された高いキャリア移動度の半導体薄膜を用いた薄膜トランジスタで構成することが必須要件となる。従来、このような半導体薄膜を低温で形成する様々な技術が提案されている。

レーザ光を用いた再結晶化法では、例えば矩形状の結晶粒を有するシリコン膜を結晶化半導体薄膜として得ることができる(例えば特許文献１，特許文献２参照)。

また、レーザ光を用いた再結晶化法により得られた結晶化半導体薄膜の結晶粒には、トランジスタが個別に配置される(例えば特許文献３，特許文献４，特許文献５，特許文献６，特許文献７，特許文献８参照)。
特開２００２-２３７４５５号公報 特開２００３-２２９６９号公報 特開２００３-８６６０４号公報 特開２００３-３１４９７号公報 特開２００３-１２４２３０号公報 特開２００３-３１８１２７号公報 特開２００３-１９７５２１号公報 特開２００３-１９７５２７号公報

上述の従来技術は、いずれも薄膜トランジスタのチャネル領域を収容可能な大粒径である複数の結晶粒を結晶化において得る技術について詳細に開示するが、これら結晶粒を有する結晶化半導体薄膜に対して周辺回路のような薄膜トランジスタ回路を適正かつ効率的に設計する技術について開示しない。

薄膜トランジスタ回路の製造では、様々なフォトマスクを結晶化半導体薄膜および配線層のパターニング用に作成する必要があるが、上述の従来技術の開示内容は実用的なフォトマスクを作成する上で十分とはいえない。

フォトマスクの作成では、薄膜トランジスタ回路に必要な複数の薄膜トランジスタおよび配線の配置を決定し、これらを様々なフォトマスクに反映させる必要がある。しかし、薄膜トランジスタ回路が大規模である場合に全ての薄膜トランジスタおよび配線を人為的にレイアウトすると、設計期間の長期化や誤配線の高頻度化が避けられず、設計コストを加速度的に増大させる結果となる。

従来、薄膜トランジスタ回路をシミュレートするコンピュータである設計ツールが存在する。この設計ツールを用いると、薄膜トランジスタおよび配線のレイアウトを自動化できるが、このレイアウト結果は結晶化半導体薄膜において結晶性の劣る部分に薄膜トランジスタのチャネル領域を配置することを許容するため、結晶化半導体薄膜を用いる薄膜トランジスタ回路用のフォトマスクに適用することは難しい。

また、上記特開２００３-３１４９７号公報あるいは特開２００３-３１８１２７号公報では、位相シフトレーザ結晶化法により、大きな面積をもつ結晶粒を形成する方法が開示されているが、この手法を現実の薄膜トランジスタ回路の形成に適用する場合、この回路を構成する薄膜トランジスタの配置に応じた結晶化領域を形成するためには、レーザ光の位相を変調するための位相シフトマスクのパターンも特別に設計する必要があるが、上述の公知文献の開示内容は実用的な位相シフトマスクを効率良く作成する上で十分とはいえない。

本発明の目的は、結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成が可能な薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、設計ライブラリデータベース、薄膜トランジスタ回路、および表示装置を提供することにある。

本発明の第１観点によれば、結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計方法であって、結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンをコンピュータにおいて定義し、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを結晶化アレイパターンに基づいてコンピュータに作成させる設計方法が提供される。

本発明の第２観点によれば、結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラムが提供される。

本発明の第３観点によれば、結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体が提供される。

本発明の第４観点によれば、結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを結晶化アレイパターンに基づいて作成する処理と、複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラムが提供される。

本発明の第５観点によれば、結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを結晶化アレイパターンに基づいて作成する処理と、複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体が提供される。

本発明の第６観点によれば、結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計用ライブラリデータベースであって、各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される２個以上の薄膜トランジスタおよび２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセル、並びに様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルの少なくとも一方を備える設計ライブラリデータベースが提供される。

本発明の第７観点によれば、各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に２次元的に区画される結晶化半導体薄膜と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタと、複数の薄膜トランジスタを相互接続する配線部とを備える薄膜トランジスタ回路が提供される。

本発明の第８観点によれば、略マトリクス状に配置される複数の表示画素を有するアクティブマトリクス回路と、アクティブマトリクス回路に接続される駆動制御回路と、アクティブマトリクス回路および駆動制御回路を支持する薄膜半導体基板とを備え、駆動制御回路は薄膜半導体基板上で各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に２次元的に区画される結晶化半導体薄膜、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタ、および複数の薄膜トランジスタを相互接続する配線部からなる薄膜トランジスタ回路を含む表示装置が提供される。

これら設計方法、設計プログラム、設計プログラム記録媒体、設計ライブラリデータベース、薄膜トランジスタ回路、および表示装置では、結晶化半導体薄膜が各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に２次元的に区画され、各薄膜トランジスタのチャネル領域が対応結晶粒規定領域内の固定位置に配置される。このため、薄膜トランジスタおよび配線部を結晶粒規定領域単位にレイアウトすることで各チャネル領域と単一の結晶粒との位置関係を適正化できる。さらに結晶粒規定領域単位というレイアウト条件が特定されることにより、コンピュータを設計ツールとしてレイアウトの自動化を図ることができる。従って、結晶化半導体薄膜に対して適正かつ効率的なフォトマスクの作成が可能になり、設計コストを低減できる。

また、結晶化アレイパターンに対応して位相シフトマスクパターンを自動的に決定することにより、位相シフトマスクの設計に関する時間的コストを大幅に削減できる。

以下、本発明の一実施形態に係る薄膜トランジスタ回路について添付図面を参照して説明する。

図１はこの薄膜トランジスタ回路の製造に用いられる薄膜半導体基板１の断面構造を示し、図２はこの薄膜半導体基板１の平面構造を示す。薄膜半導体基板１は無アルカリガラス基板２、無アルカリガラス等の透明絶縁基板２上に形成されるＳｉＮ_ｘ膜３、ＳｉＮ_ｘ膜３上に形成されるＳｉＯ_２膜４、および結晶化半導体薄膜５により構成される。結晶化半導体薄膜５は例えば非晶質シリコン膜を結晶化したものであり、図２に示すようにほぼ等間隔でマトリクス状に並ぶ複数の結晶粒ＳＸおよびこれら結晶粒ＳＸを取り囲む非晶質あるいは細かな粒径の多結晶シリコンを含む。すなわち、結晶化半導体薄膜５は所定サイズを越える結晶粒ＳＸをそれぞれ収容する複数の結晶粒規定領域１０に２次元的に区画されている。各結晶粒ＳＸは約４μｍ×４μｍという略矩形状の単結晶シリコンであり、各結晶粒規定領域１０は結晶粒ＳＸよりも僅かに大きい約５μｍ×５μｍの寸法を有する。

図３は図２に示す結晶粒規定領域１０の１つを拡大して示す電子顕微鏡像である。この結晶粒規定領域１０では、結晶粒界ＧＢが外縁から幅０．５μｍ程度の部分に存在する。この部分はキャリアの発生・再結合の中心として働く電気的に活性な欠陥領域となるため、薄膜トランジスタのチャネル領域から除外されることが好ましい。上述の所定サイズは薄膜トランジスタのチャネル領域のサイズを基準としている。

上述の結晶化半導体薄膜５は欠陥領域の内側に存在する結晶粒ＳＸの部分だけが単結晶であり、全体が単結晶である通常の単結晶半導体基板とは大きく異なる。このような結晶化半導体薄膜５を用いた薄膜トランジスタ回路の製造では、この結晶化半導体薄膜５に特有な結晶構造を薄膜トランジスタのレイアウトに反映させることが高性能で均一な特性を得るために有効である。

図４は設計ツールとして薄膜トランジスタ回路をシミュレートするコンピュータの構造を概略的に示す。このコンピュータは全体的な動作を制御するＣＰＵ１１、様々な固定データを格納するＲＯＭ１２、ＣＰＵ１１の入出力データを一時的に格納するＲＡＭ１３、ＣＰＵ１１の制御により様々な画像を表示する表示装置１４、ＣＰＵ１１に対して様々なデータを入力するキーボード１５、表示装置に表示される画像において位置座標を特定するポインティングデバイス等の補助入力機器１６、外部の周辺機器に対してデータを入出力する周辺機器インタフェース１７、ＣＰＵ１１によって実行される設計プログラムおよびライブラリデータベース等を保持するハードディスクドライブ１８等を含む。

コンピュータはハードディスク１８に保持された設計プログラムを実行することにより薄膜トランジスタ回路の設計処理を行う。この設計処理において、ＣＰＵ１１は結晶化半導体薄膜５を２次元的に区画し所定サイズを超える複数の結晶粒ＳＸをそれぞれ収容する複数の結晶粒規定領域１０の配置を表す結晶化アレイパターン１０Ａを定義し、各々のチャネル領域が対応結晶粒規定領域１０内の固定位置に配置される複数の薄膜トランジスタの素子パターン並びに複数の薄膜トランジスタを相互接続する配線部の配線パターンを結晶化アレイパターン１０Ａに基づいて作成する。ここで、結晶化アレイパターン１０Ａは複数の結晶粒規定領域１０がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される。

ハードディスクドライブ１８には、各々のチャネル領域が単一の結晶粒規定領域１０内の固定位置に配置される２個以上の薄膜トランジスタおよび２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルおよび様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを登録したライブラリデータベースが設けられる。ＣＰＵ１１は素子パターンおよび配線パターンの作成において外部から入力される回路情報に基づいてライブラリデータベースを参照する。ライブラリデータベースはスタンダードセルのみを含むようにしても良いが、マクロセルをさらに含む方がより効率的である。

複数の薄膜トランジスタは素子パターンにおいて各結晶粒規定領域１０の１辺の長さを越えないチャネル長およびチャネル幅に設定されることが好ましい。これにより、各薄膜トランジスタのチャネル領域全体を単一の結晶粒ＳＸ内に収容することが可能になる。

複数の薄膜トランジスタは素子パターンにおいて各結晶粒規定領域１０の１辺の長さを整数倍した間隔に設定される。すなわち、これら薄膜トランジスタは結晶粒規定領域１０単位に配置されることになる。

また、各結晶粒規定領域１０の１辺の長さＬＣ、各薄膜トランジスタのチャネル長およびチャネル幅のうちの大きい方の寸法ＬＧ、結晶化アレイパターン１０Ａと素子パターンとのアライメント精度ＬＡはＬＣ≧（ＬＧ＋２×ＬＡ）という関係を満足することが重要である。

図５は図４に示すコンピュータによって実際に薄膜トランジスタ回路の設計処理の流れを示す。

回路設計に先立ち、薄膜トランジスタ回路の製造プロセスに適用される加工ルール、配線層の数、および結晶化に用いられる位相シフタのパターン等が結晶化アレイパターン１０Ａの仕様情報として用意されると、プロセステクノロジー仕様が結晶化アレイパターン１０Ａの仕様情報から決定される。続いて、様々な論理ゲート回路のパターン配置、ゲート遅延時間、駆動能力等がプロセステクノロジー仕様に沿って特定された複数のスタンダードセルのライブラリがライブラリデータベースとしてハードディスク１８に登録される。このスタンダードセルライブラリは結晶粒規定領域のパターン配置に依存する。このため、セル構造はこのパターン配置に対応して薄膜トランジスタのレイアウト位置を自動的に調整するスケーリングパラメータの導入によりスケーラブルにされている。従って、スタンダードセルライブラリの再構成が結晶粒規定領域１０の寸法の変化に対して必要とされない。

実際の回路設計では、実現したい薄膜トランジスタ回路の機能がハードウェア記述言語ＨＤＬやこれよりも抽象度の高いＣ言語等によってステップＳＴ１で記述され、論理合成がこの記述内容に基づいてステップＳＴ２において行われる。この際、上述のスタンダードセルライブラリが参照される。薄膜トランジスタ回路の機能はステップＳＴ３において検証シミュレーションを行うことにより検証される。シミュレーション結果が満足なものであれば、論理合成結果がステップＳＴ４で承認され、ネットリストがステップＳＴ５で作成される。続いて、論理ゲート回路のセル配置がこのネットリストとセルライブラリ情報を基づいてステップＳＴ６において決定され、さらにセル間の配線がステップＳＴ７において決定される。これらの配置は再度検証され、所望の仕様が満たされていれば、薄膜トランジスタ回路がステップＳＴ８において承認される。ステップＳＴ９では、上述のようにして仮想的に得られた薄膜トランジスタ回路のレイアウトデータがハードディスクドライブ１８に保存される。このレイアウトデータはさらに薄膜トランジスタ回路用のフォトマスクデータに変換されて外部のＴＦＴマスクデータストレージに出力される。

上述の設計処理は、市販の半導体自動設計ツールの設計処理に多くの部分で共通するが、汎用ライブラリを構成する複数のスタンダードセルだけでなく、結晶化半導体薄膜５を２次元的に区画し所定サイズを越える各々結晶粒ＳＸを収容する複数の結晶粒規定領域１０の配置を表す結晶化アレイパターン１０Ａのスタンダードセルを定義し登録する。このような結晶化アレイパターン１０Ａのスタンダードセルをレイアウト条件として用意することで、薄膜トランジスタおよびその配線層を自動的にレイアウトすることが可能となる。

薄膜トランジスタ回路の設計処理では、例えば図６に示す回路記号が薄膜トランジスタ回路の一部を構成する論理ゲート回路であるＣＭＯＳインバータ回路を表すために用いられる。ＣＭＯＳインバータ回路は図７に示すように互いに異なる結晶粒ＳＸを用いて構成される薄膜トランジスタであるＰチャネルＭＯＳトランジスタＰおよびＮチャネルＭＯＳトランジスタＮを含む。各結晶粒ＳＸは１辺が４μｍの正方形である。ＣＭＯＳインバータ回路の回路構成は、図８に示すスタンダードセルとして登録される。このスタンダードセルでは、ＣＭＯＳインバータ回路がＹ方向およびＸ方向にそれぞれ並ぶ７×４個の結晶粒規定領域１０を占有する。ＭＯＳトランジスタP，Ｎは結晶化半導体薄膜５をパターニングして得られる２個の半導体アイランドＳＩを用いて形成され、各々対応半導体アイランドＳＩにおいてＸ方向に並ぶソースおよびドレイン領域、対応半導体アイランドＳＩにおいてソースおよびドレイン領域間に配置されたチャネル領域ＣＨ、およびチャネル領域ＣＨの上方に配置されるゲート電極ＧＭを有する。ゲート電極ＧＭはＹ方向に伸びている。チャネル領域ＣＨのチャネル長はＰおよびＮチャネルトランジスタＰ，Ｎに共通して１μｍに設定される。チャネル領域ＣＨのチャネル幅はＰチャネルトランジスタＰにおいて２μｍに設定され、ＮチャネルトランジスタＮにおいて１μｍに設定される。これらトランジスタのチャネル領域ＣＨは単一の結晶粒規定領域１０内のほぼ中央をターゲット（固定位置）として配置される。従って、これらトランジスタのチャネル領域ＣＨはＸ方向およびＹ方向のいずれにおいても結晶粒規定領域１０のアレイピッチである５μｍを単位として並ぶ。

図８において、ＶＳＳは第１層目ＡＬ（アルミニウム）配線層の一部である接地配線、ＶＤＤは第１層目ＡＬ配線層の他の一部である電源配線、ＣＯＮＴ１は半導体アイランドＳＩおよびゲート電極GMに第１層目ＡＬ配線層を接続するためのスルーホール、ＣＯＮＴ２は第１層目ＡＬ配線層をセル間配線用の第２層目ＡＬ配線層に接続するためのスルーホールである。コンタクトホールＣＯＮＴ１は半導体アイランドＳＩにおいてチャネル領域ＣＨよりも高い不純物濃度に設定されるソース、ドレイン領域上に形成される。ソース、ドレイン領域は結晶粒界ＧＢを跨ぐように配置される。ソースおよびドレイン領域が所望の低い抵抗値である限り、結晶粒界ＧＢの存在はトランジスタ動作に何ら問題を提起しなない。

また、設計処理では、スタンダードセル間の配線が図８に示す信号入力部ＶＩＮおよび信号出力部ＶＯＵＴの位置を認識して決定される。

本実施形態においては、結晶アレイパターン１０Ａと素子パターンの間のアライメント精度ＬＡは０．５μｍであり、結晶粒規定領域１０の１辺の長さはＬＣは５μｍ、トランジスタのチャネル長またはチャネル幅のうちどちらか大きい方の長さＬＧは２μｍであるので、ＬＣ ＝ ５、および（ＬＧ＋２×ＬＡ） = ２＋２×０．５＝３となり、上述した関係ＬＣ≧（ＬＧ＋２×ＬＡ）を満足している。

上述したような結晶化アレイパターン１０Ａのスタンダードセルを用いると、複数の結晶粒ＳＸが細かな粒径の多結晶半導体で囲まれる結晶化半導体薄膜５において、複数の薄膜トランジスタのチャネル領域ＣＨがこれら結晶粒ＳＸ内だけにそれぞれ配置されることになる。このため、高性能な回路が実現できる。

また、薄膜トランジスタ回路の設計処理では、例えば図９に示す回路記号が薄膜トランジスタ回路の一部を構成する論理ゲート回路であるＡＮＤ回路を表すために用いられる。ＡＮＤ回路は例えば図１０に示すＣＭＯＳ構造であり、互いに異なる結晶粒ＳＸを用いて構成される薄膜トランジスタであるＰチャネルおよびＮチャネルＭＯＳトランジスタＰ１〜Ｐ３，Ｎ１〜Ｎ３を含み、第１信号入力部ＶＩＮ１および第２信号入力部ＶＩＮ２からの入力信号の論理積を信号出力部ＶＯＵＴから出力する。ＡＮＤ回路の回路構成は図１１に示すスタンダードセルとして登録される。チャネル領域ＣＨのチャネル長はトランジスタＰ１〜Ｐ３，Ｎ１〜Ｎ３において全て１μｍに設定される。チャネル領域ＣＨのチャネル幅はＮチャネルトランジスタＮ１，Ｎ２，Ｎ３およびＰチャネルトランジスタＰ１，Ｐ２において２μｍに設定され、ＰチャネルトランジスタＰ３において４μｍに設定される。また、図８に示すスタンダードセルと同様に、これらトランジスタＰ１〜Ｐ３，Ｎ１〜Ｎ３のチャネル領域ＣＨは単一の結晶粒規定領域１０内のほぼ中央をターゲットとして配置される。特にチャネル幅の大きいトランジスタＰ３については、結晶粒界ＧＢを含まないように異なる半導体アイランドにおいて結晶粒規定領域１０に割り当てられるチャネル領域を有し合計でこのチャネル幅を得るように並列に接続される２個の副トランジスタから構成されている。尚、これら一対の副トランジスタをトランジスタＰ３として動作させるため、これら副トランジスタのチャネル領域は同一の結晶面指数を有する結晶粒の表面内に形成され、これら副トランジスタの接続は主たる電流方向を互いに同じにするように設定されている。

さらに、薄膜トランジスタ回路の設計処理では、例えばＸＯＲ回路が薄膜トランジスタ回路の一部を構成する論理ゲート回路として用いられる。このＸＯＲ回路は例えば図１２に示すＣＭＯＳ構造であり、互いに異なる結晶粒ＳＸを用いて構成される薄膜トランジスタであるＰチャネルおよびＮチャネルＭＯＳトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４を含み、第１信号入力部ＶＩＮ１および第２信号入力部ＶＩＮ２からの入力信号の排他的論理和を信号出力部ＶＯＵＴから出力する。ＸＯＲ回路の回路構成は図１３に示すスタンダードセルとして登録される。チャネル領域ＣＨのチャネル長はトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４において全て１μｍに設定される。チャネル領域ＣＨのチャネル幅はトランジスタＮ１〜Ｎ４において２μｍに設定され、トランジスタＰ１〜Ｐ４において４μｍである。これらトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４のチャネル領域ＣＨは単一の結晶粒規定領域１０内のほぼ中央をターゲットとして配置される。ここでは、図１１に示すＡＮＤ回路と同様に、トランジスタＰ１〜Ｐ４の各々が並列に接続された２個の副トランジスタから構成され、そのチャネル幅（＝４μｍ）が２個の副トランジスタの合計チャネル幅（＝２μｍ×２）として得られる。

図８、図１１、および図１３に示したスタンダードセルは回路設計に利用するスタンダードセルライブラリの一部である。これ以外に多数の論理ゲート回路用スタンダードセルがスタンダードセルライブラリに実際に登録されている。但し、図８、図１１、および図１３に示すスタンダードセルと同様に、全ての論理ゲート回路用スタンダードセルは平面パターンにおいてＹ方向に並ぶ７個の結晶粒規定領域１０を占有するという特徴を持つ。Ｘ方向において占有される結晶粒規定領域１０の個数は回路規模に依存して任意に変化させてよい。

図１４は等価回路が図７、図１０および図１２に示されるインバータ回路、ＡＮＤ回路、およびＸＯＲ回路を含む半加算器を示す。具体的には、２個のインバータ回路ＩＮＶ、１個のＡＮＤ回路ＡＮＤ、および１個のＸＯＲ回路ＸＯＲが半加算器に設けられる。図１５は図８、図１１および図１３に示すスタンダードセルの組み合わせである半加算器のマクロセルを示す。このマクロセルはスタンダードセルと共にライブラリデータベースに登録可能である。このマクロセルでは、これらスタンダードセルが設計処理において自動的に決定される配線によりを相互接続されている。

Ｙ方向の大きさは、全スタンダードセルにおいて統一されているので、それぞれのスタンダードセルをＸ方向に並べてこれらの電源配線および接地配線を自動的に行って、所望の機能の論理回路ブロックを仮想的に得ることができる。セル相互の配線は、セル配置部の外に接地配線の延長方向に平行に配置された第１層ＡＬ配線群と、各セルの入出力コンタクト部から接地配線と垂直な方向に交差するように配置された第２層ＡＬ配線群、およびこれらを接続するスルーホールＣＯＮＴ２によって接続される。各スタンダードセルの相対的配置は、薄膜トランジスタのチャネル領域の規則的な配置が全体として保たれるようにさらに結晶化アレイパターンのスタンダードセルに基づいて行われる。この結果、薄膜トランジスタ回路を構成する全ての薄膜トランジスタを結晶粒ＳＸのアレイピッチに揃えて配置することができる。

図１６は、図１５に示すＩ−Ｉ’線に沿った半加算器の断面構造を示す。上述したように、薄膜半導体基板１は無アルカリガラス基板２、無アルカリガラス等の透明絶縁基板２上に形成されるＳｉＮ_ｘ膜３、ＳｉＮ_ｘ膜３上に形成されるＳｉＯ_２膜４、および結晶化シリコン等の結晶化半導体薄膜５により構成される。ＳｉＮ_ｘ膜３は透明絶縁基板１からの不純物の拡散を防止するバッファ絶縁膜として形成されている。ＳｉＮ_ｘ膜３の厚さは５０ｎｍであり、ＳｉＯ_２膜４の厚さは１００ｎｍであり、結晶化半導体薄膜５の厚さは２００ｎｍである。結晶化半導体薄膜５は、３０ｎｍの厚さを有するＳｉＯ_２のゲート絶縁膜２０で覆われ、ＭｏＷ合金からなるゲート電極ＧＭがゲート絶縁膜２０上に形成される。

これらの全部材はＳｉＯ_２からなる第１の層間絶縁膜２１により全体的に覆われる。コンタクトスルーホールＣＯＮＴ１は層間絶縁膜２１内に形成される。電源配線ＶＤＤ、接地配線ＶＳＳ、スタンダードセル内の接続配線２２は層間絶縁膜２１上に形成され、コンタクトスルーホールＣＯＮＴ１を介して接続されている。配線ＶＤＤ、ＶＳＳ、２２の各々はＭｏ／Ａｌ／Ｍｏの３層金属膜からなる。

これらの全部材はＳｉＯ_２からなる第２の層間絶縁膜２３により全体的に覆われる。コンタクトスルーホールＣＯＮＴ２は層間絶縁膜２３内に形成される。スタンダードセル間の接続配線２４は層間絶縁膜２３上に形成されるＡｌ層からなり、
接続電極２２はコンタクトスルーホールＣＯＮＴ２を介してＡｌからなる接続配線２４に接続される。

これら部材はさらにＳｉＮ_ｘからなる保護絶縁膜２５により全体的に覆われる。

ここで、約４μｍ×４μｍの略矩形状の結晶粒ＳＸのアレイを半導体薄膜５内に得る方法についてさらに詳細に説明する。

透明絶縁基板１が単結晶のシリコンウエハを製造する時のような高温に耐えられないガラス基板である場合、パルス状の紫外レーザ光を非晶質シリコン膜に照射し、非晶質シリコン膜を溶融再結晶化させて部分的に単結晶化された結晶化半導体薄膜５を得るレーザアニール処理を行うことが最も望ましい。この時に、できるだけ大きな面積を持つ結晶粒ＳＸを得るために、レーザ光は、適当なパターンを持つ位相シフタを用いて薄膜半導体基板１の表面でのレーザビーム強度に空間分布を持たせて、横方向の温度傾斜を与える手法を採用することが好ましい。これにより、横方向の結晶成長が喚起され、１辺約４μｍの大きさのほぼ矩形の結晶粒ＳＸのアレイを得ることができる。

次に、位相シフタを使用したアニール工程の具体例について図１７を参照して説明する。

図１７に示す位相シフタ５０は、例えば石英基材等の透明媒質からなり、異なる厚さの第１および第２ストリップ領域（位相設定領域）５０ｂおよび５０ｃを隣り合わせに並べたパターンを有する。入射するレーザ光線はこれら領域５０ｂおよび５０ｃ間の段差境界(位相シフト線)５０ａで回折並びに干渉する。このため、位相シフタ５０は入射したレーザ光の強度に周期的な空間分布を付与するものである。位相０のレーザ光線が第１のストリップ領域５０ｂから出射し、位相０のレーザ光線が第２のストリップ領域５０ｃからで出射する。従って、これらストリップ領域５０ｂからのレーザ光線の位相がストリップ領域５０ｃからのレーザ光線の位相と逆になる（１８０°の位相差が得られる）。ストリップ領域５０ｂおよび５０ｃの各々は１０μｍの幅を有する。一例としては、位相シフタ５０が波長＝２４８ｎｍのレーザ光に対して上述の位相差を得るために屈折率１．５の矩形の石英基板から作成される。この場合、石英基板がストリップ領域５０ｂについてエッチングされ、これによりストリップ領域５０ｃよりも薄いストリップ領域５０ｂを形成する。エッチングの深さは位相πに相当する２４８ｎｍに設定される。尚、石英基板はストリップ領域５０ｃについてエッチングされない。

このような構成の位相シフタ５０においては、厚い第２のストリップ領域５０ｃを通過したレーザ光線は、薄い第１のストリップ領域５０ｂを通過したレーザ光線と比較して１８０°遅れる。この結果、レーザ光線間で、干渉と回折とが生じ、図１８に示すようなレーザ光の強度分布が得られる。即ち、隣接ストリップ領域の透過光相互が逆位相であるため、これらストリップ領域間の位相シフト線に対応する位置で光強度が最小、例えば０となる。この最小となった部分もしくはこれの近傍の部分が半導体の結晶化において結晶粒に成長する核になる。上述の具体例の位相シフタ５０では、図１７に示されたように位相シフト線が互いに平行な複数の直線状になっているが、これに限定されることはない。

例えば、位相０とπの位相設定領域を市松格子状に配列させて位相シフト線を直交させることも可能である。この場合は、位相シフト線に沿って光強度０の格子パターンができる。このために、結晶の核はこの線上の任意の位置で発生するので、結晶粒の位置・形の制御が難しくなる問題を有する。このため結晶核の発生を制御するためには強度０領域は点状であることが望ましい。このため、直交する位相シフト線上で位相シフト量が１８０°未満に設定される。これにより、強度は位相シフト線の対応する位置で減少するものの完全に０にはならない。これと同時に、交点の周囲の複素透過率の和を０にすることにより、交点に対応する位置の強度は０にできる。

この一例を図１９および図２０を参照して説明する。マスク５０は、図１９に示されるように、各々厚さの異なる４つの正方形領域５０ｅ，５０ｆ，５０ｇ，５０ｈを隣り合わせに配置した正方形のパターンの集合体である。これら正方形のパターンは図２０に示されるように隣り合わせに配置される。第１の正方形領域５０ｅが一番薄く、位相が０となっている。第４の正方形領域５０ｈは一番厚く、位相が第１の正方形領域５０ｅとは３π／２ずれている。第２、第３の正方形領域５０ｆ，５０ｇはこれら正方形領域５０ｅ，５０ｈの厚さとの間の厚さを有し、第１の正方形領域５０ｅに対して位相がπ／２、πと夫々ずれている。

このようなマスクにおいては、第１ないし第４の正方形領域が隣り合う部分、すなわち、正方形パターンの中心点が、強度０の領域となる。従って、結晶粒の核はこの点から成長するので、この結晶粒の位置、形を容易に制御できる。このような位相シフタを使用した技術は、日本出願（特願２００２−１２０３１２）を基礎出願として本出願人によって２００３年，３月１９日に出願された国際出願（出願番号ＰＣＴ／ＪＰ０３／０３３６６）の明細書に記載されている。

図２１は、図５に示す設計処理で設計された薄膜トランジスタ回路が組み込まれるアクティブマトリクス型液晶表示装置の構成を概略的に示す。この液晶表示装置は略マトリクス状に配置される複数の液晶表示画素ＰＸを有するアクティブマトリクス回路ＡＭＸと、アクティブマトリクス回路ＡＭＸに接続される駆動制御回路ＣＮＴと、アクティブマトリクス回路ＡＭＸおよび駆動制御回路ＣＮＴを支持する薄膜半導体基板１とを備える。

薄膜半導体基板１上では、ＴＦＴアクティブマトリクス回路ＡＭＸが互いに直交して配置される複数の走査配線６１および複数の映像信号配線６２と、これら配線６１，６２により規定される矩形の画素領域内に配置される液晶表示画素ＰＸに接続され各々薄膜トランジスタからなる複数のスイッチング素子Ｗを有する。駆動制御回路ＣＮＴは走査回路６３、信号供給回路６４、ＤＣ-ＤＣコンバータ回路６５、およびコントロール回路６６により構成される。これらは、上述したように各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に２次元的に区画される結晶化半導体薄膜、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタ、および複数の薄膜トランジスタを相互接続する配線部からなる薄膜トランジスタ回路を用いて薄膜半導体基板１上に集積される。コントロール回路６６は外部からの映像データＤＡＴＡおよび制御信号等を受け取り、必要なデジタルデータ処理を行って走査回路６３および信号供給回路６４に供給する。ＤＣ-ＤＣコンバータ回路６５は外部から供給される電源電圧ＤＣをこれら走査回路６３および信号供給回路６４に必要な電圧に変換する。走査回路６３および信号供給回路６４は各スイッチング素子Ｗを介して対応液晶表示画素ＰＸを駆動する。

コントロール回路６６は外部インタフェース、内部の駆動方式等のカスタマー仕様に大きく依存し、ある一定速度以上の動作速度を要求される。従って、図４に示すコンピュータによって設計される薄膜トランジスタ回路は主としてこのコントロール回路６６に適用することが好ましい。上述したスタンダードセルを用いた設計処理を採用することにより、全ての薄膜トランジスタ回路をカスタム設計していた従来の方法に比べ、生産性が飛躍的に向上する。また、本発明のように結晶の平面パターンの特異性を反映する結晶化アレイパターンのスタンダードセルを用いることで、実質的には単結晶半導体ウエハを用いる場合とほぼ同等の性能を得ることができるので、より高機能、高性能の表示装置を実現できる。また、上述した薄膜トランジスタの設計方法は、コントロール回路６６だけでなく、さらに複雑なデジタル論理回路を薄膜半導体基板１上に集積する製品においてより大きな効果を発揮する。

尚、図５に示す薄膜トランジスタ回路の設計処理は、例えば図２２に示すように変形することもできる。この変形例では、さらに位相シフトマスクパターンが薄膜トランジスタ回路のレイアウトデータを用いて自動生成される。

この変形例のステップＳＴ１〜ＳＴ９は図５に示す設計処理のものと実質的に同様である。すなわち、実現したい薄膜トランジスタ回路の機能がハードウェア記述言語ＨＤＬやこれよりも抽象度の高いＣ言語等によってステップＳＴ１で記述され、論理合成がこの記述内容に基づいてステップＳＴ２において行われる。この際、上述のスタンダードセルライブラリが参照される。薄膜トランジスタ回路の機能はステップＳＴ３において検証シミュレーションを行うことにより検証される。シミュレーション結果が満足なものであれば、論理合成結果がステップＳＴ４で承認され、ネットリストがステップＳＴ５で作成される。続いて、論理ゲート回路のセル配置がこのネットリストとセルライブラリ情報を基づいてステップＳＴ６において決定され、さらにセル間の配線がステップＳＴ７において決定される。これらの配置は再度検証され、所望の仕様が満たされていれば、薄膜トランジスタ回路がステップＳＴ８において承認される。ステップＳＴ９では、上述のようにして仮想的に得られた薄膜トランジスタ回路のレイアウトデータがハードディスクドライブ１８に保存される。このレイアウトデータはさらに薄膜トランジスタ回路用のフォトマスクデータに変換されて外部のＴＦＴマスクデータストレージおよび位相シフタマスクデータストレージに出力される。

この後、ステップＳＴ１０で位相シフトマスクパターンの自動生成が行われる。位相シフトマスクパターンはレイアウトデータで表される複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように結晶化アレイパターンに対応して決定される。位相シフトマスクパターンがステップＳＴ１０で仮想的に得られ、さらにステップＳＴ１１で承認されると、この位相シフトマスクパターンが位相シフタ用のフォトマスクデータに変換されて外部の位相シフタマスクデータストレージに出力される。

尚、上述の位相シフトマスクパターンは薄膜トランジスタ回路のフォトマスクを結晶化後の半導体薄膜に位置合わせするために用いられる特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含んでもよい。

本発明の一実施形態に係る薄膜トランジスタ回路の製造に用いられる薄膜半導体基板の断面構造を示す図である。 図１に示す薄膜半導体基板の平面構造を示す図である。 図２に示す結晶粒規定領域の１つの電子顕微鏡像である。 図１に示す薄膜半導体基板用の設計ツールとして薄膜トランジスタ回路をシミュレートするコンピュータの構造を概略的に示す図である。 図４に示すコンピュータによって実際に行われる薄膜トランジスタ回路の設計処理の流れを示すフローチャートである。 図５に示す設計処理で用いられるインバータ回路を示す図である。 図６に示すインバータ回路の等価回路を示す図である。 図７に示すインバータ回路のスタンダードセルを示す図である。 図５に示す設計処理で用いられるＡＮＤ回路を示す図である。 図９に示すＡＮＤ回路の等価回路を示す図である。 図１０に示すＡＮＤ回路のスタンダードセルを示す図である。 図５に示す設計処理で用いられるＸＯＲ回路の等価回路を示す図である。 図１２に示すＸＯＲ回路のスタンダードセルを示す図である。 等価回路が図７、図１０および図１２に示されるインバータ回路、ＡＮＤ回路、およびＸＯＲ回路を含む半加算器を示す図である。 図８、図１１および図１３に示すスタンダードセルを組み合わせである半加算器のマクロセルを示す図である。 図１５に示すＩ−Ｉ’線に沿った半加算器の断面構造を示す図である。 図１に示す結晶化半導体薄膜を形成するレーザアニール処理で用いられる位相シフタについて説明するための図である。 図１７に示す位相シフタを介して半導体薄膜に照射されるレーザ光の強度分布を示す図である。 図１に示す結晶化半導体薄膜を形成するレーザアニール処理で用いられる他の位相シフタについて説明するための図である。 図１９に示す領域間の位相差を示す図である。 図５に示す設計処理で設計された薄膜トランジスタ回路が組み込まれるアクティブマトリクス型液晶表示装置の構成を概略的に示す図である。 図５に示す設計処理の変形例の流れを示すフローチャートである。

符号の説明

１…薄膜半導体基板、５…結晶化半導体薄膜、ＳＸ…結晶粒、ＧＢ…結晶粒界、１０…結晶粒規定領域、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…表示装置、１５…キーボード、１８…ハードディスク装置、Ｎ、Ｎ１〜Ｎ４…ＮチャネルＭＯＳトランジスタ、Ｐ、Ｐ１〜Ｐ４…Ｐ型ＭＯＳトランジスタ、ＳＩ…半導体アイランド、ＧＭ…ゲート電極、２２…セル内接続配線、２３…セル間接続配線。

Claims (25)

1. 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計方法であって、前記結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンをコンピュータにおいて定義し、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて前記コンピュータに作成させる設計方法。
2. 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項１に記載の設計方法。
3. 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される２個以上の薄膜トランジスタおよび前記２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを前記コンピュータに設定し、前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを前記コンピュータに参照させる請求項２に記載の設計方法。
4. 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項３に記載の設計方法。
5. 前記複数の薄膜トランジスタは前記素子パターンにおいて各結晶粒規定領域の１辺の長さを越えないチャネル長およびチャネル幅に設定される請求項２に記載の設計方法。
6. 前記複数の薄膜トランジスタは前記素子パターンにおいて各結晶粒規定領域の１辺の長さを整数倍した間隔に設定される請求項２に記載の設計方法。
7. 各結晶粒規定領域の１辺の長さＬＣ、各薄膜トランジスタのチャネル長およびチャネル幅のうちの大きい方の寸法ＬＧ、前記結晶化アレイパターンと前記素子パターンとのアライメント精度ＬＡはＬＣ≧（ＬＧ＋２×ＬＡ）という関係を満足する請求項２に記載の設計方法。
8. 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、前記結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラム。
9. 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項８に記載の設計プログラム。
10. 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される２個以上の薄膜トランジスタおよび前記２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを設定する処理、および前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを参照する処理をさらにコンピュータに実行させる請求項８に記載の設計プログラム。
11. 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項１０に記載の設計プログラム。
12. 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、前記結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体。
13. 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項１２に記載の設計プログラム記録媒体。
14. 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される２個以上の薄膜トランジスタおよび前記２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを設定する処理、および前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを参照する処理をさらにコンピュータに実行させる設計プログラムを記録した請求項１３に記載の設計プログラム記録媒体。
15. 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項１４に記載の設計プログラム記録媒体。
16. 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、前記結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理と、前記複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように前記結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラム。
17. 前記位相シフトマスクパターンは特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含む請求項１６に記載の設計プログラム。
18. 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、前記結晶化半導体薄膜を２次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理と、前記複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように前記結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体。
19. 前記位相シフトマスクパターンは特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含む請求項１８に記載の設計プログラム記録媒体。
20. 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計ライブラリデータベースであって、各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される２個以上の薄膜トランジスタおよび前記２個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセル、並びに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルの少なくとも一方を備える設計ライブラリデータベース。
21. 各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に２次元的に区画される結晶化半導体薄膜と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタと、前記複数の薄膜トランジスタを相互接続する配線部とを備える薄膜トランジスタ回路。
22. 前記複数の薄膜トランジスタおよび配線部は、各々所定数の結晶粒規定領域を占有する共通な構造の複数の論理ゲート回路を構成する請求項２１に記載の薄膜トランジスタ回路。
23. 前記複数の結晶粒規定領域は前記結晶化半導体薄膜においてそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶ請求項２１に記載の薄膜トランジスタ回路。
24. 前記複数の薄膜トランジスタの少なくとも１つは、同一の結晶面指数を有する結晶粒の表面内にそれぞれ形成されるチャネル領域を有し互いに同じである主電流方向を持つように接続される１対の副トランジスタを含む請求項２１に記載の薄膜トランジスタ回路。
25. 略マトリクス状に配置される複数の表示画素を有するアクティブマトリクス回路と、前記アクティブマトリクス回路に接続される駆動制御回路と、前記アクティブマトリクス回路および駆動制御回路を支持する薄膜半導体基板とを備え、前記駆動制御回路は前記薄膜半導体基板上で各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に２次元的に区画される結晶化半導体薄膜、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタ、および前記複数の薄膜トランジスタを相互接続する配線部からなる薄膜トランジスタ回路を含む表示装置。

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