JP2005522587A - 電解研磨および電気メッキ方法 - Google Patents

電解研磨および電気メッキ方法 Download PDF

Info

Publication number
JP2005522587A
JP2005522587A JP2003585151A JP2003585151A JP2005522587A JP 2005522587 A JP2005522587 A JP 2005522587A JP 2003585151 A JP2003585151 A JP 2003585151A JP 2003585151 A JP2003585151 A JP 2003585151A JP 2005522587 A JP2005522587 A JP 2005522587A
Authority
JP
Japan
Prior art keywords
metal layer
layer
electroplating
electropolishing
current density
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003585151A
Other languages
English (en)
Other versions
JP2005522587A5 (ja
Inventor
ワン，フイ
ワン，ジャン
イー，ペイハウアー
ウー，フイクアン
Original Assignee
エーシーエム リサーチ，インコーポレイティド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エーシーエム リサーチ，インコーポレイティド filed Critical エーシーエム リサーチ，インコーポレイティド
Publication of JP2005522587A publication Critical patent/JP2005522587A/ja
Publication of JP2005522587A5 publication Critical patent/JP2005522587A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/38—Electroplating: Baths therefor from solutions of copper
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C25D5/611—Smooth layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/615—Microstructure of the layers, e.g. mixed structure
    • C25D5/617—Crystalline layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrochemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本発明の一態様においては、ウェハ上に導電性フィルムを電気メッキするための方法例が提供されている。該方法は、第１の密度の凹部領域上で平面となる前に第１の電流密度範囲内で凹部領域および非凹部領域を有する半導体構造上に電気メッキする工程および金属フィルムを金属層が凹部領域上で平面となった後に第２の電流密度範囲内で電気メッキする工程を含む。第２の電流密度範囲は、第１の電流密度範囲よりも大きい。１つの例においては、該方法は更に、金属層が第２の密度の凹部領域上で平面となるまで第２の電流密度範囲内で電気メッキする工程およびその後第３の電流密度範囲内で電気メッキする工程を包含し、ここで第２の密度は第１の密度よりも大きい。

Description

関連出願に対するクロスリファレンス
本出願は、全て本書にそれらの全体を参照することによりここに取り込む、２００２年４月１２日付けの「電解研磨後の表面粗度の強化」という題の先に提出された仮出願、米国特許出願第６０／３７２，２６３号；２００２年５月２１日付けで提出された「銅電解研磨内の凹部削減方法」という題の第６０／３８２，１３３号；２００２年６月８日付けの「半導体ウェハ上の平面金属フィルムメッキ方法」という第の第６０／３８７，８２６号；２００２年７月２４日付けの「電解研磨プロセスにおけるパターン化されたトレンチ又はパッド部域上の凹部不均一性を低減させる方法」という題の第６０／３９８，３１６号の優先権を主張する。
本発明は、半導体処理方法、より特定的には、半導体デバイス上に導電層を電解研磨および電気メッキさせるための電解研磨および電気メッキ方法に関する。
トランジスタおよび相互接続素子を作り上げるため一定数の異なる処理工程を用いて、半導体ウェハ上に半導体デバイスが製作又は製造される。半導体ウェハに付随するトランジスタ端子を電気接続させるためには、導電性の（例えば金属の）トレンチ、ヴァイアなどが半導体デバイスの一部として誘電体材料内に形成される。トレンチおよびヴァイアは、トランジスタ、半導体デバイスの内部回路および半導体デバイスの外部にある回路の間で電気信号および電力を結合する。
相互接続素子の形成にあたり、半導体ウェハは、半導体デバイスの所望の電子回路を形成するために、例えばマスキング、エッチングおよび被着といったプロセスを受けることができる。特に、相互接続のためのトレンチおよびヴァイアとして役立つ半導体ウェハ上の誘電体層内の凹部域パターンを形成するために、多数のマスキングおよびエッチング工程を実施することができる。このとき、半導体ウェハ全体にわたり金属層を被着させかくしてトレンチとヴァイアの両方の中更には半導体ウェハの非凹部域上にも金属を被着させるべく、被着プロセスを実施することができる。パターン化されたトレンチおよびヴァイア等の相互接続を絶縁するため、半導体ウェハの非凹部域上に被着された金属は除去される。
半導体ウェハ上の誘電体層の非凹部域上に被着された金属フィルムを除去する従来の方法には例えば、メカノケミカルポリシング（ＣＭＰ）が含まれる。ＣＭＰ方法は、相互接続ラインを形成するべく誘電体層の非凹部域を伴うトレンチおよびヴァイア内部の金属層を研磨し平坦化させるために半導体業界において広く使用されている。
ＣＭＰプロセスでは、ウェハアセンブリはプラテン又はウェブ上にあるＣＭＰパッド上に位置づけされる。ウェハアセンブリは、単数又は複数の層および／又はフィーチャ例えば誘電体層内に形成された相互接続素子を有する基板を含む。その後、ＣＭＰパッドに対してウェハアセンブリをプレスするための力が加えられる。ＣＭＰパッドおよび基板アセンブリは、ウェハの表面を研磨し平坦化するために力を加えながら、相互に接触させてかつ互いとの関係において移動させられる。往々にして研磨用スラリと呼ばれる研磨用溶液が、研磨を容易にする目的でＣＭＰパッド上に送り出される。研磨用スラリは標準的に研磨剤を含有し、例えば誘電体材料といったその他の材料よりも迅速に金属層といった不要の材料をウェハから選択的に除去するために化学的に反応する。
しかしながら、ＣＭＰ方法は、関与する機械的力が比較的強いため、基礎を成す半導体構造に対していくつかの悪影響を及ぼす可能性がある。例えば、相互接続の幾何形状が０．１３ミクロン以下まで進むにつれて、標準的なダマシンプロセスで用いられる例えばｌｏｗ−ｋフィルムと銅の導電性材料の機械的特性間には大きな差が存在し得る。例えば、ｌｏｗ−ｋ誘電フィルムのヤング率は、銅のものよりも１０ケタ以上低いものであり得る。その結果、なかでも、ＣＭＰプロセス内で誘電フィルムおよび銅に対し加えられる比較的強い機械的力は、層間剥離、ディッシング、侵食、フィルムの浮き、かき傷を含めた半導体構造上の応力関連欠陥をひき起こす可能性がある。
誘電層の非凹部域上に被着された金属フィルムを除去するための他の方法としては電解研磨がある。しかしながら、電解研磨は等方性でありかつ平坦化効率が低いことから、金属フィルムトポロジの表面は、デバイスの性能を劣化させ得る凹部などを防ぐべく平面であることが望ましい。
金属層を被着させ除去するための新しい処理技術が望まれている。例えば、電気メッキ又は電解研磨プロセスを用いてウェハに金属層を被着させるか又はそこから除去することができる。一般に、電気メッキ又は電解研磨においては、メッキ又は研磨すべきウェハの部分を、電解質流体溶液の中に浸漬し、その後電荷がウェハに適用される。これらの条件の結果、銅は、相対的電荷に応じてウェハに被着又はそこから除去されることになる。
本発明の１つの態様においては、ウェハ上の導電性フィルムを電気メッキするための方法例が提供されている。１つの方法例は、凹部領域および非凹部領域を有する半導体構造上に金属フィルムを電気メッキする工程を含む。該方法は、金属層が第１の密度の凹部領域上で平面となる前に第１の電流密度範囲内で電気メッキする工程を含む。更に金属層が凹部領域上で平面となった後に、第２の電流密度範囲内で電気メツキする工程が含まれ、ここで、第２の電流密度範囲は、第１の電流密度範囲よりも大きい。１つの例においては、該方法は更に、金属層が第２の密度の凹部領域上で平面となるまで第２の電流密度範囲内で電気メッキする工程（なお該第２の密度は第１の密度より大きい）およびその後第３の電流密度範囲内で電気メッキする工程を含む。
本発明は、添付の図面およびクレームと合わせて以下の詳述を考慮した場合に、より良く理解される。
本発明をより徹底的に理解するために、以下の記述は、特定的材料、パラメータ等の数多くの特定的詳細を示している。しかしながら、該記述が本発明の範囲に対する制限として意図されているのではなく、実施例のより優れた記述を可能にするために提供されているということを認識すべきである。
Ｉ．平面金属フィルムの電気メッキ方法
１つの態様に従うと、半導体構造上に平面金属フィルムをメッキする方法の一例が記述されている。メッキ方法例には、例えばハンプ又は過剰メッキおよびディッシングが低減された半導体ウェハ上に形成されたインターコネクト構造全体にわたり平面性が増大した金属フィルムをメッキする工程が含まれている。化学反応、メッキプロセスシーケンスの組合せを用いかつ／又はインターコネクト構造内部にダミー構造を付加することにより、パターン化された半導体構造上に改良型平面金属フィルムを形成するための種々のメッキ方法例が記述されている。
半導体業界では一般に、半導体デバイス内に金属相互接続を形成するため、ダマシンプロセス内で銅を使用する。ダマシンプロセスは、所望のインターコネクトに対応する流路様のトレンチおよび／又はヴァイアとして凹部領域および非凹部領域を有する誘電体材料をパターン化する。電気材料構造上にバリヤおよびシード層を被着させ、その後バリヤおよび／又はシード層上に銅がメッキされる。非凹部領域上の銅は、標準的にメカノケミカルポリシング（ＣＭＰ）によって研磨除去される。ＣＭＰには非凹部領域上の銅層を除去してトレンチおよび／又はヴァイアすなわち凹部領域の中の銅を残すための化学的（イオン交換）プロセスおよび機械的（ストレス）プロセスの両方を含む。研磨された表面上に加えられた圧力は、結果として、酸化物損失、侵食、金属の層間剥離および誘電体の浮きをもたらす可能性がある。
更に著しく高速の性能を達成するため、銅にはｌｏｗ−ｋ誘電体、好ましくは超ｌｏｗ−ｋ誘電体（ｋ＜２．５）が統合される。今日標準的に用いられているｌｏｗ−ｋ誘電体実装戦略は、酸化物（ｋ＝４．０）からフッ素化酸化物（ｋ＝３．５）まで、そして次に、３．０、２．６、２．２という連続的に低くなるｋ値そして最終的には２．０未満のｋ値を有するｌｏｗ−ｋ誘電体まで、漸進的に進む。以上で記述した多工程ｌｏｗ−ｋ実装戦略は、非常にコストが高く、高いリスクを含み、ＩＣメーカーに対し、デバイス製造可能性の成功についての多大な不確実性を与える。ｌｏｗ−ｋ誘電体の各世代は独自の機械的特性および統合特性を有することから、ＩＣメーカーには、１つの世代から次世代へ移行するときに新しいＣＭＰおよびその他の関連プロセスを開発することが要求される。各々の新しい製造様式についてＩＣメーカーはｌｏｗ−ｋ誘電体材料およびプロセスを変更しなければならないことから、業界では、ツールおよびプロセスの拡張可能性、製造歩留まりおよびデバイスの信頼性が主要な関心事となってきた。
ｌｏｗ−ｋ誘電体構造に対する機械的損失を低減させるプロセスの一例としては、電解研磨が含まれる。電解研磨プロセスの一例は、本書にその全体を参照することによりここに取り込む１９９９年７月２日付けの半導体デバイス上の金属相互接続を電解研磨するための方法および装置という題の米国特許第６，３９５，１５２号の中で記述されている。しかしながら電解研磨プロセスを改善するためには、被着された金属フィルムの平坦度を増大させることが望ましい。
ダマシン構造上に従来のメッキプロセスによりメッキされた銅フィルム１０４の断面形状例が図１Ａに示されている。半導体構造には、ウェハ１００全体にわたって形成された誘電体層１０８又は予め形成された半導体デバイス構造が含まれている。該構造は更にバリヤ層１０６および当該技術分野において既知のその他の材料を含むことができる。該構造は、誘電体層１０８によって分離されたトレンチおよび／又はヴァイアに対応する凹部領域１０１ｒおよび非凹部領域１０１ｎのパターンを含む。金属又は銅層１０４が、非凹部領域１０１ｎ全体にわたって形成され、かつ凹部領域１０１ｒを充てんする構造全体にわたって形成されている。基底を成す構造は標準的に、誘電体層１０８内の構造全体にわたって位置設定された銅層１０４の非平面的表面トポロジーを結果としてもたらす。例えば、非平面的トポロジーは、一般的に基底を成す密にスペーシングされた凹部領域１０１ｒおよび広く開放した凹部領域にそれぞれ対応するハンプ１０２と凹部１１０を包含し得る。ハンプ１０２、凹部１１０およびその他の非平面的特長は、例えば、電気メッキプロセスにおけるメッキ化学反応によってひき起こされる可能性がある。
図１Ｂは、電解研磨プロセス後の図１Ａの構造を例示している。金属層１６４は標準的に、凹部領域１０１ｒすなわちトレンチおよびヴァイアの内部の金属層１０４が隣接する凹部領域１０１ｒから絶縁されるような形で、非凹部域の表面まで戻るように研磨される。図１Ｂに示される通り、高密度パターン部域上に少なくとも部分的にハンプ１０２が残る可能性があり、電解研磨の等方性に起因して電解研磨の後凹部領域１１０によって示されるディッシングが残る可能性がある。ハンプおよび凹部は、形成されたデバイスの性能を劣化させる可能性がある。例えば、密にスペーシングされたトレンチ又はヴァイア上に残されたハンプが隣接するライン間の電気的短絡をひき起こすかもしれず、又凹部は、形成された相互接続ラインのコンダクタンスの減少をひき起こす可能性がある。平面の金属層１０４をメッキすることにより、ハンプおよび凹部を低減させデバイスの性能を改善することができる。
図２Ａ−２Ｃは、複数の密にスペーシングされた凹部領域２１０ｒおよび非凹部領域２１０ｎを有する誘電体層２０８全体にわたり銅層２０４をメッキするための電気メッキプロセス例を経時的に例示している。一般に、メッキ浴は、例えば促進剤、抑制剤およびレベリング剤といった３つの主たる添加剤を含む。促進剤の一次的機能は、凹部領域内部のメッキプロセスを増強させることにあり；抑制剤の一次的機能は、凹部領域の肩部上でメッキプロセスを抑制することにあり；レベリング剤の一次的機能は、メッキされたフィルムの表面断面形状を水平化すること、主にハンプ２０２を水平化することにある。促進剤と抑制剤の組合せは、図２Ａに例示されているような上部フィル又は下部フィルを結果としてもたらす。より特定的には、トレンチ又は凹部領域２１０ｒの底面におけるメッキ速度は凹部領域２１０ｒの上面および肩部におけるものよりも著しく高い。しかしながら、トレンチ又はヴァイアが充てんされた場合、トレンチ領域内の化学物質はメッキ速度を増強させ続けて図２Ｂに示されているようなハンプ２０２を結果としてもたらし、これらのハンプは時が経つにつれて共に進行して図２Ｃに示されている通りの更に大きいハンプ２０２を形成する可能性がある。
図３は、増大するメッキ電流２９４、３９２および３９０でのレベリング剤濃度および相対的ハンプ高さの関係（「オーバープレーティング負荷」と呼ばれる）を例示している。この関係は、ハンプのサイズがレベリング剤の充分な濃度およびレベリング剤濃度の増加に伴ってグラフに示される通り増大したメッキ電流と共に低減され得るということを示唆している。
図４は更に、レベリング剤４９８を伴っておよびレベリング剤４９６を伴なわずに、メッキ電流とハンプサイズの関係を示す。ここでわかるように、レベリング剤４９８を伴うケースは、大部分のメッキ電量でハンプサイズを低減しうる。しかしながら大きいメッキ電流では、レベリング剤４９８にもかかわらずなおハンプが発生しうる。更に、ハンプサイズは、レベリング剤無しで全ての電流において比較的大きいものである。
図５Ａ〜５Ｃは、比較的小さいメッキ電流Ｉ1におけるメッキプロセス例中の経時的な金属フィルム５０４の断面形状を示す。プロセス例には、ウェハを保持する回転チャックにおいて電解質流体を誘導することが含まれるが、浸漬等のその他の方法を使用することもできる。回転チャックは、例えば５０〜２００ｒｐｍの範囲内の速度そして好ましくは１２５ｒｐｍで回転し得る。以下のプロセス条件例の下で平面金属フィルム５０４をメッキすることができる：
化学反応：Enthone−ＯＭＩ製のViaForm等の電解質流体
促進剤：１．５〜２．５ｍｌ／リットル、好ましくは２ｍｌ／リットル
抑制剤：７〜９ｍｌ／リットル、好ましくは８ｍｌ／リットル
レベリング剤：１．２５〜１．７５ｍｌ／リットル、好ましくは１．５ｍｌ／リットル
銅：１６〜２０グラム／リットル、好ましくは１７．５グラム／リットル
硫酸：１５０〜２００グラム／リットル、好ましくは１７５グラム／リットル、
ウェハの回転速度：５０〜２００ｒｐｍ、好ましくは１２５ｒｐｍ、
電流密度：０．５〜５ｍÅ／ｃｍ2、好ましくは２ｍÅ／ｃｍ2
該プロセス例は、誘電体層５０８全体にわたり銅層５０４をメッキし、ｔ1で見られるように比較的迅速に凹部領域５１０ｒおよび非凹部領域５１０ｎを充てんする。ｔ2がｔ1よりも大きいものとして、時間ｔ2で、凹部領域５１０ｒが充てんされ、金属層５０４は誘電体層５０８の凹部領域および非凹部領域５１０ｒおよび５１０ｎ上で比較的平面的である。ｔ3がｔ2より大きいものとして、時間ｔ3では、プロセス例は、凹部領域５１０ｒおよび非凹部領域５１０ｎ上でコンスタントな速度で金属層５０４をメッキし続けて、構造上で所望の高さの平面金属層５０４を作り上げる。
図６Ａ〜６Ｃは、図５Ａ〜５Ｃのプロセスよりも比較的大きいメッキ電流での類似のメッキプロセス中の金属フィルムの断面形状例を示している。メッキ電流密度Ｉ2は、例えば５ｍÅ／ｃｍ2〜３０ｍÅ／ｃｍ2の範囲内にある。比較的大きいメッキ電流でのプロセス列は、ｔ2で凹部領域６１０ｒ全体にわたりハンプ６０２を生成する。ハンプ６０２は共に成長してより大きなハンプ６０２をｔ3で形成し得る。
図７Ａ−７Ｃは、他の金属メッキプロセス中の金属フィルム断面形状の例を示す。図７Ａおよび７Ｂに示されているように、メッキプロセスは、プロセス時間ｔ2までは図５Ａ〜５Ｃと類似した比較的小さい電流Ｉ1で行なわれ、金属層７０４のハンプの無い断面形状を生成する。メッキ電流はその後Ｉ2まで増加され得、図７Ｃで例示されているように時間ｔ3まで、金属層７０４の所望の厚みまでメッキされる。該２工程メッキプロセス例は、平面金属フィルム７０４を達成することができる。このプロセス例では、トレンチ又はヴァイアは、ハンプが形成することになるレベルまで電流が増大する前に平面金属フィルム７０４を形成するように充分メッキされる。例えば、電流が増大した時点でトレンチ又はヴァイアが充分にメッキされていない場合、電流が増大するにつれて凹部領域７０１０ｒ上にハンプが現われる可能性がある。図８Ａ〜８Ｃは、凹部領域８１０ｒが充てんされる前にメッキ電流がＩ2まで増大させられる金属メッキプロセス中の金属フィルム断面形状を例示している。図８Ｂに示されているように、メッキ電流Ｉ2が大きいために小さいハンプ８０２が発達する。プロセスが大きな電流Ｉ2で銅フィルムをメッキし続けるにつれて、個別の小さいハンプは成長して図８Ｃに示されているような大きな唯一のハンプ８０２となる。ｔ1からｔ2までの電流はコンスタントでありかつ／又は工程的に増加する必要はなく、時間ｔ1からｔ2まで滑らかに増大し得る、ということを認識すべきである。
ここで再び図１Ａを参照すると、高密度の小さなトレンチ／ヴァイアおよび大きなサイズのトレンチおよび／又はパッドを伴う構造が示されている。左側に示されているより狭く密なスペーシングの凹部領域１０１ｒに比べてトレンチおよび／又はヴァイアを包含しうる右側に示された凹部領域１０１ｒの比較的大きな開放部域に起因して、メッキ断面形状は、上述のようなディッシング１１０を含む可能性がある。１つのメッキ方法例においては、図９に示されているように、例えばトレンチおよび／又はパッド部域といった凹部領域９１１ｒの内側にダミー構造を付加することができる。ダミー構造例の詳述は、本書にその全体を参照することによりここに取り込む２００２年３月２７日付の「ダミー構造と共にトレンチ又はヴァイアを有するウェハ上の金属層の電解研磨」という題の米国特許出願第１０／１０８，６１４号の中に見い出すことができる。
図１０Ａおよび１０Ｂは、経時的にコンスタントな電流でのメッキプロセス例の間のメッキ断面形状の横断面図を示す。このケースにおいては、メッキプロセスは比較的小さい電流とレベリング剤を使用し、その結果比較的高密度のトレンチ又はヴァイア１０１０ｒ上で断面形状は平坦になる。しかしながらダミー構造部域１０８０は、より多くのメッキすべき部域を有し、そのため最終的メッキ断面形状のわずかなディッシング１０２０が形成される。わずかなディッシング１０２０は、上述のようなその後の電解研磨プロセスの後、最終的断面形状内に残る可能性が高い。従って、密にスペーシングされた凹部領域１０１０ｒおよびダミー構造１０８０を伴う大きいトレンチ部域の両方の上で平面フィルムをメッキできるプロセスを得ることが望ましい。高密度のトレンチ又はヴァイア１０１０ｒのサイズは、トレンチ間又はヴァイア間のスペーシングが０．０３５〜０．５ミクロンの範囲内にある状態で０．０３５〜０．５ミクロンの範囲内であり得る。ダミー構造１０８０のサイズは、０．０５〜２．０ミクロンの範囲内好ましくは０．５ミクロンの間隔で、０．０５〜２．０ミクロンの範囲内にありうる。一般に、ダミー構造は、トレンチ内の銅損失を最小限にするべく比較的小さいサイズおよびより大きな間隔で設計されるべきである。
図１１Ａおよび１１Ｂは、経時的な電流の変動を含め、メッキプロセス例の間のメッキ断面形状の横断面図を示している。該構造は、Ｗ1＝Ｗ2として、間隔Ｗ1およびＷ2でを伴って形成されたダミー構造１１８０を含む。銅フィルム１１０４は、図１１Ａに示された通り高密度の凹部領域１１１０ｒが充てんされるまで、比較的低いメッキ電流Ｉ1でメッキされる。凹部１１２０が、比較的広いトレンチ／パッド領域内で形成される。該プロセスは、比較的高いメッキ電流Ｉ2（すなわちＩ2＞Ｉ2）で銅をメッキし続け、図１１Ｂに示されているようにハンプがディッシングと相殺して平面的表面をメッキするような形で、ディッシング１１２０からハンプが成長することになる。比較的小さいメッキ電流 Ｉ１を使用することによってプロセスの第１の部分の間に高密度のトレンチ又はヴァイアがすでに充てんされていることから、高密度の凹部領域１１１０ｒ上ではハンプは形成しない。２工程メッキプロセスは、中にダミー構造が形成された大きなトレンチおよび／又はパッド部域および密にスペーシングされた凹部領域１１１０ｒ上の金属層１１０４のより平面的な断面形状を、結果としてもたらす。
図１８Ａおよび１８Ｂは、ダミー構造例全体にわたる金属フィルム断面形状の横断面図を示す。トレンチおよび／又はパッドの深さＨと、ダミー構造の間隔又は構造間の幅Ｗの比を変動させて金属フィルムの平坦度を増大させることができる。一般に、トレンチおよび／又はパッドの高さ対ダミー構造間隔の比は、０．３〜２．０の間、好ましくは１である。図１８Ｂに示されているように、深いトレンチは、より多くのハンプ１８０２を有する傾向にあり、これは、広い間隔のダミー構造についてディッシング１８１０とつり合わせるのに用いられることになり、一方浅いトレンチは、図１８Ａに示されているようにより少ないハンプ１８０２しか有さない傾向を有することになる。
図１２Ａ〜１２Ｃは、経時的に電流を変動させるメッキプロセス例の間のメッキ断面形状の横断面図を示す。誘電体層１２０８内のインターコネクト構造は、ダミー構造１２８０が、間隔ｗ1および間隔ｗ2（なおｗ2＞ｗ1）で大きなトレンチ又はパッド１２０９、１２１１内に配置されているという点を除いて、図１１Ａおよび１１Ｂの中で示されたものと類似している。ダミー構造１２８０に隣接する広いトレンチ領域１２０９および１２１１および密にスペーシングされた凹部領域１２１０ｒ上で例えばハンプおよびディッシングの無い平面金属フィルム１２０４をメッキするための３工程メッキプロセス例が描かれている。時間ｔ1およびｔ2までのプロセス例は、狭い凹部領域１２１０ｒおよび狭い間隔ｗ1上に平面的トポロジーを作り出すように電流を増大させることに関して、図１１Ａおよび１１Ｂで前述したものと類似している。
ｔ2では、間隔ｗ2はなおも、図１２Ａに示されている通りのディッシング１２２０を有している。電流は、ｗ2上でメッキするべくＩ3まで更に増加させられる。特に、プロセスは、凹部１２２０を充てんするべくメッキ電流をＩ2からＩ3まで増大させ、構造をｔ3までメッキし続ける。凹部領域１２１０ｒおよび１２０９は、先にｔ1およびｔ2で金属層１２０４で充てんされていることから、大きな電流Ｉ3がこれらの領域上でハンプを作り上げることはない。図１２Ｂで例示されているようにメッキプロセスが電流をＩ3まで増大させる前にトレンチは充分に充てんされていなかったことから、大きいメッキ電流Ｉ3はトレンチ１２１１上でハンプを作り出すことになる。作り出されたハンプがｔ1およびｔ2の間に形成されたトレンチ１２１１内のディッシングを充分相殺することになるように、メッキプロセス、トレンチ１２１１のサイズなどに応じてＩ3を変動させることができる。
図１３Ａ〜１３Ｈは、平面金属層を達成するのに使用可能な経時的な種々のメッキ電流シーケンス例を示す。電流レベルおよびタイミングの両方を含めたメッキ電流シーケンス例は、トレンチおよびヴァイアのサイズ、スペーシングおよび密度ならびにダミー構造のサイズおよび間隔に従って調整可能である。一般的には、経時的な電流シーケンスは、メッキ中のハンプおよびディッシングの効果が互いに釣合うか又は相殺して平面的金属層表面を作り上げるような形で制御される。メッキ電流は、図１３Ａに示されているように線形であっても、図１３Ｄ〜１３Ｈに示されているように非線形すなわち湾曲していても、又経時的な線形および非線形セグメントの組合せであってもよい。更に、電流シーケンスは、図１３Ｇおよび１３Ｈに示されているように複数の時限にわたり減少してもよい。一般に、メッキ電流は比較的小さい電流で始まり、メッキプロセスが進むにつれてより大きくなる。更に、メッキ電源は定電流モードでランさせることができる。当該実施形態例では、以上の記述は電流から電圧へ又はパルス電源へと変化しうる。両極性パルス、修正正弦波、単極性パルス、パルス逆転、パルスオンパルスおよびデュアルパルスといった種々のパルス波形を使用することができる。パルス波形の例は、本書にその全体を参照することによりここに取り込む１９９９年７月２日付けの「半導体デバイス上の金属相互接続を電解研磨するための方法および装置」という題の米国特許第６，３９５，１５２号の中で記述されている。
図１４Ａ〜１４Ｃは、種々のダミー構造例の平面図である。ダミー構造は、図１４Ａに示されているように、往々にして開放部域又はフィールド部域と呼ばれるトレンチ又はパッド部域の外側に設置された金属プラグ１４２０を包含していてよい。代替的には、大きなトレンチおよび／又はパッド部域１４０４の内部に誘電体スロット１４３０を置くことができ、そうでなければ、図１４Ｂおよび１４Ｃに示されているように、大きなトレンチおよび／又はパッド部域１４０４の内側に誘電体ドット１４５０を置くことができる。
図１５Ａ〜１５Ｃは、比較的大きなヴァイア又は凹部領域内に包含され得る付加的なダミー構造例の平面図である。図１５Ａ内の金属プラグダミー構造は、金属プラグカラム１５２２が金属カラム１５２０に比べて低くシフトされるという点を除いて、図１４Ａに例示されたものと類似している。図１５Ｂ内の金属プラグダミー構造は、金属プラグ１５２０および１５２２が４５度回転されて金属プラグ１５２０および１５２２のインダクタンスおよびキャパシタンスを減少させることのできるようになっているという点を除いて、図１５Ａに示されているものと類似である。図１５Ｃに示されているような大きなトレンチおよび／又はパッド部域１５０４の内側に置かれる誘電体ドット１５５０は、誘電体ドット１５５０が４５度回転され、個々のカラムが誘電体ドット１５５０の隣接するカラムに比べて低くシフトされているという点を除いて、図１４Ｃに例示されているものと類似である。サイズおよびスペーシングは、特定の利用分野などに応じて調整可能である。
図１６Ａ〜１６Ｃは、付加的なダミー構造例の平面図である。図１６Ａに示されている通りの金属プラグダミー構造は、金属プラグカラム１６２２が角度αでシフトされているという点を除いて、図１４Ａに示されているものと類似している。角度αは、約５〜８５度の範囲内にあってよく、好ましくは約２５度である。図１６Ｂに示されているような誘電体スロット１６３０は、銅のトレンチおよび／又はパッド１６０４のコンダクタンスを増強するために互いに切り離されているという点を除いて、図１４Ｂに例示されているものと類似している。図１６Ｂに示されているような大きなトレンチおよび／又はパッド部域１６０４の内側に置かれた誘電体ドット１６５０は、それらが４５度回転させられているという点を除いて、図１４Ｃに例示されているものと類似している。誘電体ドット１６５０の回転角度は０〜９０度の範囲内にあってよいこと、更には誘電体ドット１６５０が正方形、長方形、円などのように整形されうることを認識すべきである。
図１７Ａ〜１７Ｃは、付加的なダミー構造例の平面図である。図１７Ａに示されているような金属プラグダミー構造１７２０および１７２２は、金属プラグ１７２０および１７２２が約４５度回転させられるという点を除いて図１４Ａに例示されたものと類似している。金属プラグ１７２２および１７２２は、０〜９０度の間で回転させることができ、単一の構造内で種々の角度で回転させることができる。図１７Ｂに示されているような誘電体スロット１７３０は、それらが水平方向に沿って類似の場所で切り離されているという点を除いて、図１６Ｂに例示されているものと類似している。図１７Ｃに示されているような大きなトレンチおよび／又はパッド部域１７０４の内側に置かれた誘電体ドット１７５０は、それらが誘電体ドット１７５０の隣接するカラムに比べて低くシフトされているという点を除いて、図１４Ｃに例示されているものと類似している。
いくつかの実施形態、例および利用分野に関してメッキプロセス例を記述してきたが、当業者にとって、本発明から逸脱することなく種々の修正および変更を加えることができるということは明白であろう。例えば、種々の方法を単独で、又は組合せて用いて、平面金属フィルムを電気メッキすることが可能である。
ＩＩ．電解研磨における凹部の削減方法
他の態様に従うと、電解研磨プロセスの後の金属トレンチ又は金属パッド内の凹部を削減するための方法の一例が描かれている。本書で記述される方法およびプロセスを用いると、最小の凹部および／又はより優れた平坦度で、多層金属インターコネクト構造を製造することができる。１例においては、凹部域および非凹部域を含む誘電体構造全体にわたり銅層が形成されている。銅層は、誘電体構造内のダミー構造を用いて例えばＣＭＰプロセスおよび／又は電解研磨プロセスを通して非凹部領域より一定の高さ上のところで平坦化される。平坦化された銅層は次に凹部を形成するべく非凹部域の高さより低い高さまで電解研磨される。構造の非凹部領域は次に非凹部領域を伴う銅層を平坦化するか又は銅層の凹部を削減するためにエッチングされる。
図１９Ａは、銅層１９０２又はその他の適切な導電性層が構造全体にわたり形成された後のデュアルダマシン構造の一例を示している。デュアルダマシン構造は、適切な任意の方法によって形成され得る。例えば、化学蒸着（ＣＶＤ）、スピンオン技術などといった方法が第１の誘電体層１９１２を形成できる。誘電体層１９１２の厚みは、約１０００Å〜５０００Åの範囲内、そして好ましくは３０００Åであり得る。窒化ケイ素又は炭化ケイ素（ＳｉＣ）層といったエッチストップ層１９１０が誘電体層１９１２上に被着される。エッチストップ層１９１０の厚みは約２００Å〜１０００Åの範囲内、好ましくは５００Åであり得る。一部の例では、エッチストップ層１９１０は省略でき、又、デュアルダマシン構造を形成するように所望のレベルで停止するようにエッチングのタイミングを定めることができる。例えばＣＶＤ又はスピンオン技術を用いることにより、エッチストップ層１９１０上に第２の誘電体層１９０８が被着される。第２の誘電体層１９０８の厚みは、約１０００Å〜４０００Åの範囲内、そして好ましくは２０００Åであり得る。第２の誘電体層１９０８上にはハードマスク層又は第２のエッチストップ層１９０６が被着される。ハードマスク層又はエッチストップ層１９０６は、ＳｉＯ、ＳｉＣ、ＳｉＮ等の適切な材料で作られていてよい。トレンチおよびヴァイアは、当該技術分野で既知の通り、フォトマスクおよびエッチの連続的形成によって形成され得る。例えば第１のフォトマスクをトレンチのエッチングのために形成し、それに続いてヴァイアをエッチングするための第２のフォトマスクを形成することができる。
トレンチとヴァイアをエッチングした後、バリヤ層１９０４は、ＣＶＤ、物理気相成長法（ＰＶＤ）又は原子層被着によって被着される。バリヤ層１９０４の厚みは、トレンチサイズおよび被着技術に応じて２０Å〜２５０Åの範囲内であり得る。バリヤ層１９０４は、タンタル（Ｔａ）、ＴａＮ、チタン（Ｔｉ）、ＴｉＮ、ＴａＳｉＮ、タングステン（Ｗ）、ＷＮ、ＷＳｉＮ等の任意の適切な材料を含むことができる。バリヤ層１９０４の被着後、ＣＶＤ、ＰＶＤ又はＡＬＤによりバリヤ層１９０４上に銅シード層（図面には示さず）を被着させることができる。その後、例えばＣＶＤ、ＰＶＤ、ＥＰ、無電界メッキ技術などにより、銅層１９０２が銅シード層上に被着される。
図１９Ａを見ればわかるように、銅層１９０２は、特定の被着プロセスに応じてトレンチおよびヴァイア部域に対応する凹部領域１９１６ｒを包含し得る。銅層１９０２の平坦度は、ハンプの無いメッキ技術などを目的として誘電体構造の凹部内にダミー構造を包含させることにより凹部を除去するのに充分な距離だけメカノケミカルポリシング（ＣＭＰ）することにより増大させることができる。平坦化プロセス後の銅層１９０２は、図１９Ｂに示されている。ＣＭＰおよび電解研磨の組合せを用いた平坦化方法の例が、本書にその全内容を参照することによりここに取り込む２００１年８月１７日付けの「ＣＭＰおよび電解研磨の組合せを用いて銅ダマシン構造を平坦化する方法」という題の米国特許出願第６０／３１３，０８６号に記述されている。
銅層１９０２は、隣接するトレンチおよびヴァイア（図示せず）から銅を絶縁するため、電解研磨方法により非凹部領域１９１６ｎから研磨される。１つのプロセス例においては、銅層１９０２は、エッチストップ層１９０６又は非凹部領域１９１６ｎの高さよりもδｈだけ下のところまで研磨される。凹部δｈは確実な電解研磨プロセスを可能にし、非凹部分１９１６上の全ての銅が除去されてしまっている確率を増大する。δｈは１００Å〜１５００Åの範囲内、好ましくは５００Åであり得る。プロセスの１例が、本書にその全内容を参照することによりここに取り込む、１９９９年７月８日付けの「ＨＤＤＶ上で金属相互接続を電気メッキするための方法および装置」という題のＰＣＴ出願第ＰＣＴ／ＵＳ９９／１５５０６号の中などで記述されている。銅層１９０２の凹部は、他の誘電体層、マスキング層などが構造全体にわたり被着された時点で低い平坦度をひき起こすことになる。例えば低い平坦度は、リトグラフィプロセスのピンぼけをひき起こす可能性がある。
非凹部領域１９１６ｒの高さを削減するためには、図１Ｄに例示されているような構造の平坦な上部表面を形成するべくプラズマエッチング、ウェットエッチングなどにより、バリヤ層１９０４そして一部のケースではハードマスク層１９０６の一部分をエッチングして除去することができる。一例では、銅層１９０２の表面レベル又は高さがハードマスク層１９０６の残りの部分の表面と平面を成すように、ハードマスク層１９０６の一部分がエッチングされる。
一般に、銅層１９０２の研磨の結果、δｈはバリヤ層１９０４の合計厚みおよびハードマスク層１９０６の厚みよりも小さくなる。δｈが過度に大きい場合、誘電定数ｋの低い誘電体層１９０８は構造の非凹部領域１９１６ｒからバリヤ層１９０２がエッチングで除去された時点で露呈されることになる。これにより、誘電体層１９０８が例えばプラズマエッチングによりエッチングされることになる可能性がある。一般に、ｌｏｗ−ｋ材料のプラズマエッチング速度は、ハードマスク１９０６および銅層１９０２のものよりも高い。ＤＥ１９０８が露呈された場合、１回のエッチングが、誘電体層１９０８に損傷を加えるか又はそのｋを増大させる可能性がある。
エッチングプロセスの後、銅層１９０２およびハードマスク層１９０６の表面上に重合体層（図示せず）を形成させることができる。標準的には、重合体層は、付加的な層が被着される前に清掃される。重合体は例えば、適切なプラズマ乾式炭化プロセス又は化学的ウェットクリーニングプロセスによって清浄可能である。
窒化ケイ素又はＳｉＣ等の誘電体層１９２６を、図１９Ｅに示されているように、銅層１９０２およびハードマスク層１９０６上に形成させることができる。誘電体層１９２６の厚みは２００Å〜１０００Åの範囲内、好ましくは５００Åであり得る。更には、構造全体にわたり不動態化層などを構造全体にわたり含むこともできる。
図１９Ｆに示されているように、図１９Ａに記されたプロセスは、誘電体層１９２６上で反復できる。特定的には、付加的なトレンチおよびヴァイアを、エッチストップ層１９２２および１９２６上に形成された誘電体層１９２０および誘電体層１９２４で形成することが可能である。付加的には、構造ならびにシード層（図示せず）および銅層１９１４全体にわたって、バリヤ層１９１６を形成させることもできる。平面構造を生み出すためには、図１９Ｂ〜１９Ｅと類似のプロセスを実施することができる。
図２０Ａ〜２０Ｄは、電解研磨プロセスの後に金属トレンチ又は金属パッド内の凹部を削減するための他の方法例を示している。このケースでは、構造は、凹部領域２０１６ｒおよび非凹部領域２０１６ｎでパターン化された誘電体層２０１２を含む。非凹部領域２０１６ｒは更に、例えば下部ハードマスク層２００６および上部ハードマスク層２００７を含む多層ハードマスク層を含む。１つの例においては、以下で記述するように、上部ハードマスク層２００７は、エッチングプロセスに対し犠牲層として役立ち、下部ハードマスク層２００６は、エッチストップ層として役立つ。ハードマスク層２００７および２００６は、ＳｉＯ、ＳｉＣ、ＳｉＮ等の適切な材料で作ることができる。バリヤ／シード層２００４および金属層２００２は、凹部領域２０１６ｒを充てんする構造全体にわたって被着されている。
図１９Ｂおよび１９Ｃと同じように、金属層２００２は平坦化され、図２０Ｂおよび２０Ｃに示されているように非凹部領域２０１６ｎの高さよりδｈ下まで電解研磨される。金属層は、好ましくは、下部マスク２００６と実質的に平面を成す高さまでエッチングされる。バリヤ層２００４および上部ハードマスク層２００７は、下部ハードマスク層２００６まで選択的にエッチング除去され得、ここでは上部ハードマスク層２００７は犠牲層として役立ち、下部ハードマスク層２００６はエッチストップ層として役立っている。例えば、上部ハードマスク層２００７と下部ハードマスク層２００６の材料は、プラズマエッチングなどが上部ハードマスク層２００７を除去し下部ハードマスク層２００６で停止するような形で選択され得る。結果として得られた金属層２００２および下部ハードマスク層２００６の表面は、図２０Ｄに例示されているように実質的に平行である。
本書に記されている方法およびプロセスを用いると、例えば銅などの多層金属のインターコネクト構造は、最小限の凹部および／又はより優れた平坦度で製造可能である。銅電解研磨における凹部を削減するための方法例が或る種の実施形態、例および利用分野に関して記述されてきたが、当業者にとっては、種々の修正および変更が考慮されるということは明白である。例えば、銅層を平坦化し、金属層を研磨するためなどの種々の誘電体材料および処理技術が使用可能である。
ＩＩＩ．表面粗度の改善
電解研磨プロセスにおいては、金属層の表面は粗く半導体デバイスの性能の劣化をひき起こす可能性がある。例えば、電解研磨後の銅層の表面は、最高数百ナノメートルの表面粗度を有することができる。表面粗度の増大は、平坦化のレベル低下、表面腐食、歩留まり損失などを結果としてもたらす可能性がある。金属層の粒度は、デバイスの性能および特性を改善するため、メッキおよび研磨プロセス例の種々の工程の間に制御され得る。特にメッキプロセス中、光沢剤等の添加剤を、粒度制御のために用いることができる。更に、メッキプロセスと電解研磨プロセスの間の時間量を短縮して粒度を削減することが可能である。更に、電気特性を改善するべく電解研磨の後に粒度を増大するためにアリーニングプロセスを使用することが可能である。半導体デバイス上の金属層および金属相互接続の電解研磨については、例えば本書にその全体を参照することによりここに取り込む２０００年２月４日付けの「半導体デバイス上の金属相互接続を電解研磨するための方法および装置」という題の米国特許出願第０９／４９７，８９４の中で記述されている。
電解研磨後の表面粗度の程度は、少なくとも一部には、電解研磨されつつある金属層の微細構造に左右される可能性がある。特に、図２１Ａ〜２１Ｄは、異なる微細構造を有する金属層を含む電解研磨プロセス後の半導体ウェハ１０００を例示している。金属層は同様に、半導体構造などのトレンチ又はヴァイアの内部に形成されてもよい。標準的には、微細構造内の粒子のサイズは、粒界および粒子表面における金属層の除去又は研磨速度が異なる可能性があるため、電解研磨後の金属層の表面粗度に影響を及ぼす。更に、異なる粒子面における金属層２１０２の研磨速度が異なっている可能性もある。従って、図２１Ａ〜２１Ｄに例示されているように、又金属層２１０２、２１０４、２１０６および２１０８の粒度が増々大きくなることから、電解研磨後の表面トポグラフィは、金属層内の粒度に基づいて変動し得る。一般的に、図２１Ａを見ればわかるように粒度が小さくなればなるほど、研磨された金属層の表面粗度は低くなる。同様にして、図２１Ｄを見ればわかるように、粒度が大きくなればなるほど、研磨された金属層の表面粗度は高くなる。
図２２Ａ〜２２Ｃは、例えば数ミクロンといった相対的に大きい粒度を有する銅層の画像を示している。特に、図２２Ａを参照すると、電解研磨後の銅層表面の走査型電子顕微鏡（ＳＥＭ）画像が示されている。図２２Ｂを参照すると、図２２Ａに示されているものと同じ場所からの、電解研磨後の同じ銅層の集束イオンビーム（ＦＩＢ）画像が示されている。図２２Ａおよび２２Ｂ内に示された画像は、銅層の表面粗度が銅層内の粒子のパターンと一致するパターンを有する可能性があるということを示している。更に図２２Ｃは、電解研磨後の銅層表面の原子間力顕微鏡（ＡＦＭ）画像を示している。このＡＦＭ画像に基づくと、銅層表面の平均粗度（Ｒ3）は１４ｎｍであり、銅層表面の最大高さ（Ｒｍａｘ）は１１３ｎｍである。
図２２Ａ〜２２Ｃとは、対照的に、図２３Ａ〜２３Ｃは、例えば数十ナノメートルといった比較的小さい粒度を有する銅層の画像を示す。特に、図２３Ａを参照すると、電解研磨前の銅層表面の走査型電子顕微鏡（ＳＥＭ）画像が示されている。図２３Ｂを参照すると、電解研磨後の銅層表面のＳＥＭ画像が示されている。図２３Ａおよび２３Ｂの中の画像は、電解研磨前に小さい粒度を有する場合、銅層表面は、電解研磨の後に平滑な表面を有する可能性があるということを表わしている。更に図２３Ｃは、電解研磨後の銅層表面の原子力間顕微鏡（ＡＦＭ）画像を示している。このＡＦＭ画像に基づくと、銅層表面の平均粗度（Ｒ3）は３．６ｎｍであり、銅層表面の最大高さ（Ｒｍａｘ）は３０ｎｍである。
図２４は、電解質流体内に含まれた種々の化学物質のための電解研磨後の銅層表面の表面粗度と粒度の関係を示すグラフである。一般に、電解研磨後の表面粗度は、金属層の粒度が増大するにつれて増大する。かくして、小さい粒度は、電解研磨後より平滑かつより平面的な銅層表面トポロジーを導く。従って、粒度を制御し削減することで、銅層の表面粒度を低減させ、平坦化を改善し、表面腐食および歩留まり損失を低減させることができる。
１．粒度制御のための添加剤の使用
金属層の粒度を制御又は低減させるための１つのプロセス例においては、電解質流体内に添加剤を包含させることができる。光沢剤、促進剤、抑制剤、レベリング剤などといった添加剤を、粒子構造を制御し半導体構造上の金属層の間隙充てん能力を増強させる目的で、メッキプロセス中に単独で又は組合せた形で使用することができる。特に、粒度および粒子構造を制御するためにメッキ浴に対して光沢剤、促進剤、レベリング剤などといった添加剤を添加することができる。例えば、Enthone−ＯＭＩが製造販売しているViaFormメッキ浴を用いて、例えば数百オングストローム未満の粒度といったより小さい粒度を得ることができる。ViaFormメッキ浴は、促進剤、抑制剤およびレベリング剤を含む。特に促進剤は、約１．５ｍｌ／リットル〜約２．５ｍｌ／リットルの範囲内の、そして好ましくは約２ｍｌ／リットルの濃度を有する。抑制剤は、約７ｍｌ／リットルから約９ｍｌ／リットルの範囲内のそして好ましくは約８ｍｌ／リットルの濃度を有する。レベリング剤は、約１．２５ｍｌ／リットルから約１．７５ｍｌ／リットルの範囲内の、そして好ましくは約１．５ｍｌ／リットルの濃度を有する。添加剤の特定の濃度が以上で記されているが、利用分野に応じて添加剤の濃度を変えることができるということに留意すべきである。従って、添加剤の濃度は、特定の利用分野およびプロセスに応じて上述の範囲外となる可能性もある。このとき、より小さい粒度の金属層は、増強した表面粒度で電解研磨され得る。
２．メッキと電解研磨の間の時間の短縮
金属層の粒度を制御又は低減するための他のプロセス例としては、メッキプロセスと電解研磨プロセスの間の時間を削減することが含まれる。標準的には、メッキプロセスの後、金属層粒度は経時的に増大する。図２５Ａ〜２５Ｄは、一定の時限にわたる半導体ウェハ上にメッキされた金属層内の変化を例示している。図２５Ａを参照すると、ウェハ２５００上にメッキされた後、金属層２５０２はおよそ数ナノメートルの小さい粒度の微細構造を有することができる。経時的に、図２５Ｂを参照すると、金属層２５０２内の粒子は、およそ数十ナノメートルのサイズまで成長できる。図２５Ｃを参照すると、金属層２５０２内の粒子は、経時的におよそ数百ナノメートルのサイズまで成長し続けることができる。最後に、図２５Ｄを参照すると、金属層２５０２内の粒子はおよそ数ミクロンのサイズまで成長することができる。
図２６は、メッキ後の時間と金属層粒度の一般的関係を示すグラフである。半導体ウェハ又は構造上に金属層をメッキした直後に、金属層の粒度は、点ＡからＢまでゆっくりと増大することができ、ここで、点Ａにおける粒度は１００オングストローム未満であり、点Ｂにおける粒度は１０００オングストローム未満である。点Ｂと点Ｃの間で金属層粒度はより急速に増大でき、ここで点Ｃでの粒度は１０，０００オングストローム未満である。このとき、点ＣとＤの間で金属層は飽和工程に達し、ここでは金属層粒度は、増大するにしても、一般に更にゆっくりと増大する。
１つの例では、粒度が低い金属層を形成するための金属層のメッキと電解研磨の間の時間は、約２０時間未満であり、好ましくは約５時間未満である。この時間は、好ましくは、金属層の粒度がミクロンに達しない、そしてより好ましくはサブミクロン以下のサイズにとどまるようなものである。
３．電解研磨後のアニーリング
金属層粒度の制御のための他のプロセス例としては、電解研磨プロセス後の金属層の加熱又はアニーリングが含まれる。金属層をメッキし、電解研磨し、次に電解研磨プロセス後にアニーリングすることができる。アニーリングの間、金属層の微細構造内の粒子が標準的に再結晶と呼ばれるプロセスを通して新しい粒子を形成できるようにするため一定時限中金属を加熱する。これらの新しい粒子は、金属の電気的特性を増大し得るアニーリングの前の微細構造内の粒子とは異なる比較的大きいサイズを有する可能性がある。更に１つの例においては、金属層は、電解研磨プロセスの前にメカノケミカルポリシングを受けることができる。
図２７は、異なる厚みのシード層上にメッキされた銅のための粒子成長速度とアニーリング温度の関係を示すグラフである。図２７が、その他の金属についての粒度成長速度とアニーリング温度の一般的関係をも描き得るという点に留意されたい。一般に、粒子成長速度は、アニーリング温度が上昇し薄いフィルムの厚みが減少するにつれて、銅微細構造の再結晶化時間も減少する。
表面平滑度を増強させるための１つのプロセス例では、金属層はアニーリングの前に電解研磨される。より特定的に言うと、電解研磨前のプロセスは、電解研磨の後表面粒度を減少させ平坦度を増大させる目的で金属層内に小さい粒度を形成するように選択可能である。金属層は次に電解研磨され、その後金属層内でより大きい粒度を形成するべく１００℃〜３００℃の間のアニーリング温度好ましくは１５０℃という適切なアニーリング温度で金属層をアニールすることができる。代替的には、充分な時限にわたり金属層をアニールすることができる。これらのより大きな粒度は、半導体デバイスのヴァイア、プラグ、トレンチなどの内部の金属層の電気特性を改善することができる。更に、金属層が電解研磨の後にアニールされた場合、金属層の表面は、金属層の電気特性が改善される一方で金属層の表面は平滑であり続けることができる。金属層は、高速熱プロセスを伴う赤外線源、オーブン等の任意の適切な方法によりアニーリング温度まで加熱され得る。
或る種の実施形態、例および利用分野に関して表面粒度を増強させるための方法例が記述されてきたが、当業者には、種々の修正および変更が考慮されるということが明らかとなることであろう。
ＩＶ．非均一性および凹部を削減するための方法
１つの態様に従うと、電解研磨プロセスの後の金属トレンチ又は金属パッド内の不均一性および凹部を削減するための方法例が記述されている。該方法例は、電荷の蓄積を減少させ銅凹部均一性を改善し電流負荷効果を削減することのできる交番する順電圧および逆電圧パルスを適用することを含む。
図２８Ａは本書にその全内容を参照することによりここに取り込む１９９９年７月９日付けの「半導体デバイス上で金属相互接続を電解研磨するための方法および装置という題の米国特許出願第６，３９５，１５２号、および本書にその全体を参照することによりここに取り込む１９９９年１月１５日付けのメッキ用装置および方法という題のＰＣＴ出願第ＰＣＴ／ＵＳ９９／００９６４号の中で先に開示された電解研磨装置の一例を示している。
図２８Ａに示されているように、ウェハ２８０２はその中心のまわりに回転させることができ、同様に、ノズル２８１０からの電解質流体２８０６がウェハ２８０２の相対する主表面のあらゆる場所に到達できるような形でＸ軸方向にも並進運動させることができる。ノズル２８１０も同様に可動であり得、又ウェハ２８０２から独立してＸ軸に沿って並進運動することもできる。ウェハ２８０２上の電解質流体２８０６の軌道は、電解質流体２８０６をウェハ２８０２の所望の部分まで導くようにらせん曲線又はその他の適切な軌道でありうる。電源２８１２は、ウェハ２８０２上の金属フィルム又は銅フィルム２８０４を電解研磨するべく金属フィルム２８０４とノズル電極２８０８の間に電位差を提供するように定電流ＤＣ、パルス又はＲＦモード又は定電圧ＤＣ、パルス又はＲＦモードで作動可能である。
図２８Ｂに示されているように、トレンチおよび／又はヴァイアを含むダイ２８１８のフィールド上の金属フィルム２８０４が除去される場合、ウェハ２８０２上の銅フィルムはウェハ２８０２を完全にカバーしなくなる。電解質流体２８０６がウェハ２８０２の異なる部分に導かれるにつれて、電解質流体２８０６のカラム内の銅部域は変動することになる。
図２９Ａ〜２９Ｄは、ダイ２９１８に近づく電解質流体流２９０６のプロセスを更に詳細に示している。電源が定電流でランしている場合、電解質カラム２９０６はダイ２９１８に到達していないことから、電流密度は図２９Ａで低いものとなる。この部分の間、電流は、一般に金属層よりはるかに低い導電率を有する、ウェハ上に形成されたバリヤ層などをまず通過させられる。
図２９Ｂに示されているように、電解質カラム２９０６がダイ２９１８に到達した時点で、ダイ２９１８全体にわたる電解質流体流２９０６の部分の中の電流密度は、高い値まで増大する。銅がＴｉ、ＴｉＮ、Ｔａ又はＴａＮ等の標準的なバリヤ層材料に比べて導電性が高く容易に研磨されることから、電流密度は、ダイ２９１８全体にわたり増大する。電解質流体流２９０６が、図２９Ｃおよび図２９Ｄに示されているようにダイ２９１８全体にわたり完全に移動するにつれて、ダイ２９１８上の研磨電流密度は減少し、電解質流体流２９０６の全断面積に電流が広がるにつれて、実質的にコンスタントな値に達する。
図３０Ａ〜３０Ｄは、プロセス例の横断面図を示している。図３０Ａに示されているように、バリヤ層３００５は研磨がむずかしいことから、電解質流体３００６とバリヤ層３００５の間の界面上に負の電荷（電子）３０８０が蓄積する。電解質流体３００６が銅トレンチ３０２０に隣接している場合、トレンチ３０２０を通って電解質の表面上に蓄積した負の電荷３０８０が放電されかくして、図３０Ｂに示されているように、トレンチ３０２０の研磨速度は増大する。
図３０Ｃおよび３０Ｄを参照すると、電解質流体３００６が第２のトレンチ３０２２全体にわたって移動し続けるにつれて、負の表面電荷３０８０は更に減少し、トレンチ３０２４上の研磨速度をトレンチ３０２２上のものよりも低くさせ、トレンチ３０２２上の研磨速度はトレンチ３０２０上のものよりも低くなるといった具合になる。電流密度の変化に起因して、研磨速度も又それに従って変化することになる。図３０Ｅを参照すると、研磨速度の変化のため、第１のトレンチ３０２０の銅凹部は第２のトレンチ３０２２上の銅凹部は第３のトレンチ３０２４のものよりも大きいといった具合になる。銅凹部は、銅ラインのコンダクタンス変動をひき起こし、最終的なデバイスの性能を劣化させる可能性がある。
１つの態様では、トレンチ上の研磨速度差を最小限にし銅凹部を低減又は防止するために交流電圧又はパルスを用いる電解研磨方法の一例が記述されている。１つの例では、トレンチ上の研磨速度均一性、パルス周波数およびノズル接線方向移動速度の関係は、電解研磨方法において銅凹部を減少させるために変動させられる。
図３１は、電解研磨方法のための順方向および逆方向パルス波形の例を示している。Ａ〜Ｂの波形領域は順方向パルス電圧であり、Ｃ〜Ｄの波形領域は、逆方向パルス電圧である。ｔ0はパルス周期、標準的にはＡからＥまでに経過した時間である。順方向パルス幅はｔ1であり、逆方向パルス幅はｔ2である。百分率単位のデューティサイクルはｔ1／ｔである。
図３２Ａ〜図３２Ｆは、図３１のパルス波形を含む電解研磨方法の一例を示す。図３２Ａは、トレンチ３２２０に接近しつつある、およびパルス波形が点「Ａ」および電圧Ｖ1にある場合の電解質流体３２０６を示す。例示されている通り、電解質流体３２０６とウェハ表面の間の界面は負の電荷３２８０で満たされている。
図３２Ｂは、トレンチ３２２０に隣接する場所まで距離Ｌ1だけ移動された電解質流体３２０６を示し、パルス波形は点「Ｂ」にある。この縁部では、パルス波形は点「Ｃ」すなわち逆方向パルス領域および電圧Ｖ2まで移動している。点Ｃにおける電解質界面は、図３２Ｃに示されているように、正の電荷（イオン）３２８２によって荷電させられている。この要領で、電解質流体３２０６の電荷は、トレンチ３２２０内の比較的高い導電性金属又は銅層と比較的低い導電率のバリヤ層３２０５の間の界面で交番する。
図３２Ｄに示されているように、電解質流体３２０６がトレンチ３２２０を横断して距離Ｌ2だけ移動しパルス波形が点「Ｄ，」まで移動するにつれて、Ｖ2は、高い研磨速度を防止する。電解質流体３２０６が第１の銅トレンチ３２２０全体にわたって部分的に移動した場合、波形はトレンチ３２２０内の銅を研磨するべく点「Ｅ，」およびＶ1に移動する。この時点で、電解質３２０６とバリヤ層３２０５の間の界面上に負の電荷３２８０が蓄積される。
図３２Ｆは、パルス波形が点「Ｆ」まで移動し電解質流が距離Ｌ３だけ移動するにつれて、バリヤと電解質の界面上に蓄積された負の電荷３２８０は放電されることになり、こうしてより高い研磨速度がひき起こされる可能性がある。図３２Ｇ内に示されているように、過剰研磨領域幅ｗは、順方向パルス幅およびノズル移動速度に対し正比例する。すなわち、
ｗ＝ｃＶｔ1 （１）
なお式中、ｃはコンスタントであり、Ｖはウェハ表面との関係におけるノズルの接線方向速度又は走行速度である（図３１参照）。
一般に、ｗが小さくなれば、リセス深さｄは減少することになる。ｗを削減するためには、より低い速度Ｖおよび短かい順方向パルス幅ｔ1が好ましい。短かい順方向パルス幅を有するために、方法例は、デューティサイクル（ｔ1／ｔ0）の低減又はパルス周波数の増加を包含し得る。例えば、デューティサイクルは、２０％〜８０％の範囲内、好ましくは５０％であり得る。周波数は１００ｋＨｚ〜１００ＭＨｚの範囲内、好ましくは３ＭＨｚであり得る。走行速度は１００ｍｍ／秒から２０００ｍｍ／秒の範囲内、好ましくは５００ｍｍ／秒であり得る。
Ｖ＝５００ｍｍ／秒、およびデューティサイクル＝５０％そしてｔ1＝０．２Ｅ−６秒（２．５ＭＨｚ）を方程式（１）に代入すると次のようになる。
ｗ＝Ｃ×５００×０．２Ｅ−６＝Ｃ×０．１×１０-6ｍｍ＝Ｃ×０．１ミクロン
なお式中ｗは０．１ミクロン規模の範囲である。
米国仮出願第６０／０９２，３１６号で先に開示されているように、電解質１００８とバリヤの間の界面を荷電できるＲＦ電源、三角波電源又は任意のその他のタイプの電源等の種々のパルス又は交流電流／電力源を、方法例内で使用することができる。
或る種の実施形態、例および利用分野に関して不均一性を低減し凹部を削減するための方法例について記述してきたが、当業者には、本発明から逸脱することなく種々の修正および変更を加えることができるということは明白である。
以上で詳述した説明は、実施例を例示するために提供されており、制限的意味を有するものではない。本発明の範囲内で数多くの修正および変形形態が可能であることが、当業者には明白になるであろう。例えば、デバイスの製造および性能を改善するために、種々のプロセスを単独で又は組合わせた形で使用することができる。従って、本発明は、添付のクレームによって定義され、本書の中の記述により制限されるべきではない。
図１Ａおよび１Ｂは、それぞれ金属メッキおよび電解研磨の後のインターコネクト構造の横断面図を例示している。 図２Ａ−２Ｃは、金属メッキプロセスの例の間の金属フィルム断面形状の横断面図を示す。 図３は、ハンプサイズ、レベリング剤濃度およびメッキ電流の関係の一例を示す。 図４は、レベリング剤を伴うおよび伴わずに、メッキ電流とハンプサイズの関係を例示している。 図５Ａ−５Ｃは、１つの金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図６Ａ−６Ｃは、１つの金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図７Ａ−７Ｃは、１つの金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図８Ａ−８Ｃは、１つの金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図９は、ダミー構造を有するインターコネクト構造の横断面図を例示する。 図１０Ａ−１０Ｂは、１つの金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図１１Ａ−１１Ｂは、１つの金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図１２Ａ−１２Ｃは、１つの金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図１３Ａ−１３Ｄは、メッキ電流シーケンス例を示す。 図１３Ｅ−１３Ｈは、メッキ電流シーケンス例を示す。 図１４Ａ−１４Ｃは、種々のダミー構造例の平面図を示す。 図１５Ａ〜１５Ｃは、種々のダミー構造例の平面図を示す。 図１６Ａ〜１６Ｃは、種々のダミー構造例の平面図を示す。 図１７Ａ〜１７Ｃ′は、種々のダミー構造例の平面図を示す。 図１８Ａおよび１８Ｂは、金属メッキプロセス例中の金属フィルム断面形状の横断面図を例示する。 図１９Ａ〜１９Ｆは、デュアルダマシン構造のための１つの電解研磨プロセス例を示す。 図２０Ａ〜２０Ｄは、半導体構造のための電解研磨プロセス例を示す。 図２１Ａ〜２１Ｄは、半導体構造上に形成された異なる粒度の金属層例を示す。 図２２Ａ〜２２Ｃは、比較的大きい粒度を有する銅層の種々の画像例を示す。 図２３Ａ〜２３Ｃは、比較的小さい粒度を有する銅層の種々の画像例を示す。 図２４は、電解研磨後の銅層の粒度と表面粗度の関係を示すグラフを例示する。 図２５Ａ〜２５Ｄは、時間との関係における金属層粒度の変化を例示する。 図２６は、時間との関係における金属層粒度の一般的関係を示すグラフを例示している。 図２７は、アニーリング温度に対する粒子成長の一般的関係を示すグラフを例示している。 図２８Ａは、電解研磨装置の例を示す。 図２８Ｂは、ウェハを電解研磨するためのプロセスの一例を示す。 図２９Ａ〜２９Ｄは、ウェハの一部分を電解研磨するためのプロセスの一例を示す。 図３０Ａ〜３０Ｄは、半導体構造を電解研磨するためのプロセスの一例を示す。 図３０Ｅは、銅凹部を有する電解研磨された半導体構造の例を示す。 図３１は、電解研磨方法のための順および逆方向パルス波形の例を示す。 図３２Ａ〜３２Ｂは、順および逆方向パルス波形を含む電解研磨プロセスの一例を示す。 図３２Ｃ〜３２Ｄは、順および逆方向パルス波形を含む電解研磨プロセスの一例を示す。 図３２Ｅ〜３２Ｆは、順および逆方向パルス波形を含む電解研磨プロセスの一例を示す。 図３２Ｇは、順および逆方向パルス波形で電解研磨された半導体構造例を示す。

Claims (78)

  1. 凹部（recessed）領域および非凹部領域を有する半導体構造上に金属層を電気メッキするための方法であって；
    金属層が第１の密度の凹部領域上で平面となる前に、第１の電流密度範囲内で電気メッキする工程；および
    金属層が凹部領域上で平面となった後に、第１の電流範囲よりも大きい第２の電流密度範囲内で電気メッキする工程、を含む方法。
  2. 第１の電流密度範囲が０．５ｍÅ／ｃｍ2〜５ｍÅ／ｃｍ2の間にあり、第２の電流密度範囲が５ｍÅ／ｃｍ2〜３０ｍÅ／ｃｍ2の間にある請求項１に記載の方法。
  3. 第１の電流密度範囲内での電気メッキが、コンスタントな電流密度で行われる請求項１に記載の方法。
  4. 第１の電流密度範囲内での電気メッキが増大する電流密度で行われる請求項１に記載の方法。
  5. 第１の電流密度が線形的に（linearly）増大する請求項４に記載の方法。
  6. 第１の電流密度が非線形的に増大する請求項４に記載の方法。
  7. 第１の電流密度範囲内での電気メッキが電流密度を減少させる工程を含む請求項１に記載の方法。
  8. 第２の電流密度範囲内での電気メッキがコンスタントな電流密度で行われる請求項１に記載の方法。
  9. 第２の電流密度範囲内での電気メッキが増大する電流密度で行われる請求項１に記載の方法。
  10. 第２の電流密度が非線形的に増大する請求項９に記載の方法。
  11. 第２の電流密度範囲内での電気メッキが減少する電流密度で行われる請求項１に記載の方法。
  12. 第１の密度の凹部領域が、０．０３５〜０．５ミクロンの間のサイズと０．０３５〜０．５ミクロンの範囲内のスペーシングを有する複数の凹部、および０．０５〜２．０ミクロンの間のサイズと０．０５〜２．０ミクロンの範囲内のスペーシングを有するダミー構造を有する大きい凹部を含む請求項１に記載の方法。
  13. 金属層が第１の密度の領域上で平面となるまで第１の密度の領域上に金属層が電気メッキされ、第１の密度の領域および第２の密度の領域上で金属層が平面になるまで第２の密度の領域全体にわたり電気メッキを行ない、第２の密度の領域が第１の密度の領域よりも大きい請求項１２に記載の方法。
  14. 金属層が第２の密度の領域および第１の密度の領域よりも上で平面となった後、第２の電流密度より大きい第３の電流密度で電気メッキが行なわれる請求項１３に記載の方法。
  15. 金属層は、促進剤、抑制剤およびレベリング剤（leveler）を含む電解質流体で電気メッキされる請求項１に記載の方法。
  16. 促進剤濃度が１．５〜２．５ｍｌ／リットルの間にあり、抑制剤濃度が７〜９ｍｌ／リットルの間にあり、レベリング剤濃度が１．２５〜１．７５ｍｌ／リットルの間にある請求項１５に記載の方法。
  17. 電解質液体内の添加剤で金属層の粒度を制御する工程を更に含む請求項１に記載の方法。
  18. 添加剤が、光沢剤、促進剤、抑制剤およびレベリング剤のうちの少なくとも１つを含む請求項１７に記載の方法。
  19. ５０〜２００ｒｐｍの回転速度でチャックを用いて半導体構造を回転させる工程を更に含む請求項１に記載の方法。
  20. １２５ｒｐｍの回転速度でチャックを用いて半導体構造を回転させる工程を更に含む請求項１に記載の方法。
  21. 半導体構造上の金属層を電解研磨するための方法であって、
    凹部領域および非凹部領域全体にわたり形成された金属層を電解研磨する工程であって、金属層は非凹部領域の高さより低い高さまで電解研磨され、非凹部領域がハードマスク層を含む工程；および
    金属層および非凹部領域の高さが実質的に平面となるようにハードマスク層の少なくとも一部分を除去する工程、
    を含む方法。
  22. ハードマスク層の一部分のみが除去される請求項２１に記載の方法。
  23. ハードマスク層が誘電体層全体の上に形成されている請求項２１に記載の方法。
  24. ハードマスク層が犠牲層およびエッチストップ層を含む請求項２１に記載の方法。
  25. 金属層がマスク層内に包含された（included）エッチストップ層と実質的に平面を成す高さまで電解研磨される請求項２４に記載の方法。
  26. 犠牲層が、ハードマスク層内に包含されたエッチストップ層よりも犠牲層に対してより高い選択性を有するエッチングで除去される請求項２５に記載の方法。
  27. 電解研磨の前に半導体構造全体にわたり形成された金属層を平坦化する工程を更に含む請求項２１に記載の方法。
  28. 金属層がメカノケミカルポリシングプロセスによって平坦化される請求項２７に記載の方法。
  29. 形成された金属層の平坦度を増大させるべく、凹部領域内に形成されたダミー構造が半導体構造に包含されている請求項２１に記載の方法。
  30. 非凹部領域がエッチングされる請求項２１に記載の方法。
  31. 金属層の高さが構造の非凹部領域の高さよりも低い２００Åと１０００Åの間の高さまで電解研磨される請求項２１に記載の方法。
  32. 金属層の高さが構造の非凹部領域の高さよりも５００Å低い高さまで電解研磨される請求項２１に記載の方法。
  33. 除去された構造の非凹部領域がバリヤ層およびエッチストップ層を含む請求項２１に記載の方法。
  34. 構造の非凹部領域内に含まれた誘電体層が、エッチング作業の際にエッチングされない請求項２１に記載の方法。
  35. 構造の非凹部領域および金属層全体にわたって重合体層を被着させる工程を更に含む請求項２１に記載の方法。
  36. 構造の非凹部領域および金属層全体にわたり誘電体層を被着させる工程を更に含む請求項２１に記載の方法。
  37. 誘電体層全体にわたり凹部領域および非凹部領域を含む第２の半導体構造を形成する工程を更に含む請求項３６に記載の方法。
  38. 半導体構造上に金属層を形成するための方法であって、
    電解質流体で半導体構造上の金属層を電気メッキする工程；
    電解質流体内の金属層の粒度を制御するために添加剤を導入する工程；および
    粒度が１ミクロンまで増大する前に金属層を電気メッキする工程、
    を含む方法。
  39. ２００Å未満の粒度で金属層がメッキされる請求項３８に記載の方法。
  40. 添加剤が光沢剤を含む請求項３８に記載の方法。
  41. 添加剤が促進剤を含む請求項３８に記載の方法。
  42. 促進剤が１．５ｍｌ／リットル〜２．５ｍｌ／リットルの間である請求項４１に記載の方法。
  43. 添加剤が抑制剤である請求項３８に記載の方法。
  44. 抑制剤が７ｍｌ／リットル〜９ｍｌ／リットルの間にある請求項４３に記載の方法。
  45. 添加剤がレベリング剤を含む請求項３８に記載の方法。
  46. レベリング剤が１．２５ｍｌ／リットル〜１．７５ｍｌ／リットルの間にある請求項４５に記載の方法。
  47. 添加剤が、光沢剤、促進剤、抑制剤およびレベリング剤のうちの少なくとも１つを含む請求項３８に記載の方法。
  48. 金属層の電解研磨工程を更に包含し、電気メッキ工程と電解研磨工程の間の時間が、金属層の粒度を更に制御するように決定される請求項３８に記載の方法。
  49. 電気メッキ工程から２０時間以内に金属層を電解研磨する工程を更に含む請求項３８に記載の方法。
  50. 電気メッキ工程から５時間以内に金属層を電解研磨する工程を更に含む請求項３８に記載の方法。
  51. 半導体構造上に金属層を電気メッキする工程；
    金属層を電気メッキした後半導体構造上の金属層を電解研磨する工程、および
    電気メッキされた後の金属層をアニールする工程であって、該アニーリングにより金属層の粒度が増大する工程、
    を含む、半導体構造上に金属層を形成するための方法。
  52. 金属層の電気メッキ後でその電解研磨の前に、金属層を化学機械式に研磨する工程を更に含む請求項５１に記載の方法。
  53. メカノケミカルポリシングが金属層を平坦化させる請求項５２に記載の方法。
  54. 金属層が銅を含む請求項５１に記載の方法。
  55. 金属層が厚み１５００Å未満の金属シード属上にメッキされる請求項５１に記載の方法。
  56. 厚み１００Åの金属シード層上に金属層がメッキされる請求項５１に記載の方法。
  57. アニーリングには、赤外線源で金属層を加熱する工程が含まれている請求項５１に記載の方法。
  58. アニーリングには、オーブンで金属層を加熱する工程が包含されている請求項５１に記載の方法。
  59. アニーリングには、１００℃〜３００℃の間の金属層を加熱する工程が包含されている請求項５１に記載の方法。
  60. アニーリングには、約１５０℃で金属層を加熱する工程が包含されている請求項５１に記載の方法。
  61. 電気メッキ工程と電解研磨工程の間の時間が、金属層の粒度を制御するように決定される請求項５１に記載の方法。
  62. 該時間が２０時間未満である請求項６１に記載の方法。
  63. 該時間が５時間未満である請求項６１に記載の方法。
  64. 該時間が、電解研磨時点で１００Å未満の粒度を有するように決定される請求項６１に記載の方法。
  65. 該時間が、電解研磨時点で５００Å未満の粒度を有するように決定される請求項６１に記載の方法。
  66. 該時間が、電解研磨時点で１０００Å未満の粒度を有するように決定される請求項６１に記載の方法。
  67. 半導体ウェハ上の金属層を電解研磨するための方法であって、
    半導体ウェハ上の金属層に対し電解質流体流を導く工程；
    電解質流体流およびウェハを互いとの関係において移動させる工程；および
    ノズルと金属層の間で交番する順電圧および逆電圧を印加する工程；
    を含む方法であって、
    電解質流体流が、第１の導電率の金属層および第２の導電率の材料の間の界面に隣接している場合に、順電圧と逆電圧の間で第１の移行（transition）が行なわれ、
    第１の導電率が第２の導電率と異なっている、
    方法。
  68. 電解質流体流が金属層全体の上にある場合に順方向および逆方向電圧の間の第２の移行を更に含む請求項６７に記載の方法。
  69. 第１の移行および第２の移行が金属層の過剰研磨を低減させる請求項６８に記載の方法。
  70. 第２の導電率の材料がバリヤ層である請求項６７に記載の方法。
  71. 金属層が銅を包含し、第２の導電率の材料がバリヤ層である請求項６７に記載の方法。
  72. 第１の導電率が第２の導電率よりも大きい請求項６７に記載の方法。
  73. 交番する順電圧および逆電圧が１００ｋＨｚと１００ＭＨｚの範囲内の周波数で脈動する請求項６７に記載の方法。
  74. 交番する順電圧および逆電圧が約３ＭＨｚの周波数で脈動する請求項６７に記載の方法。
  75. 順電圧パルス持続時間が逆電圧パルスの２０〜８０パーセントの範囲の間にある請求項６７に記載の方法。
  76. 順電圧パルス持続時間が逆電圧パルスの約２０パーセントである請求項６７に記載の方法。
  77. ウェハと電解質流体流の相対走行速度が１００ｍｍ／秒〜２０００ｍｍ／秒の間にある請求項６７に記載の方法。
  78. ウェハと電解質流体流の相対走行速度が約５００ｍｍ／秒である請求項６７に記載の方法。
JP2003585151A 2002-04-12 2003-04-11 電解研磨および電気メッキ方法 Pending JP2005522587A (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US37226302P 2002-04-12 2002-04-12
US38213302P 2002-05-21 2002-05-21
US38782602P 2002-06-08 2002-06-08
US39831602P 2002-07-24 2002-07-24
PCT/US2003/011417 WO2003088316A2 (en) 2002-04-12 2003-04-11 Electropolishing and electroplating methods

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006108820A Division JP2006200043A (ja) 2002-04-12 2006-04-11 電解研磨および電気メッキ方法

Publications (2)

Publication Number Publication Date
JP2005522587A true JP2005522587A (ja) 2005-07-28
JP2005522587A5 JP2005522587A5 (ja) 2006-06-08

Family

ID=29255582

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2003585151A Pending JP2005522587A (ja) 2002-04-12 2003-04-11 電解研磨および電気メッキ方法
JP2006108820A Pending JP2006200043A (ja) 2002-04-12 2006-04-11 電解研磨および電気メッキ方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2006108820A Pending JP2006200043A (ja) 2002-04-12 2006-04-11 電解研磨および電気メッキ方法

Country Status (9)

Country Link
US (1) US20060049056A1 (ja)
EP (1) EP1495161A4 (ja)
JP (2) JP2005522587A (ja)
KR (1) KR20040097337A (ja)
CN (1) CN1685086B (ja)
AU (1) AU2003226367A1 (ja)
CA (1) CA2479873A1 (ja)
TW (1) TWI267134B (ja)
WO (1) WO2003088316A2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022244475A1 (ja) * 2021-05-20 2022-11-24 Tdk株式会社 半導体素子およびその製造方法

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
JP4540981B2 (ja) * 2003-12-25 2010-09-08 株式会社荏原製作所 めっき方法
JP4155218B2 (ja) * 2004-03-30 2008-09-24 株式会社島津製作所 オートサンプラ
US20050275944A1 (en) * 2004-06-11 2005-12-15 Wang Jian J Optical films and methods of making the same
DE102004021926A1 (de) 2004-05-04 2005-12-01 Mtu Aero Engines Gmbh Verfahren zur Herstellung einer Beschichtung sowie Anode zur Verwendung in einem solchen Verfahren
US7309653B2 (en) * 2005-02-24 2007-12-18 International Business Machines Corporation Method of forming damascene filament wires and the structure so formed
US7541213B2 (en) 2006-07-21 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR100826784B1 (ko) * 2006-08-03 2008-04-30 동부일렉트로닉스 주식회사 반도체 장치의 금속 배선 형성 방법
US7837841B2 (en) * 2007-03-15 2010-11-23 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatuses for electrochemical deposition, conductive layer, and fabrication methods thereof
US8784636B2 (en) * 2007-12-04 2014-07-22 Ebara Corporation Plating apparatus and plating method
WO2010022969A1 (en) * 2008-08-29 2010-03-04 Advanced Micro Devices, Inc. Using a cap layer in metallization systems of semiconductor devices as a cmp and etch stop layer
DE102008044988A1 (de) * 2008-08-29 2010-04-22 Advanced Micro Devices, Inc., Sunnyvale Verwenden einer Deckschicht in Metallisierungssystemen von Halbleiterbauelementen als CMP- und Ätzstoppschicht
DE102009036221A1 (de) * 2009-08-05 2011-02-17 Extrude Hone Gmbh Verfahren zur elektrochemischen Bearbeitung eines Werkstückes
CN102412233A (zh) * 2011-05-23 2012-04-11 上海华力微电子有限公司 一种有效的测试浅沟槽隔离填充能力的测试结构
US9416459B2 (en) * 2011-06-06 2016-08-16 United Microelectronics Corp. Electrical chemical plating process
CN103077923B (zh) * 2013-01-14 2015-06-17 武汉新芯集成电路制造有限公司 一种可避免空洞的电镀铜的方法
US20140277392A1 (en) * 2013-03-14 2014-09-18 Abbott Cardiovascular Systems, Inc. Electropolishing of alloys containing platinum and other precious metals
TWI488198B (zh) * 2013-08-02 2015-06-11 Cyntec Co Ltd 多層線圈之製造方法
US9618664B2 (en) 2015-04-15 2017-04-11 Finisar Corporation Partially etched phase-transforming optical element
CN106567130A (zh) * 2015-10-10 2017-04-19 盛美半导体设备（上海）有限公司 一种改善晶圆粗糙度的方法
US10539723B2 (en) 2016-10-19 2020-01-21 Finisar Corporation Phase-transforming optical reflector formed by partial etching or by partial etching with reflow
US9875958B1 (en) * 2016-11-09 2018-01-23 International Business Machines Corporation Trace/via hybrid structure and method of manufacture
KR101755203B1 (ko) * 2016-11-11 2017-07-10 일진머티리얼즈 주식회사 이차전지용 전해동박 및 그의 제조방법
AT519430A1 (de) 2016-12-09 2018-06-15 Hirtenberger Eng Surfaces Gmbh Elektrochemisches pulspolieren
US10109410B2 (en) 2017-01-17 2018-10-23 Palo Alto Research Center Incorporated Out of plane structures and methods for making out of plane structures
TWI711724B (zh) 2018-11-30 2020-12-01 台灣積體電路製造股份有限公司 電化學鍍覆系統、執行電化學鍍覆製程的方法以及形成半導體結構的方法
CN109385651A (zh) * 2018-12-05 2019-02-26 上海华力集成电路制造有限公司 铜填充的凹槽的方法
KR20210151157A (ko) 2019-04-09 2021-12-13 쓰리디엠 바이오메디컬 피티와이 엘티디 전해 연마 방법
US10950519B2 (en) 2019-05-31 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
EP3754052A1 (en) * 2019-06-21 2020-12-23 Infineon Technologies AG Roughening of a metallization layer on a semiconductor wafer
JP7353121B2 (ja) 2019-10-08 2023-09-29 キヤノン株式会社 半導体装置および機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1019954B1 (en) * 1998-02-04 2013-05-15 Applied Materials, Inc. Method and apparatus for low-temperature annealing of electroplated copper micro-structures in the production of a microelectronic device
US7244677B2 (en) * 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
CN1107127C (zh) * 1998-06-04 2003-04-30 Dsm有限公司 高强度聚乙烯纤维
US6395152B1 (en) * 1998-07-09 2002-05-28 Acm Research, Inc. Methods and apparatus for electropolishing metal interconnections on semiconductor devices
US6074544A (en) * 1998-07-22 2000-06-13 Novellus Systems, Inc. Method of electroplating semiconductor wafer using variable currents and mass transfer to obtain uniform plated layer
US6946065B1 (en) * 1998-10-26 2005-09-20 Novellus Systems, Inc. Process for electroplating metal into microscopic recessed features
US6793796B2 (en) * 1998-10-26 2004-09-21 Novellus Systems, Inc. Electroplating process for avoiding defects in metal features of integrated circuit devices
US6610190B2 (en) * 2000-11-03 2003-08-26 Nutool, Inc. Method and apparatus for electrodeposition of uniform film with minimal edge exclusion on substrate
ES2220899T3 (es) * 1999-08-11 2004-12-16 Toyo Boseki Kabushiki Kaisha Un guante de proteccion que comprende fibras de polietileno de alta resistencia.
US6491806B1 (en) * 2000-04-27 2002-12-10 Intel Corporation Electroplating bath composition
US6261963B1 (en) * 2000-07-07 2001-07-17 Advanced Micro Devices, Inc. Reverse electroplating of barrier metal layer to improve electromigration performance in copper interconnect devices
US6858121B2 (en) * 2000-08-10 2005-02-22 Nutool, Inc. Method and apparatus for filling low aspect ratio cavities with conductive material at high rate
WO2002048436A1 (fr) * 2000-12-11 2002-06-20 Toyo Boseki Kabushiki Kaisha Fibre en polyethylene haute resistance
US6432821B1 (en) * 2000-12-18 2002-08-13 Intel Corporation Method of copper electroplating
US6946066B2 (en) * 2001-07-20 2005-09-20 Asm Nutool, Inc. Multi step electrodeposition process for reducing defects and minimizing film thickness
US6638863B2 (en) * 2001-04-24 2003-10-28 Acm Research, Inc. Electropolishing metal layers on wafers having trenches or vias with dummy structures
JP4389142B2 (ja) * 2001-08-08 2009-12-24 東洋紡績株式会社 高強度ポリエチレン繊維の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022244475A1 (ja) * 2021-05-20 2022-11-24 Tdk株式会社 半導体素子およびその製造方法
JP7594974B2 (ja) 2021-05-20 2024-12-05 Tdk株式会社 半導体素子およびその製造方法

Also Published As

Publication number Publication date
US20060049056A1 (en) 2006-03-09
CA2479873A1 (en) 2003-10-23
KR20040097337A (ko) 2004-11-17
WO2003088316A2 (en) 2003-10-23
CN1685086A (zh) 2005-10-19
JP2006200043A (ja) 2006-08-03
CN1685086B (zh) 2010-10-13
TW200402781A (en) 2004-02-16
EP1495161A2 (en) 2005-01-12
EP1495161A4 (en) 2006-06-28
TWI267134B (en) 2006-11-21
WO2003088316A3 (en) 2003-12-31
AU2003226367A8 (en) 2003-10-27
AU2003226367A1 (en) 2003-10-27

Similar Documents

Publication Publication Date Title
JP2006200043A (ja) 電解研磨および電気メッキ方法
US6946066B2 (en) Multi step electrodeposition process for reducing defects and minimizing film thickness
US6943112B2 (en) Defect-free thin and planar film processing
US6299741B1 (en) Advanced electrolytic polish (AEP) assisted metal wafer planarization method and apparatus
US7129165B2 (en) Method and structure to improve reliability of copper interconnects
US6867136B2 (en) Method for electrochemically processing a workpiece
US7323416B2 (en) Method and composition for polishing a substrate
US7208404B2 (en) Method to reduce Rs pattern dependence effect
JP2005500687A (ja) 平面化法と電解研磨との組み合わせを使用する半導体構造物の形成
US20070187258A1 (en) Method for electrochemically polishing a conductive material on a substrate
US20040253809A1 (en) Forming a semiconductor structure using a combination of planarizing methods and electropolishing
US7361582B2 (en) Method of forming a damascene structure with integrated planar dielectric layers
KR101055564B1 (ko) 전해 연마 공정에서 금속 리세스를 감소시키기 위한 더미구조들
JP2007511095A (ja) 集積回路相互接続の製作システム及び方法
US20040170753A1 (en) Electrochemical mechanical processing using low temperature process environment
US20050150777A1 (en) Method and system for material removal and planarization
JP2008085299A (ja) リセス領域を埋め込む金属配線の形成方法
KR20070070673A (ko) 반도체 소자의 구리 배선 형성방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060411

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060411

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081015

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091020