JP2005517260A - セクタポインタを用いるメモリ・マッピング・デバイス - Google Patents
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Abstract
Description
X行およびY列からなるフラッシュメモリアレイにおいて、フリー・アドレッシング方式を用いることによる、すなわち論理アドレスとは異なる物理アドレスに情報を書き込めることによる利点があり得る。例示の実施形態を図1に関連して説明する。本発明を主にフラッシュメモリの点から説明するが、データを記憶装置内へどのように記憶し、読み取り、書き込むかについての詳細は、以下の説明にはまったく入らないので、他の不揮発性記憶ユニットへの拡張も容易である。
より詳細な例示の実施形態では、アーキテクチャが、物理的に隣接していない2つのゾーンに分離されるポインタ領域を含む。例えば、2つのゾーンは、メモリの最も左の領域と最も右の領域であり、独自のXまたは行デコーダをそれぞれ有している。例示の実施形態において、各ハーフは5つの別個なゾーンを有している。すなわち、フラグビット、Xアドレスサイズのヒューズアドレス、メモリ「プレーン」の数に等しいXアドレスの数、完全なX+Yアドレスの任意の数、およびヘッダ空間である。Xアドレスはプレーン内のアドレスであり、Yアドレスはプレーンのアドレスである。このポインタ構造を図4に関連して示す。
本発明の1つの態様によれば、論理アドレスに対応する新しいデータが、論理アドレスにそれまで対応していた物理アドレス以外のオープンな物理アドレスに書き込まれる。オープンな物理アドレスは、それまで未使用のアドレスの可能性もあるし、それまでに使用されたアドレス、例えばバックグラウンド消去処理において消去されたアドレスの可能性もある。フラッシュメモリアレイのポインタベースのアーキテクチャでは、消去セクタを、ランダムに利用可能な消去プールから遅れを比較的最小にして見つけることによって、性能が向上する。
不揮発性メモリシステムでは、不良な行およびセクタのマッピングアウトをそれらのアドレスをどこかに記憶し、かつ与えられた何らかのアドレスをそのリストと比較し、そして必要に応じて予備位置コードを発生させることによって行なうことが普通である。このことは、例えば本願明細書において参照によりすでに援用されている米国特許第5,602,987号(特許文献1)に記載されている。本発明のポインタベースの環境では、ポインタ自体が変換マップを構成しているために、マッピングアウト動作をポインタエンコードレベルまで進めることができる。
Claims (38)
- 不揮発性メモリシステムにおいて、
論理セクタアドレスによって識別されるデータを外部へ転送するためのコントローラと、
コントローラに接続されるメモリと、を備え、前記メモリは、
複数のセクタで構成されるアレイであって、各セクタは複数のデータ記憶エレメントを含み、物理アドレスによって識別されるものであるアレイと、
論理セクタアドレスと物理セクタアドレスとの間の対応関係を記憶するポインタ構造であって、前記ポインタ構造は、論理セクタアドレスによって識別される現在有効なデータが記憶される論理セクタアドレスと第1の物理セクタアドレスとの間の第1の対応関係と、論理セクタアドレスによって識別される以前に有効なデータが記憶されていた論理セクタアドレスと第2の別個の物理セクタアドレスとの間の第2の対応関係とを同時に保持するポインタ構造と、
を備える不揮発性メモリシステム。 - 前記対応関係は、ポインタ構造の不揮発性記憶エレメント内に記憶される請求項1記載の不揮発性メモリシステム。
- アレイとポインタ構造に結合される読み取り回路構成および書き込み回路構成をさらに備え、前記アレイとポインタ構造とは別個のデコーダ構造を有する請求項2記載の不揮発性メモリシステム。
- 前記対応関係はバイナリ不揮発性記憶エレメント内に記憶され、データ記憶エレメントはマルチ状態である請求項2記載の不揮発性メモリシステム。
- 前記コントローラおよび前記メモリは、別個の集積回路上に形成される請求項1記載の不揮発性メモリシステム。
- 前記メモリは、論理セクタアドレスによって識別される現在有効なデータと、論理セクタアドレスによって識別される以前に有効なデータとを同時に保持する請求項1記載の不揮発性メモリシステム。
- 前記コントローラは、コマンドに応答して、論理セクタアドレスによって識別される以前に有効なデータにアクセスすることができる請求項1記載の不揮発性メモリシステム。
- 前記メモリは、メモリアレイとポインタ構造とに結合される書き込み回路構成を備え、書き込み処理の間に、特定の論理セクタアドレスに対応する新しいデータが、アレイ内にアレイの新しい物理セクタアドレスに書き込まれるのと同時に、特定の論理セクタアドレスと新しい物理セクタアドレスとの間の新しい対応関係がポインタ構造内に記憶される請求項1記載の不揮発性メモリシステム。
- 前記メモリは、アレイに結合される消去回路構成をさらに備え、それによって前記以前に有効なデータがバックグラウンド消去処理において消去可能である請求項8記載の不揮発性メモリシステム。
- アレイの各セクタは付随するフラグビットを有し、集積回路は、
書き込み回路構成とアレイとに接続される決定回路をさらに備え、それによって前記付随するフラグビットに基づいて利用可能なセクタが新しい物理セクタアドレスに対して決定される請求項8記載の不揮発性メモリシステム。 - 集積回路において、
複数のセクタで構成される不揮発性メモリアレイであって、各セクタは複数のデータ記憶エレメントを含み、物理アドレスによって識別されるものである不揮発性メモリアレイと、
論理セクタアドレスによって識別されるデータを外部へ集積回路に向けて転送するためにメモリアレイに接続されるインタフェースと、
前記論理セクタアドレスを受け取るためにインタフェースに接続され、論理セクタアドレスと物理セクタアドレスとの間の対応関係を記憶するポインタであって、ポインタ構造は、第1の論理セクタアドレスによって識別される現在有効なデータが記憶される第1の論理セクタアドレスと第1の物理セクタアドレスとの間の第1の対応関係と、第1の論理セクタアドレスによって識別される以前に有効なデータが記憶されていた第1の論理セクタアドレスと第2の別個の物理セクタアドレスとの間の第2の対応関係とを同時に保持するものであるポインタと、
を備える集積回路。 - 前記ポインタは、不揮発性記憶エレメントから構成される請求項11記載の集積回路。
- 前記データ記憶エレメントがマルチ状態の記憶ユニットであり、前記ポインタの記憶エレメントがバイナリ記憶エレメントである請求項12記載の集積回路。
- アレイとポインタ構造とに結合される読み取り回路構成および書き込み回路構成をさらに備え、前記アレイとポインタ構造とは別個のデコーダ構造を有する請求項12記載の集積回路。
- 前記メモリアレイは、第1の論理セクタアドレスによって識別される現在有効なデータと、第1の論理セクタアドレスによって識別される以前に有効なデータとを同時に保持する請求項11記載の集積回路。
- 前記メモリは、メモリアレイとポインタとに結合される書き込み回路構成をさらに備え、書き込み処理の間に、特定の論理セクタアドレスに対応する新しいデータが、アレイ内にメモリアレイの新しい物理セクタアドレスに書き込まれるのと同時に、特定の論理セクタアドレスと新しい物理セクタアドレスとの間の新しい対応関係がポインタ内に記憶される請求項11記載の集積回路。
- アレイに結合される消去回路構成をさらに備え、それによって前記以前に有効なデータがバックグラウンド消去処理において消去可能である請求項16記載の集積回路。
- メモリアレイの各セクタは付随するフラグビットを有し、集積回路は、
書き込み回路とメモリアレイとに接続される決定回路をさらに備え、それによって前記付随するフラグビットに基づいて、利用可能なセクタが新しい物理セクタアドレスに対して決定される請求項16記載の集積回路。 - 第1の論理セクタによって識別される以前に有効なデータは、外部コマンドに応答してアクセス可能である請求項11記載の集積回路。
- コントローラとメモリとを備え、前記メモリはポインタ構造と複数のセクタで構成されるアレイとを含み、各セクタは物理アドレスによって識別され、複数の不揮発性データ記憶エレメントを含むものであるメモリシステムの動作方法において、
コントローラユニットにおいてホストから第1のデータセットと論理セクタアドレスとを受け取るステップであって、それによってホストが第1のデータセットを識別するものである受け取るステップと、
前記第1のデータセットと論理セクタアドレスとをコントローラからメモリへ転送するステップと、
前記第1のデータセットをアレイの第1の物理セクタアドレスに記憶するステップと、
前記論理セクタアドレスと第1の物理セクタアドレスとの間の第1の対応関係をポインタ構造内に記憶するステップと、
前記第1のデータセットを記憶するステップと前記第1の対応関係を記憶するステップとの後に、コントローラにおいてホストから論理セクタアドレスに記憶すべき第2のデータセットを受け取るステップと、
前記第2のデータセットをコントローラからメモリへ転送するステップと、
前記第2のデータセットをアレイの第2の物理セクタアドレスに記憶するステップと、
前記論理セクタアドレスと第2の物理セクタアドレスとの間の第2の対応関係をポインタ構造内に記憶するステップであって、前記メモリは、前記第2のデータセットを記憶するステップと前記第2の対応関係を記憶するステップとの後に、第1のデータセットを第1の物理セクタアドレスに保持し第1の対応関係をポインタ構造内に保持するものである第2の対応関係を記憶するステップと、
を含むメモリシステムの動作方法。 - 前記第1の対応関係と前記第1のデータセットとを同時に記憶し、前記第2の対応関係と前記第2のデータセットとを同時に記憶する請求項20記載の方法。
- 前記第2のデータセットおよび第2の対応関係を記憶するステップの後に、第1の物理セクタを消去するステップをさらに含む請求項20記載の方法。
- 前記消去するステップをバックグラウンド処理で行なう請求項22記載の方法。
- 前記ポインタ構造は、不揮発性である請求項20記載の方法。
- 前記第2のデータセットおよび第2の対応関係を記憶するステップの後に、コントローラにおいてホストから論理セクタアドレスに記憶されるデータに対する要求を受け取るステップと、
前記要求をコントローラからメモリに論理セクタアドレスの形で与えるステップと、
メモリが前記要求を論理セクタアドレスの形で受け取ることに応答して、第2のデータセットをメモリからコントローラに与えるステップと、
をさらに含む請求項20記載の方法。 - 前記第2のデータセットおよび第2の対応関係を記憶するステップの後に、メモリにおいて第1の物理セクタアドレスに記憶されるデータに対する要求を受け取るステップと、
メモリが前記要求を受け取ることに応答して、第1のデータセットをメモリからコントローラへ与えるステップと、
をさらに含む請求項20記載の方法。 - 前記第1のデータセットを記憶するステップの前に、一組の利用可能なセクタアドレスから第1の物理セクタアドレスを選択するステップと、
前記第2のデータセットを記憶するステップの前に、一組の利用可能なセクタアドレスから第2の物理セクタアドレスを選択するステップと、
をさらに含む請求項20記載の方法。 - 前記一組の利用可能なセクタアドレスは、良好な物理セクタのみに対応する請求項20記載の方法。
- ポインタ構造と複数のセクタを有するアレイとを含み、各セクタは複数の記憶エレメントを含むものである不揮発性メモリの動作方法であって、
論理セクタアドレスによって外部からメモリにアクセス可能な第1のデータセットを第1の物理セクタ内に書き込むステップと、
前記論理セクタアドレスと第1の物理セクタとの間の第1の対応関係をポインタ構造内に記憶するステップと、
前記第1のデータセットを書き込むステップと第1の対応関係を記憶するステップとの後に、論理セクタアドレスによって外部からメモリにアクセス可能な第2のデータセットを第2の物理セクタ内に書き込むステップと、
前記論理セクタアドレスと第2の物理セクタとの間の第2の対応関係をポインタ構造内に記憶するステップであって、第2のデータセットを書き込むステップと第2の対応関係を記憶するステップとの後に、第1のデータセットが第1の物理セクタアドレスに保持され、第1の対応関係がポインタ内に保持されるものである第2の対応関係を記憶するステップと、
を含む不揮発性メモリの動作方法。 - 前記第1の対応関係を前記第1のデータセットを書き込むステップと同時に記憶し、前記第2の対応関係を前記第2のデータセットを書き込むステップと同時に記憶する請求項29記載の方法。
- 前記第2のデータセットを書き込むステップと前記第2の対応関係を記憶するステップとの後に、第1の物理セクタを消去するステップをさらに含む請求項29記載の方法。
- 前記消去するステップをバックグラウンド処理で行なう請求項31記載の方法。
- 前記ポインタ構造は、不揮発性である請求項29記載の方法。
- 前記第2のデータセットを書き込むステップと前記第2の対応関係を記憶するステップとの後に、メモリにおいて論理セクタアドレスに記憶されるデータに対する外部要求を受け取るステップと、
前記要求に応答して、第2のデータセットを外部にメモリに向けて送るステップと、
をさらに含む請求項29記載の方法。 - 前記第2のデータセットを書き込むステップと前記第2の対応関係を記憶するステップとの後に、メモリにおいて、第1の物理セクタに記憶されるデータに対する外部要求を受け取るステップと、
前記要求に応答して、第1のデータセットを外部にメモリに向けて送るステップと、
をさらに含む請求項29記載の方法。 - 前記第1のデータセットを書き込むステップの前に、一組の利用可能なセクタから第1の物理セクタを選択するステップと、
前記第2のデータセットを書き込むステップの前に、一組の利用可能なセクタから第2の物理セクタを選択するステップと、
をさらに含む請求項29記載の方法。 - 前記一組の利用可能なセクタは、良好なセクタのみを含む請求項29記載の方法。
- コントローラとメモリとを備え、データがメモリ内に物理アドレスに基づいて記憶されるものである不揮発性メモリシステムの動作方法であって、
データをホストとコントローラとの間で論理セクタアドレスに基づいて転送するステップと、
データをコントローラとメモリとの間で論理セクタアドレスに基づいて転送するステップと、
メモリ上で論理セクタアドレスを対応する物理セクタアドレスに変換するステップと、
対応する物理アドレスにおいてメモリ内に記憶されるデータにアクセスするステップと、
を含む不揮発性メモリシステムの動作方法。
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