JPH07182879A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH07182879A JPH07182879A JP32697793A JP32697793A JPH07182879A JP H07182879 A JPH07182879 A JP H07182879A JP 32697793 A JP32697793 A JP 32697793A JP 32697793 A JP32697793 A JP 32697793A JP H07182879 A JPH07182879 A JP H07182879A
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- block
- memory device
- semiconductor memory
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- memory
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 ブロック消去可能な半導体記憶装置に関し、
一部のメモリ領域の書き換え回数が限界に達しても、装
置全体として使用を継続することができる半導体メモリ
装置を提供することを目的とする。 【構成】 ブロック消去可能な半導体メモリ装置であっ
て、論理アドレスに対応するブロック構成の標準メモリ
領域と前記標準メモリ領域と置換可能なブロック構成の
予備メモリ領域とを有する半導体メモリ素子と、前記半
導体メモリ素子に保証される消去基準回数、前記半導体
メモリ素子の各ブロックの消去回数およびブロック置換
情報を記憶する記憶手段と、前記半導体メモリ素子の各
ブロックの消去回数をカウントする計数手段と、前記計
数手段のカウントが前記消去基準回数に達した時、該当
ブロックに関して再記憶不可を判断する判断手段と、前
記判断手段が再記憶不可を判断した時、前記予備メモリ
領域の未使用ブロックを同一論理ブロックアドレスに割
り当てる制御手段とを含む。
一部のメモリ領域の書き換え回数が限界に達しても、装
置全体として使用を継続することができる半導体メモリ
装置を提供することを目的とする。 【構成】 ブロック消去可能な半導体メモリ装置であっ
て、論理アドレスに対応するブロック構成の標準メモリ
領域と前記標準メモリ領域と置換可能なブロック構成の
予備メモリ領域とを有する半導体メモリ素子と、前記半
導体メモリ素子に保証される消去基準回数、前記半導体
メモリ素子の各ブロックの消去回数およびブロック置換
情報を記憶する記憶手段と、前記半導体メモリ素子の各
ブロックの消去回数をカウントする計数手段と、前記計
数手段のカウントが前記消去基準回数に達した時、該当
ブロックに関して再記憶不可を判断する判断手段と、前
記判断手段が再記憶不可を判断した時、前記予備メモリ
領域の未使用ブロックを同一論理ブロックアドレスに割
り当てる制御手段とを含む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にブロック消去可能な半導体記憶装置に関する。
し、特にブロック消去可能な半導体記憶装置に関する。
【０００２】
【従来の技術】書き換え可能な半導体記憶装置として、
ランダムアクセスメモリ（ＲＡＭ）、スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）、紫外線消去可能なプ
ログラマブルリードオンリメモリ（ＰＲＯＭ）、電気的
消去可能なプログラマブルリードオンリメモリ（Ｅ2 Ｐ
ＲＯＭ）、フラッシュ電気的消去可能なプログラマブル
リードオンリメモリ（フラッシュＥ2 ＰＲＯＭ）等が知
られている。
ランダムアクセスメモリ（ＲＡＭ）、スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）、紫外線消去可能なプ
ログラマブルリードオンリメモリ（ＰＲＯＭ）、電気的
消去可能なプログラマブルリードオンリメモリ（Ｅ2 Ｐ
ＲＯＭ）、フラッシュ電気的消去可能なプログラマブル
リードオンリメモリ（フラッシュＥ2 ＰＲＯＭ）等が知
られている。
【０００３】これらの内、ＲＡＭとＳＲＡＭは、いわゆ
る揮発性メモリであり、電源電圧が印加されない状態で
は記憶を保持できない。ＰＲＯＭ、Ｅ2 ＰＲＯＭ、フラ
ッシュＥ2 ＰＲＯＭは、いわゆる不揮発性メモリであ
り、電源電圧をオフしても記憶は保持される。
る揮発性メモリであり、電源電圧が印加されない状態で
は記憶を保持できない。ＰＲＯＭ、Ｅ2 ＰＲＯＭ、フラ
ッシュＥ2 ＰＲＯＭは、いわゆる不揮発性メモリであ
り、電源電圧をオフしても記憶は保持される。
【０００４】ＰＲＯＭのメモリ消去は、チップに紫外線
を照射することによって行なわれる。Ｅ2 ＰＲＯＭは電
気的な消去が可能である。特に、フラッシュＥ2 ＰＲＯ
Ｍはチップ一括消去の他、ブロック毎の消去を行なうこ
とができる。一定の記憶容量のメモリに複数の単位の情
報を書き込み、変更する場合はフラッシュＥ2 ＰＲＯＭ
が便利である。
を照射することによって行なわれる。Ｅ2 ＰＲＯＭは電
気的な消去が可能である。特に、フラッシュＥ2 ＰＲＯ
Ｍはチップ一括消去の他、ブロック毎の消去を行なうこ
とができる。一定の記憶容量のメモリに複数の単位の情
報を書き込み、変更する場合はフラッシュＥ2 ＰＲＯＭ
が便利である。
【０００５】たとえば、何種類かのプログラムを記憶さ
せ、必要に応じて書き換える場合や、電子カメラの画像
データ記憶にフラッシュＥ2 ＰＲＯＭ（メモリカードの
場合を含む）が用いられている。
せ、必要に応じて書き換える場合や、電子カメラの画像
データ記憶にフラッシュＥ2 ＰＲＯＭ（メモリカードの
場合を含む）が用いられている。
【０００６】
【発明が解決しようとする課題】フラッシュＥ2 ＰＲＯ
Ｍは、ブロック単位の消去ができるため、ブロック単位
の情報管理に便利である。しかしながら、フラッシュＥ
2 ＰＲＯＭは書き換え回数が有限である。通常、１００
００−１０００００回の書き換えを行なった場合、デー
タ保持特性は劣化し、その後のデータ書き換えが保証さ
れなくなる。
Ｍは、ブロック単位の消去ができるため、ブロック単位
の情報管理に便利である。しかしながら、フラッシュＥ
2 ＰＲＯＭは書き換え回数が有限である。通常、１００
００−１０００００回の書き換えを行なった場合、デー
タ保持特性は劣化し、その後のデータ書き換えが保証さ
れなくなる。
【０００７】ブロック単位の情報を管理する場合、フラ
ッシュＥ2 ＰＲＯＭの全メモリ領域が均一に使用される
ことは珍しい。逆に、メモリ領域の前半部はしばしば書
き換えが行なわれるのに対し、メモリ領域の最終部分は
あまり書き換えが行なわれないことが多い。このような
使用状況においても、一部のブロックの書き換え回数が
基準回数に達すると、フラッシュＥ2 ＰＲＯＭ全体が使
用不可となってしまう。
ッシュＥ2 ＰＲＯＭの全メモリ領域が均一に使用される
ことは珍しい。逆に、メモリ領域の前半部はしばしば書
き換えが行なわれるのに対し、メモリ領域の最終部分は
あまり書き換えが行なわれないことが多い。このような
使用状況においても、一部のブロックの書き換え回数が
基準回数に達すると、フラッシュＥ2 ＰＲＯＭ全体が使
用不可となってしまう。
【０００８】本発明の目的は、一部のメモリ領域の書き
換え回数が限界に達しても、装置全体として使用を継続
することができる半導体メモリ装置を提供することであ
る。
換え回数が限界に達しても、装置全体として使用を継続
することができる半導体メモリ装置を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明の半導体メモリ装
置は、ブロック消去可能な半導体メモリ装置であって、
論理アドレスに対応するブロック構成の標準メモリ領域
と前記標準メモリ領域と置換可能なブロック構成の予備
メモリ領域とを有する半導体メモリ素子と、前記半導体
メモリ素子に保証される消去基準回数、前記半導体メモ
リ素子の各ブロックの消去回数およびブロック置換情報
を記憶する記憶手段と、前記半導体メモリ素子の各ブロ
ックの消去回数をカウントする計数手段と、前記計数手
段のカウントが前記消去基準回数に達した時、該当ブロ
ックに関して再記憶不可を判断する判断手段と、前記判
断手段が再記憶不可を判断した時、前記予備メモリ領域
の未使用ブロックを同一論理ブロックアドレスに割り当
てる制御手段とを含む。
置は、ブロック消去可能な半導体メモリ装置であって、
論理アドレスに対応するブロック構成の標準メモリ領域
と前記標準メモリ領域と置換可能なブロック構成の予備
メモリ領域とを有する半導体メモリ素子と、前記半導体
メモリ素子に保証される消去基準回数、前記半導体メモ
リ素子の各ブロックの消去回数およびブロック置換情報
を記憶する記憶手段と、前記半導体メモリ素子の各ブロ
ックの消去回数をカウントする計数手段と、前記計数手
段のカウントが前記消去基準回数に達した時、該当ブロ
ックに関して再記憶不可を判断する判断手段と、前記判
断手段が再記憶不可を判断した時、前記予備メモリ領域
の未使用ブロックを同一論理ブロックアドレスに割り当
てる制御手段とを含む。
【００１０】
【作用】標準メモリ領域は、論理アドレスに対応し、初
期においては標準メモリ領域のみが使用される。消去回
数は、メモリ内の情報書き換え回数に一致する。この消
去回数をカウントすることにより、各ブロックの寿命を
知ることができる。
期においては標準メモリ領域のみが使用される。消去回
数は、メモリ内の情報書き換え回数に一致する。この消
去回数をカウントすることにより、各ブロックの寿命を
知ることができる。
【００１１】一部のブロックの消去回数が消去基準回数
に達した時には、判断手段の判断に基づき、予備メモリ
領域の未使用ブロックを同一論理アドレスに対応させる
ことにより、論理アドレスを変更することなく、物理ア
ドレスを変更し、メモリ装置の寿命を延長することがで
きる。
に達した時には、判断手段の判断に基づき、予備メモリ
領域の未使用ブロックを同一論理アドレスに対応させる
ことにより、論理アドレスを変更することなく、物理ア
ドレスを変更し、メモリ装置の寿命を延長することがで
きる。
【００１２】
【実施例】図１（Ａ）、（Ｂ）、（Ｃ）は、本発明の実
施例によるフラッシュＥ2 ＰＲＯＭ装置を示す。図１
（Ａ）はフラッシュＥ2 ＰＲＯＭの構成を概略的に示す
ブロック図であり、図１（Ｂ）はそのメモリセルアレイ
の構成を示す概念図、図１（Ｃ）はメモリセルアレイ内
の領域分割を概略的に示す概念図である。
施例によるフラッシュＥ2 ＰＲＯＭ装置を示す。図１
（Ａ）はフラッシュＥ2 ＰＲＯＭの構成を概略的に示す
ブロック図であり、図１（Ｂ）はそのメモリセルアレイ
の構成を示す概念図、図１（Ｃ）はメモリセルアレイ内
の領域分割を概略的に示す概念図である。
【００１３】図１（Ａ）において、制御部１には外部よ
りのコマンド、データ等が入力される他、アドレスライ
ンＡＤからのブロックアドレスＢＬ．ＡＤ．も入力され
る。制御部１には、各ブロックの消去回数をカウントす
るためのカウンタ５、カウントが基準消去回数に達した
か否かを判断するための演算部６が接続されている。
りのコマンド、データ等が入力される他、アドレスライ
ンＡＤからのブロックアドレスＢＬ．ＡＤ．も入力され
る。制御部１には、各ブロックの消去回数をカウントす
るためのカウンタ５、カウントが基準消去回数に達した
か否かを判断するための演算部６が接続されている。
【００１４】メモリセルアレイ４は、アドレスラインＡ
Ｄに接続されたローデコーダ２とカラムデコーダ３に接
続され、読み出し、書き込みを行なうことができる。な
お、図において、データラインは省略されている。メモ
リセルアレイ４は、フラッシュＥ2 ＰＲＯＭで構成さ
れ、図１（Ｂ）に示すように、複数のブロック７を有す
る。各ブロック７は、複数のページ８に分割されてい
る。
Ｄに接続されたローデコーダ２とカラムデコーダ３に接
続され、読み出し、書き込みを行なうことができる。な
お、図において、データラインは省略されている。メモ
リセルアレイ４は、フラッシュＥ2 ＰＲＯＭで構成さ
れ、図１（Ｂ）に示すように、複数のブロック７を有す
る。各ブロック７は、複数のページ８に分割されてい
る。
【００１５】メモリセルアレイ４は、論理アドレスに対
応するアドレスを有する標準メモリ領域４ｃおよび、標
準メモリ領域を置換することのできる予備メモリ領域４
ｂおよび、ブロック使用状況、標準メモリ領域４ｃ、予
備メモリ領域４ｂの各ブロックの書き換え回数および消
去基準回数を記憶する管理領域４ａを有する。
応するアドレスを有する標準メモリ領域４ｃおよび、標
準メモリ領域を置換することのできる予備メモリ領域４
ｂおよび、ブロック使用状況、標準メモリ領域４ｃ、予
備メモリ領域４ｂの各ブロックの書き換え回数および消
去基準回数を記憶する管理領域４ａを有する。
【００１６】図１（Ｃ）に示すように、メモリセルアレ
イ４全体の物理アドレスは０H からｎH までである。０
H から（ｎ−ｌ）H までを標準メモリ領域４ｃとし、
（ｎ−ｌ＋１）H から（ｎ−ｍ）H までを予備メモリ領
域とする。また、（ｎ−ｍ＋１）H からｎH までが管理
領域４ａとなる。
イ４全体の物理アドレスは０H からｎH までである。０
H から（ｎ−ｌ）H までを標準メモリ領域４ｃとし、
（ｎ−ｌ＋１）H から（ｎ−ｍ）H までを予備メモリ領
域とする。また、（ｎ−ｍ＋１）H からｎH までが管理
領域４ａとなる。
【００１７】たとえば、標準メモリ領域の先頭ブロック
７ａが基準消去回数に達した時は、予備メモリ領域のブ
ロック７ｂが標準メモリ領域のブロック７ａの代わりに
用いられる。このブロック置き換えを行なうため、制御
部１はローデコーダ２のブロックアドレス部２ａと接続
されている。また、ローデコーダ２のブロックアドレス
部２ａは、メモリセルアレイの管理領域４ａと独自に接
続されている。
７ａが基準消去回数に達した時は、予備メモリ領域のブ
ロック７ｂが標準メモリ領域のブロック７ａの代わりに
用いられる。このブロック置き換えを行なうため、制御
部１はローデコーダ２のブロックアドレス部２ａと接続
されている。また、ローデコーダ２のブロックアドレス
部２ａは、メモリセルアレイの管理領域４ａと独自に接
続されている。
【００１８】また、ローデコーダのページアドレス部２
ｂにはアドレスラインＡＤからページアドレスＰＧ．Ａ
Ｄ．が供給される。ローデコーダ２のブロックアドレス
部２ａとページアドレス部２ｂは協働してロー（物理）
アドレスを発生する。カラムデコーダ３はカラム（物
理）アドレスを発生する。
ｂにはアドレスラインＡＤからページアドレスＰＧ．Ａ
Ｄ．が供給される。ローデコーダ２のブロックアドレス
部２ａとページアドレス部２ｂは協働してロー（物理）
アドレスを発生する。カラムデコーダ３はカラム（物
理）アドレスを発生する。
【００１９】なお、制御部１はカラムデコーダ３にも接
続され、カラムデコーダ３の動作を制御する。データの
読み出し、書き込み（消去と書き込みの２動作）を行な
うため、アドレスラインＡＤにアドレスが供給される
と、そのブロックアドレスはまず制御部１に送られる。
制御部１は、ローデコーダのブロックアドレス部２ａを
制御し、管理領域４ａから入力された論理ブロックアド
レスに対応する物理ブロックアドレスを入手する。
続され、カラムデコーダ３の動作を制御する。データの
読み出し、書き込み（消去と書き込みの２動作）を行な
うため、アドレスラインＡＤにアドレスが供給される
と、そのブロックアドレスはまず制御部１に送られる。
制御部１は、ローデコーダのブロックアドレス部２ａを
制御し、管理領域４ａから入力された論理ブロックアド
レスに対応する物理ブロックアドレスを入手する。
【００２０】メモリの置き換えは、ブロック単位で行な
われるため、ブロックアドレスのみの情報を検索すれば
置き換えが行なわれている場合にもそのアドレスを知る
ことができる。
われるため、ブロックアドレスのみの情報を検索すれば
置き換えが行なわれている場合にもそのアドレスを知る
ことができる。
【００２１】その後、制御部１は、ローデコーダ２のブ
ロックアドレス部２ａに修正されたブロックアドレスを
供給し、アドレスラインＡＤからローデコーダ２に送ら
れたページアドレスおよびカラムデコーダ３に送られた
カラムアドレスと合わせ、メモリセルアレイ４の読み出
しを行なう。
ロックアドレス部２ａに修正されたブロックアドレスを
供給し、アドレスラインＡＤからローデコーダ２に送ら
れたページアドレスおよびカラムデコーダ３に送られた
カラムアドレスと合わせ、メモリセルアレイ４の読み出
しを行なう。
【００２２】メモリセルアレイ４内のブロック単位の書
き換えを行なう場合は、該当ブロックの消去がまず行な
われる。ブロック消去を行なう場合、ローデコーダ２の
ブロックアドレス部２ａを介してメモリセルアレイ４の
管理領域４ａから該当ブロックの消去回数が制御部１に
読み出される。また、消去基準回数も同時に読み出され
る。
き換えを行なう場合は、該当ブロックの消去がまず行な
われる。ブロック消去を行なう場合、ローデコーダ２の
ブロックアドレス部２ａを介してメモリセルアレイ４の
管理領域４ａから該当ブロックの消去回数が制御部１に
読み出される。また、消去基準回数も同時に読み出され
る。
【００２３】制御部１は消去回数をカウンタ５に送り、
インクリメントした消去回数を得る。基準消去回数とイ
ンクリメントされた消去回数は、演算部６に送られ、比
較動作が行なわれる。消去回数が基準消去回数に達した
時は、制御部１はメモリセルアレイ４の管理領域４ａを
検索し、予備メモリ領域４ｂ内の未使用ブロックを探し
出す。
インクリメントした消去回数を得る。基準消去回数とイ
ンクリメントされた消去回数は、演算部６に送られ、比
較動作が行なわれる。消去回数が基準消去回数に達した
時は、制御部１はメモリセルアレイ４の管理領域４ａを
検索し、予備メモリ領域４ｂ内の未使用ブロックを探し
出す。
【００２４】未使用ブロックを見出した時は、同一論理
アドレスに対応する物理アドレスを予備メモリ領域内の
新たなブロックに書き換え、管理領域４ａに記憶させ
る。このようにして、標準メモリ領域４ｃのブロックと
予備メモリ領域４ｂのブロックとの置き換えが行なわれ
る。以後は、同一論理アドレスに対して予備メモリ領域
内の割当てブロックがアクセスされる。
アドレスに対応する物理アドレスを予備メモリ領域内の
新たなブロックに書き換え、管理領域４ａに記憶させ
る。このようにして、標準メモリ領域４ｃのブロックと
予備メモリ領域４ｂのブロックとの置き換えが行なわれ
る。以後は、同一論理アドレスに対して予備メモリ領域
内の割当てブロックがアクセスされる。
【００２５】図２は、図１に示すフラッシュＥ2 ＰＲＯ
Ｍの動作のフローチャートを示す。図２（Ａ）は、消去
動作を主に表すフローチャートである。まず処理がスタ
ートすると、ステップＳ１でデータないしはコマンドの
入力を行なう。
Ｍの動作のフローチャートを示す。図２（Ａ）は、消去
動作を主に表すフローチャートである。まず処理がスタ
ートすると、ステップＳ１でデータないしはコマンドの
入力を行なう。
【００２６】次に、ステップＳ２で入力したデータまた
はコマンドが消去コマンドか否かが判断される。消去コ
マンドでない場合には＊に向かう。消去コマンドである
場合は、Ｙの矢印に従ってステップＳ３に向かう。
はコマンドが消去コマンドか否かが判断される。消去コ
マンドでない場合には＊に向かう。消去コマンドである
場合は、Ｙの矢印に従ってステップＳ３に向かう。
【００２７】ステップＳ３では、制御部１がメモリセル
アレイ４の管理領域４ａを参照することにより、論理ア
ドレスから物理アドレスへのアドレス変換が行なわれ
る。未だブロック置き換えが行なわれていない状態にお
いては、論理アドレスと物理アドレスは一致する。
アレイ４の管理領域４ａを参照することにより、論理ア
ドレスから物理アドレスへのアドレス変換が行なわれ
る。未だブロック置き換えが行なわれていない状態にお
いては、論理アドレスと物理アドレスは一致する。
【００２８】置き換えが行なわれた時には、管理領域４
ａに標準メモリ領域４ｃのブロックに置き変わる予備メ
モリ領域４ｂのブロックが記憶されているため、論理ア
ドレスから予備メモリ領域４ｂ内のブロックへのアドレ
ス変換が行なわれる。
ａに標準メモリ領域４ｃのブロックに置き変わる予備メ
モリ領域４ｂのブロックが記憶されているため、論理ア
ドレスから予備メモリ領域４ｂ内のブロックへのアドレ
ス変換が行なわれる。
【００２９】次に、ステップＳ４において、該当ブロッ
クの消去回数をインクリメントする。続いて、ステップ
Ｓ５において、インクリメントした消去回数が基準値に
達したか否かを判断する。基準値に達している時は、Ｙ
の矢印に従ってステップＳ６に進み、予備メモリ領域内
の新たなブロックを指定し、ブロック置き換えが行なわ
れる。
クの消去回数をインクリメントする。続いて、ステップ
Ｓ５において、インクリメントした消去回数が基準値に
達したか否かを判断する。基準値に達している時は、Ｙ
の矢印に従ってステップＳ６に進み、予備メモリ領域内
の新たなブロックを指定し、ブロック置き換えが行なわ
れる。
【００３０】消去回数のカウントが基準値に達していな
い時は、ステップＳ５からＮの矢印に従ってステップＳ
６は迂回する。このようにして、ブロックの消去回数が
基準値に達した時は、新たなブロックに置き換えた後、
実際のブロック消去がステップＳ７で行なわれる。
い時は、ステップＳ５からＮの矢印に従ってステップＳ
６は迂回する。このようにして、ブロックの消去回数が
基準値に達した時は、新たなブロックに置き換えた後、
実際のブロック消去がステップＳ７で行なわれる。
【００３１】図２（Ｂ）は、図２（Ａ）に示す＊のフロ
ーチャートを示す。まず、ステップＳ１１においてコマ
ンドがリードコマンドか否かが判断される。入力がリー
ドコマンドでない場合は、Ｎの矢印に従って他の処理を
行なう。
ーチャートを示す。まず、ステップＳ１１においてコマ
ンドがリードコマンドか否かが判断される。入力がリー
ドコマンドでない場合は、Ｎの矢印に従って他の処理を
行なう。
【００３２】入力がリードコマンドである場合は、Ｙの
矢印に従ってステップＳ１２に進み、メモリセルアレイ
４の管理領域４ａを参照することにより、ブロックアド
レス変換が行なわれる。
矢印に従ってステップＳ１２に進み、メモリセルアレイ
４の管理領域４ａを参照することにより、ブロックアド
レス変換が行なわれる。
【００３３】管理領域４ａから読み出した情報により、
入力した論理アドレスに対応する物理ブロックアドレス
を得た時は、新たなブロックアドレスを用い、ステップ
Ｓ１３でアドレス設定を行なう。
入力した論理アドレスに対応する物理ブロックアドレス
を得た時は、新たなブロックアドレスを用い、ステップ
Ｓ１３でアドレス設定を行なう。
【００３４】ステップＳ１４で設定されたアドレスに従
い、メモリセルアレイのアクセスが行なわれる。ステッ
プＳ１５では、アクセスされたメモリアドレスからデー
タが出力する。
い、メモリセルアレイのアクセスが行なわれる。ステッ
プＳ１５では、アクセスされたメモリアドレスからデー
タが出力する。
【００３５】このような処理を行なうことにより、使用
者にとってはメモリセルアレイは常に標準メモリ領域４
ｃのメモリ容量を有するものとして見える。標準メモリ
領域４ｃのブロックが基準消去回数に達し、それ以上の
書き換えができなくなった時には、予備メモリ領域４ｂ
のブロックが代わりに用いられる。
者にとってはメモリセルアレイは常に標準メモリ領域４
ｃのメモリ容量を有するものとして見える。標準メモリ
領域４ｃのブロックが基準消去回数に達し、それ以上の
書き換えができなくなった時には、予備メモリ領域４ｂ
のブロックが代わりに用いられる。
【００３６】ここで、ブロック変換は管理領域４ａにお
いて記憶され、制御部１が管理領域４ａを参照すること
によって自動的に行なわれるため、ユーザにとっては同
一論理アドレスを使用し続けることができる。
いて記憶され、制御部１が管理領域４ａを参照すること
によって自動的に行なわれるため、ユーザにとっては同
一論理アドレスを使用し続けることができる。
【００３７】したがって、標準メモリ領域内で使用頻度
の高いブロックが基準消去回数に達しても予備メモリ領
域内のブロックが代わりに使用されるため、メモリ装置
全体としての寿命が長くなる。
の高いブロックが基準消去回数に達しても予備メモリ領
域内のブロックが代わりに使用されるため、メモリ装置
全体としての寿命が長くなる。
【００３８】図１の実施例においては、単一のメモリセ
ルアレイ４の内部を複数の領域に分割し、ブロック置き
換えは管理領域４ａにおいて行なった。メモリセルアレ
イ４のアクセスに際しては、制御部１がまず管理領域４
ａを参照し、論理ブロックアドレスから物理ブロックア
ドレスを変換を行なった後、改めてローアドレス、カラ
ムアドレスを設定してメモリセルアレイへのアクセスが
行なわれる。
ルアレイ４の内部を複数の領域に分割し、ブロック置き
換えは管理領域４ａにおいて行なった。メモリセルアレ
イ４のアクセスに際しては、制御部１がまず管理領域４
ａを参照し、論理ブロックアドレスから物理ブロックア
ドレスを変換を行なった後、改めてローアドレス、カラ
ムアドレスを設定してメモリセルアレイへのアクセスが
行なわれる。
【００３９】このような、メモリセルアレイへの２回の
アクセスを簡略化するため、管理領域を別のメモリセル
アレイとすることもできる。図３の構成は、メモリセル
アレイ４が標準メモリ領域４ｃと予備メモリ領域４ｂの
みを有し、管理データを記憶するメモリセルアレイ４ａ
は別のメモリとして制御部１に接続された構成を示す。
アクセスを簡略化するため、管理領域を別のメモリセル
アレイとすることもできる。図３の構成は、メモリセル
アレイ４が標準メモリ領域４ｃと予備メモリ領域４ｂの
みを有し、管理データを記憶するメモリセルアレイ４ａ
は別のメモリとして制御部１に接続された構成を示す。
【００４０】この構成においては、制御部１は入力され
たブロックアドレスＢＬ．ＡＤ．に基づき、管理データ
を記憶するメモリセルアレイ４ａをアクセスし、論理ブ
ロックアドレスから物理ブロックアドレスへの変換を行
なう。
たブロックアドレスＢＬ．ＡＤ．に基づき、管理データ
を記憶するメモリセルアレイ４ａをアクセスし、論理ブ
ロックアドレスから物理ブロックアドレスへの変換を行
なう。
【００４１】管理データの情報量はメモリセルアレイ４
の情報量と比べ、簡単で良いため、制御部１からメモリ
セルアレイ４ａへのアクセスは簡略化できる。その他の
構成は、図１の実施例と同様である。
の情報量と比べ、簡単で良いため、制御部１からメモリ
セルアレイ４ａへのアクセスは簡略化できる。その他の
構成は、図１の実施例と同様である。
【００４２】図４は、メモリカードにおいて、図３に示
す実施例と同様の構成を採用した場合のブロック図を示
す。図４（Ａ）はメモリカード全体の構成を示し、図４
（Ｂ）はフラッシュＥ2 ＰＲＯＭ１４内のメモリ領域内
の構成を示す。
す実施例と同様の構成を採用した場合のブロック図を示
す。図４（Ａ）はメモリカード全体の構成を示し、図４
（Ｂ）はフラッシュＥ2 ＰＲＯＭ１４内のメモリ領域内
の構成を示す。
【００４３】制御部１１は、外部との接続に用いられる
コネクタ１２、情報を記憶するフラッシュＥ2 ＰＲＯＭ
１４（アドレスデコーダ等を含む）消去回数をカウント
するためのカウンタ１５、消去回数のカウントと基準消
去回数を比較するための演算部１６、フラッシュＥ2 Ｐ
ＲＯＭ１４内のブロック置換、各ブロックの消去回数お
よび基準消去回数を記憶するためのＰＲＯＭ１７と接続
されている。
コネクタ１２、情報を記憶するフラッシュＥ2 ＰＲＯＭ
１４（アドレスデコーダ等を含む）消去回数をカウント
するためのカウンタ１５、消去回数のカウントと基準消
去回数を比較するための演算部１６、フラッシュＥ2 Ｐ
ＲＯＭ１４内のブロック置換、各ブロックの消去回数お
よび基準消去回数を記憶するためのＰＲＯＭ１７と接続
されている。
【００４４】フラッシュＥ2 ＰＲＯＭ１４内のメモリ領
域は、図４（Ｂ）に示すように、標準メモリ領域４ｃと
予備メモリ領域４ｂを含む。論理アドレスは標準メモリ
領域４ｃに対応するものであり、予備メモリ領域４ｂの
物理アドレスは外部からは制御することができない。
域は、図４（Ｂ）に示すように、標準メモリ領域４ｃと
予備メモリ領域４ｂを含む。論理アドレスは標準メモリ
領域４ｃに対応するものであり、予備メモリ領域４ｂの
物理アドレスは外部からは制御することができない。
【００４５】図４（Ａ）に示す構成のメモリカードは、
図３に示すフラッシュＥ2 ＰＲＯＭと同様に動作させる
ことができる。なお、上述の実施例において、管理部４
ａ読み出しのための特別のコマンドを作成し、外部から
管理データにアクセスできるようにすることも可能であ
る。
図３に示すフラッシュＥ2 ＰＲＯＭと同様に動作させる
ことができる。なお、上述の実施例において、管理部４
ａ読み出しのための特別のコマンドを作成し、外部から
管理データにアクセスできるようにすることも可能であ
る。
【００４６】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００４７】
【発明の効果】以上説明したように、本発明にれば、ブ
ロック毎に情報の書き込み、読み出しが行なわれるメモ
リ装置において、使用頻度が不均一である場合、メモリ
装置全体としての寿命を長くすることが可能になる。
ロック毎に情報の書き込み、読み出しが行なわれるメモ
リ装置において、使用頻度が不均一である場合、メモリ
装置全体としての寿命を長くすることが可能になる。
【図１】本発明の実施例による半導体メモリ装置を示す
ブロック図および概念図である。
ブロック図および概念図である。
【図２】図１の実施例の動作を示すフローチャートであ
る。
る。
【図３】本発明の他の実施例による半導体メモリ装置の
ブロック図である。
ブロック図である。
【図４】本発明の他の実施例によるメモリカードの構成
を示すブロック図および概念図である。
を示すブロック図および概念図である。
１ 制御部 ２ ローデコーダ ３ カラムデコーダ ４ メモリセル ５ カウンタ ６ 演算部 ７ ブロック ８ ページ １１ 制御部 １２ コネクタ １４ フラッシュＥ2 ＰＲＯＭ １５ カウンタ １６ 演算部 １７ ＰＲＯＭ
Claims (5)
- 【請求項１】 ブロック消去可能な半導体メモリ装置で
あって、 論理アドレスに対応するブロック構成の標準メモリ領域
と前記標準メモリ領域と置換可能なブロック構成の予備
メモリ領域とを有する半導体メモリ素子（４ｂ、４ｃ）
と、 前記半導体メモリ素子に保証される消去基準回数、前記
半導体メモリ素子の各ブロックの消去回数およびブロッ
ク置換情報を記憶する記憶手段（４ａ）と、 前記半導体メモリ素子の各ブロックの消去回数をカウン
トする計数手段（５）と、 前記計数手段のカウントが前記消去基準回数に達した
時、該当ブロックに関して再記憶不可を判断する判断手
段（６）と、 前記判断手段が再記憶不可を判断した時、前記予備メモ
リ領域の未使用ブロックを同一論理ブロックアドレスに
割り当てる制御手段とを含む半導体メモリ装置。 - 【請求項２】 前記半導体メモリ素子（４ｂ、４ｃ）と
前記記憶手段（４ａ）とが同一メモリ素子の異なる領域
で構成されている請求項１記載の半導体メモリ装置。 - 【請求項３】 前記半導体メモリ素子（４ｂ、４ｃ）が
フラッシュＥ2 ＰＲＯＭで構成され、前記記憶手段（４
ａ）がＰＲＯＭで構成されている請求項１記載の半導体
メモリ装置。 - 【請求項４】 前記半導体メモリ装置がメモリカードを
構成する請求項１〜３のいずれかに記載の半導体メモリ
装置。 - 【請求項５】 前記記憶手段が専用コマンドによってア
クセス可能である請求項１〜４のいずれかに記載の半導
体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32697793A JPH07182879A (ja) | 1993-12-24 | 1993-12-24 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32697793A JPH07182879A (ja) | 1993-12-24 | 1993-12-24 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182879A true JPH07182879A (ja) | 1995-07-21 |
Family
ID=18193924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32697793A Withdrawn JPH07182879A (ja) | 1993-12-24 | 1993-12-24 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182879A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7549012B2 (en) | 2002-02-06 | 2009-06-16 | Sandisk Corporation | Memory device with sector pointer structure |
-
1993
- 1993-12-24 JP JP32697793A patent/JPH07182879A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7549012B2 (en) | 2002-02-06 | 2009-06-16 | Sandisk Corporation | Memory device with sector pointer structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010306 |