JP2005510936A - ビット検出の構成及び情報を再生する装置 - Google Patents
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Abstract
Description
−アナログ信号を更なる処理に適した処理された信号に変換可能であり、出力信号S1を作ることが可能であり、クロック信号C1で制御されたサンプリングレートで処理された信号を出力可能なアナログ・デジタル変換器ADCを有する前処理部と、
−処理された信号をロックすることが可能であり、クロック信号C1を用いて位相信号PH1を出力可能なデジタル位相ロックループDPLLと、
−位相信号PH1とクロック信号C1と出力信号S1とを用いてデジタル信号とクロック信号C3を出力可能なビット判定部と
を有する。
−アナログ信号の振幅を量子化することにより出力信号S1を作ることが可能な量子化手段と、
−出力信号S1とクロック信号C2との間の位相差ΔP1を判断可能であり、振幅を有する出力信号PH2であってPH2の振幅が位相差ΔP1を示す出力信号PH2をアナログ・デジタル変換器ADCに供給可能な位相検出手段PD1と、
−クロック信号C2を用いて出力信号S1をサンプリング可能であり、クロック信号C1のクロック周期の間に出力信号S1のn個のサンプル、すなわちサンプルy=1からサンプルy=nを保持可能なサンプリング及び保持部を有するビット判定部であって、nがクロック信号C2の分割数であるビット判定部と
を更に有する。
−処理された信号とフィードバック信号との間の位相差を示す位相差の信号ΔP2を生成可能な位相検出手段PD2と、
−位相差の信号ΔP2をフィルタリングすることにより、フィルタリングされた信号を作ることが可能な積分低域通過フィルタと、
−それぞれの離散時間型オシレータDTOが、
−DTOの指標xと等しい数xでフィルタリングされた信号(Fs)の乗算である乗算された信号を作ることが可能な乗算手段と、
−乗算された信号とフィードバック信号との合計である合計された信号SUMxを作ることが可能な合計手段と、
−ビット表示のk番目の最下位ビットより大きい合計された信号SUMnのビット表示の全てのビットをリセットすることにより、切り捨てられた信号を作ることが可能であり、位相信号PH1のn個の要素を作ることが可能な切り捨て部であって、合計された信号SUM1のサンプルのビット表示のk+1のビットが、合計された信号SUMnの直前のサンプルのビット表示のk+1のビット以外の値を有する場合に、第1の要素が1の値を有し、サンプルy=1が有効であることを示し、合計された信号SUMxのサンプルのビット表示のk+1のビットが、合計された信号SUMx-1のビット表示のk+1のビット以外の値を有する場合に、xが1より大きい位相信号の第xの要素が1の値を有し、サンプルy=xが有効であることを示す切り捨て部と、
−クロック信号C1の1つのクロック周期の間に切り捨てられた信号の値を保持することにより、フィードバック信号を作ることが可能なバッファと
を有する離散時間型オシレータDTOx=1からDTO x=nを有する。
SUM1=0, SUM2=1, SUM3=0, SUM4=0,
SUM5=1, SUM6=0, SUM7=1, SUM8=0
である。この場合、SUM3とSUM4を比較した場合に、k+1のビットが同じ値を有する。このことは、サンプルy=4が廃棄され得ることを示す。
−VCO電圧に依存して周波数を有するクロック信号C2を作ることが可能な電圧制御オシレータと、
−出力信号S1と出力信号PH2と処理された信号とから選択された信号の周波数に依存してVCO電圧を作ることが可能な周波数検出手段であって、前記選択された信号を処理するように設計された周波数検出手段と
を更に有する。
−位相差ΔP1が急な位相変化を示す場合に、反転状態と非反転状態との間を切り替えることで急な変化を除去することにより、出力信号PH2から導き出される第1の変換された信号を生成し、
−前記変換された信号をアナログ・デジタル変換器ADCに供給し、
−位相の変化を示す制御信号を出力するための
第1の変換手段を有し、それにおいて、デジタル位相ロックループDPLLは、制御信号を用いることにより反転状態と非反転状態との間を切り替えることで急な変化を加えることにより、処理された信号PrSから導き出される第2の変換された信号を生成可能な第2の変換手段を更に有する。
−情報媒体から情報を読み取り可能な読み取りヘッドと、
−情報媒体と読み取りヘッドとの間の相対的な置換を引き起こす置換手段と、
−読み取りヘッドから生じる信号をアナログ信号に処理可能な信号処理部と、
−デジタル信号をデコード可能なチャネルデコード手段と
を有する。
Claims (8)
- 振幅を有するアナログ信号を、前記アナログ信号が導き出されるビット列を表すデジタル信号に変換可能なビット検出の構成であって、
−前記アナログ信号を更なる処理に適した処理された信号に変換可能であり、出力信号S1を作ることが可能であり、クロック信号C1で制御されたサンプリングレートで前記処理された信号を出力可能なアナログ・デジタル変換器ADCを有する前処理部と、
−前記処理された信号をロックすることが可能であり、前記クロック信号C1を用いて位相信号PH1を出力可能なデジタル位相ロックループDPLLと、
−前記位相信号PH1と前記クロック信号C1と前記出力信号S1とを用いて前記デジタル信号とクロック信号C3を出力可能なビット判定部と
を有し、
クロック信号C2を用いて、nの数でクロック信号C2の周波数を割ることにより前記クロック信号C1を作ることが可能なクロック分割手段の存在により特徴付けられ、nが1より大きい整数値であり、前記前処理部が、
−前記アナログ信号の前記振幅を量子化することにより前記出力信号S1を作ることが可能な量子化手段と、
−前記出力信号S1と前記クロック信号C2との間の位相差ΔP1を判断可能であり、振幅を有する出力信号PH2であってPH2の振幅が前記位相差ΔP1を示す出力信号PH2をアナログ・デジタル変換器ADCに供給可能な位相検出手段PD1と、
−前記クロック信号C2を用いて前記出力信号S1をサンプリング可能であり、前記クロック信号C1のクロック周期の間に前記出力信号S1のn個のサンプル、すなわちサンプルy=1からサンプルy=nを保持可能なサンプリング及び保持部を有するビット判定部であって、nがクロック信号C2の分割数であるビット判定部と
を更に有するビット検出の構成。 - 請求項1に記載のビット検出の構成であって、
前記位相信号PH1が、前記n個のサンプルのうちのどれが前記クロック信号C1で示される時に有効であるかを示すn個の要素を有することを特徴とするビット検出の構成。 - 請求項2に記載のビット検出の構成であって、
前記出力信号PH2の前記振幅が前記位相差ΔP1に反比例し、
前記位相ロックループDPLLが、
−前記処理された信号とフィードバック信号との間の位相差を示す位相差の信号ΔP2を生成可能な位相検出手段PD2と、
−前記位相差の信号ΔP2をフィルタリングすることにより、フィルタリングされた信号を作ることが可能な積分低域通過フィルタと、
−それぞれの離散時間型オシレータDTOが、
−前記DTOの指標xと等しい数xで前記フィルタリングされた信号の乗算である乗算された信号を作ることが可能な乗算手段と、
−前記乗算された信号と前記フィードバック信号との合計である合計された信号SUMxを作ることが可能な合計手段と、
−ビット表示のk番目の最下位ビットより大きい前記合計された信号SUMnのビット表示の全てのビットをリセットすることにより、切り捨てられた信号を作ることが可能であり、前記位相信号PH1の前記n個の要素を作ることが可能な切り捨て部であって、前記合計された信号SUM1のサンプルのビット表示のk+1のビットが、前記合計された信号SUMnの直前のサンプルのビット表示のk+1のビット以外の値を有する場合に、第1の要素が1の値を有し、サンプルy=1が有効であることを示し、前記合計された信号SUMxのサンプルのビット表示のk+1のビットが、前記合計された信号SUMx-1のビット表示のk+1のビット以外の値を有する場合に、xが1より大きい位相信号の第xの要素が1の値を有し、サンプルy=xが有効であることを示す切り捨て部と、
−前記クロック信号C1の1つのクロック周期の間に前記切り捨てられた信号の値を保持することにより、前記フィードバック信号を作ることが可能なバッファと
を有する離散時間型オシレータDTOx=1からDTO x=nと
を有することを特徴とするビット検出の構成。 - 請求項1に記載のビット検出の構成であって、
−電圧制御オシレータ(VCO)電圧に依存して周波数を有する前記クロック信号C2を作ることが可能な電圧制御オシレータと、
−出力信号S1と出力信号PH2と処理された信号とから選択された信号の周波数に依存して前記VCO電圧を作ることが可能な周波数検出手段であって、前記選択された信号を処理するように設計された周波数検出手段と
を更に有することを特徴とするビット検出の構成。 - 請求項1に記載のビット検出の構成であって、
前記出力信号S1が所定のレベルL1と交差し、前記クロック信号C2が所定のレベルL2と交差する位置の相対位置を示す位置信号を出力可能な位置判断手段を更に有し、
サンプルが切り替わり得るかどうかを判断するために、前記ビット判定部が前記位置信号を使用可能であることを特徴とするビット検出の構成。 - 請求項1に記載のビット検出の構成であって、nが8に等しいことを特徴とするビット検出の構成。
- 請求項1ないし6のうちのいずれか1項に記載のビット検出の構成であって、
前記前処理部が、
−前記位相差ΔP1が急な位相変化を示す場合に、反転状態と非反転状態との間を切り替えることで急な変化を除去することにより、前記出力信号PH2から導き出される第1の変換された信号を生成し、
−前記前記変換された信号を前記アナログ・デジタル変換器ADCに供給し、
−前記位相の変化を示す制御信号を出力するための
第1の変換手段を有し、
前記デジタル位相ロックループDPLLが、前記制御信号を用いることにより反転状態と非反転状態との間を切り替えることで急な変化を加えることにより、前記処理された信号PrSから導き出される第2の変換された信号を生成可能な第2の変換手段を更に有することを特徴とするビット検出の構成。 - 請求項1に記載のビット検出の構成で提供される情報媒体に記録された情報を再生する装置。
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