JP2005347287A - Shielded line in multilayered substrate, semiconductor chip, electronic circuit element, and manufacturing method thereof - Google Patents

Shielded line in multilayered substrate, semiconductor chip, electronic circuit element, and manufacturing method thereof Download PDF

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Masahiko Oshimura
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a shielded line in a multilayered substrate which is small in size and is not susceptible to noise, and to provide its manufacturing method. <P>SOLUTION: The shielded line in a multilayered substrate comprises a coil which is integrally formed with the multilayered substrate and consists of a winding portion parallel to the multilayered substrate and a winding portion perpendicular to the multilayered substrate; and a conductor line integrally formed with the multilayered substrate and formed inside the coil. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は、シールド線に関し、より詳しくは、多層基板内に形成されるシールド線、及び当該多層基板が積層された電子回路素子及び半導体チップに関する。
【０００２】
【従来の技術】
近年、パソコン、携帯電話など、高周波を利用した電気機器が広く使用されている。また、これらの機器ではいわゆる軽薄短小化が進み、使用される半導体パッケージ基板を含むプリント基板、ＩＣ、電子部品は小型化が急速に進行している。この傾向に伴い、これらの基板、ＩＣ、電子部品は導体同士が非常に接近する構造になっている。また、各素子が非常に接近して配置されるようになってきている。
【０００３】
そのため、例えば、信号ライン近傍に電磁波を発生する機器あるいは素子がある場合、ある一定以上のノイズレベルに達すると信号が乱れて誤動作が生じることがある。近年この問題は多発しており、対応が急がれている。現状は素子の配置の最適化や全体のシールドなどで対応されている。
【０００４】
しかしながら、素子の配置の最適化は基本的には試行錯誤を繰り返すしかなく、効率が非常に悪い。シールドに関しては、機器あるいは素子全体を銅板あるいは銅を主成分とするペーストの硬化物で覆うことも行われている。しかし、このような機器全体を覆う方法では、機器内部で発生するノイズには効果が得られず、素子を覆う方法では高密度な実装が困難になるなど問題が多い。更に、近年一般化した多層基板では、基板の内部にも電磁波の発生源があり、上記の外部シールドでは対応できない。
【０００５】
高周波回路ではこれまで、ノイズ回避のため、後述する同軸ケーブル状の構造、すなわち基板の内層の信号伝送に用いられるストリップラインの上下を、広い面積、理想的には無限大の面積を有するＧＮＤ面で挟み込まれた構造が広く用いられてきた。しかしながら、この構造は近年の小型化した機器に用いるには広い面積が必要であり、不都合な点が多い。
【０００６】
基板平面と垂直方向に回路面を持つ多層コイルおよびその製造方法は、例えばチップインダクタとして好適なものとして、特開平１１−２５１１４６号公報などに複数開示されている。しかしながら、これらの方法には、基板と平行な平面に配線される信号ラインと、該信号ラインへの外部の電磁気ノイズの影響を少なくするために、基板平面と垂直な方向にコイルを形成する方法に関しては全く記載がない。すなわち、コイルの内部を別の回路が貫通するような構造に関しての言及は全くない。
【０００７】
また、ＩＣ用として、特開平１１−２１４６２２号公報には、多重ソレノイドコイルを半導体基板の周囲に形成する方法が開示されている。この方法は、より大きなインダクタを得るための発明であるが、同時にその内部素子のノイズ回避にも有効である。しかしながら、この方法ではコイル部分に非常に多くの体積を使用せざるを得ないため、小型化の観点から非常に問題がある。また、前記チップインダクタの場合と同様、コイルの内部を別の回路が貫通する構造についての言及はない。
【０００８】
信号ラインのように、重要な情報を伝達する回路をノイズから保護するためには、その周囲を導体で覆うことが最も有効である。そのようなものには、前述のストリップライン以外に、同軸ケーブルがある。例えばテレビアンテナから受像器に接続する信号線は、その周囲が銅で被覆され、外部からのノイズの影響を少なくしている。同軸ケーブルは、ストリップラインと異なって、広い面積のＧＮＤ面は必要としない。従って、そのような同軸ケーブルに類似した構造からなるシールド線を、多層基板（プリント基板）内に形成することができれば、効果的なノイズの遮蔽と小型化とを両立することができると考えられる。また、そのような多層基板を半導体チップ（ＩＣ）、電子回路素子に積層させることにより、信号ラインにそのような小型のシールド線を使用した半導体チップ（ＩＣ）、電子回路素子を作成することができると考えられる。ここで、シールド線の外部導体に、コイル状の導体、かご状の導体、導体ストリップなどを使用した小型のシールド線が考えられるが、そのような構造のシールド線は、従来、存在しなかっ
【０００９】
【発明が解決しようとする課題】
本発明は、省スペースで、高周波領域において重要な信号ラインを電磁波から遮蔽できる多層基板内シールド線、およびその製造方法を提供することを課題としている。
【００１０】
【課題を解決するための手段】
本発明によれば、上記課題は、次の手段により達成できる。請求項１に記載の発明は、多層基板と一体的に形成されるコイルであって、当該多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含むコイルと、前記多層基板と一体的に形成される導線であって、前記コイルの内部に形成される導線と、を有することを特徴とする。
【００１１】
請求項２に記載の発明は、前記コイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び前記コイルの互いに隣接する単位巻線の組は、当該螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１又は２に記載の発明の特徴に加えて、前記コイルは、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする。
【００１３】
請求項４に記載の発明は、請求項１又は２に記載の発明の特徴に加えて、前記コイルは、ビルドアップ工法により、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする。
【００１４】
請求項５に記載の発明は、多層基板と一体的に形成される外部導体であって、当該多層基板に平行な導体部分及び当該多層基板に垂直な導体部分を含む外部導体と、前記多層基板と一体的に形成される導線であって、前記外部導体の内部に形成される導線と、を有することを特徴とする。
【００１５】
請求項６に記載の発明は、請求項５に記載の発明の特徴に加えて、前記外部導体は、前記多層基板に平行な導体部分が導体ストリップであることを特徴とする。
【００１６】
請求項７に記載の発明は、請求項５又は６に記載の発明の特徴に加えて、前記外部導体は、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする。
【００１７】
請求項８に記載の発明は、請求項５又は６に記載の発明の特徴に加えて、前記外部導体は、ビルドアップ工法により、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする。
【００１８】
請求項９に記載の発明の特徴は、請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板が外面に積層されたことを特徴とする。
【００１９】
請求項１０に記載の発明は、請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板上に搭載されたことを特徴とする。
【００２０】
請求項１１に記載の発明は、多層基板を構成する１つの絶縁層を形成するステップと、前記多層基板に平行なコイルの巻線部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、導線を、前記コイルの内側に当該コイルと前記絶縁層を介在させて形成するステップと、前記多層基板に平行なコイルの前記巻線部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成するステップと、絶縁層を形成する前記ステップ、前記多層基板に平行なコイルの巻線部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行なコイルの巻線部分と前記多層基板に垂直なコイルの巻線部分とで前記多層基板内に支持される所定のコイルが形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする。
【００２１】
請求項１２に記載の発明は、請求項１１に記載の発明の特徴に加えて、前記所定のコイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び前記所定のコイルの互いに隣接する単位巻線の組は、前記螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする。
【００２２】
請求項１３に記載の発明は、多層基板を構成する１つの絶縁層を形成するステップと、前記多層基板に平行な外部導体の導体部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、導線を、前記外部導体の内側に当該外部導体と前記絶縁層を介在させて形成するステップと、前記多層基板に平行な外部導体の前記導体部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成するステップと、絶縁層を形成する前記ステップ、前記多層基板に平行な外部導体の導体部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行な外部導体の導体部分と前記多層基板に垂直な外部導体の導体部分とで前記多層基板内に支持される所定の外部導体が形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする。
【００２３】
請求項１４に記載の発明は、請求項１３に記載の発明の特徴に加えて、前記外部導体の多層基板に平行な導体部分は、導体ストリップであることを特徴とする。
【００２４】
請求項１５に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線は半導体ウェーハの外面に積層されるものであり、前記多層基板内シールド線が積層された前記半導体ウェーハを半導体チップ単位に切り分けるステップ、を更に有することを特徴とする。
【００２５】
請求項１６に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線は半導体チップの外面に積層されることを特徴とする。
【００２６】
請求項１７に記載の発明は、請求項１１乃至１４のいずれか１項に記載の発明の特徴に加えて、前記多層基板内シールド線を含む多層基板の上に電子回路素子が搭載されることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明していく。これから本発明の第１の実施形態に係る多層基板内シールド線１の構成について説明する。図１（ａ）は、多層基板内シールド線１の概略構成を示す斜視図である。多層基板内シールド線１は、コイル１ａ、導線１ｂ、及び多層基板１ｃから構成される。コイル１ａは、多層基板における複数の絶縁層及び導電層のそれぞれの形成ステップにおいて導電層の一部として形成される、シールド線の外部導体として機能する構成要素である。コイル１ａは、中心軸が多層基板に平行であり、多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含む。コイル１ａは、好適には、断面形状が四角形、円形等の導線の繰り返されるパターンである単位巻線が、電気的に直列に連続して接続された形態で構成される。本明細書におけるコイル１ａ及びそれの単位巻線の形態は、シールド線の外部導体として機能するためのいかなる形態も広く含むものとする。好適には、コイル１ａの多層基板に平行な巻線部分は、積層される導電層の一部として形成され、多層基板に垂直な巻線部分は、絶縁層を介して隣接する導電層間を接続するバンプ、ビア或いはスルーホールなどとして形成される。このようにしてコイル１ａを形成することにより、ビルドアップ工法などの公知の多層基板（プリント基板）製造技術を利用して、多層基板の製造工程においてコイル１ａを多層基板内に同時に形成することが可能となる。導線１ｂは、多層基板の製造工程において、コイル１ａの内部にコイル１ａと絶縁層を介在させて形成される。多層基板１ｃは、絶縁層を積層させて構成される基板である。なお、実際の多層基板１ｃの形成ステップでは、絶縁層と導電層とが交互に積層させられる。そして、導電層の部分は前述のコイル１ａの一部となり、他の絶縁層の部分は多層基板１ｃとなる。
【００２８】
次に、本発明の第２の実施形態に係る多層基板内シールド線２の構成について説明する。図１（ｂ）は、多層基板内シールド線２の概略構成を示す斜視図である。多層基板内シールド線２は、コイル２ａ、導線２ｂ、及び多層基板２ｃから構成される。コイル２ａの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び互いに隣接する単位巻線同士は、当該螺旋状のパターンの先端同士又は末端同士において互いに接続される。コイル２ａをそのように構成することによって、単位巻線内の巻数を１より大きくすることができ、より大きいシールド効果を得ることができる。導線２ｂ及び多層基板２ｃは、第１の実施形態と同様の構成要素である。
【００２９】
次に、本発明の第３の実施形態に係る多層基板内シールド線３の構成について説明する。図１（ｃ）は、多層基板内シールド線３の概略構成を示す斜視図である。多層基板内シールド線３は、外部導体３ａ、導線３ｂ、及び多層基板３ｃから構成される。外部導体３ａは、多層基板３ｃに平行な導体部分及び当該多層基板に垂直な導体部分を含む。その導体部分は、ストリップ状でも線状であってもよい。図１（ｃ）では、線状の導体部分からなるかご形の外部導体の例を表わしている。導線３ｂ及び多層基板３ｃは、第１の実施形態と同様の構成要素である。
【００３０】
次に、本発明の第４の実施形態に係る多層基板内シールド線４の構成について説明する。図１（ｄ）は、多層基板内シールド線４の概略構成を示す斜視図である。多層基板内シールド線４は、外部導体（多層基板４ｄに平行な平行外部導体４ａ、及び多層基板４ｄに垂直な垂直外部導体４ｂ）、導線４ｃ、及び多層基板４ｄから構成される。平行外部導体４ａは、導体ストリップである。このように構成することによって、多層基板の積層工程において、多層基板４ｃに平行な導体部分に微細な形状のエッチングを行う処理が不要になると共に、線ではなく面で遮蔽するため、シールドの効果が高まるという利点がある。垂直外部導体４ｂは、好適には線状の導体である。導線４ｃ及び多層基板４ｄは、第１の実施形態と同様の構成要素である。図１（ｅ）及び（ｆ）は、他のコイルの構造の例である。これらの例では、コイルの中心軸に平行又は直交する方向の巻線部分のみでコイルが構成されている。
【００３１】
これから多層基板内シールド線１〜４の動作について説明する。多層基板内シールド線１〜４は、モノリシックＩＣなどを構成する半導体チップをその上にマウントするインタポーザとして使用しても好適である。また、多層基板内シールド線１〜４は、他の回路素子をその内部に形成又は外部にマウントすることができ、そのような他の回路素子と多層基板内シールド線１〜４とで構成される回路の機能を、半導体チップ自身の機能に付加した半導体パッケージを構成することが可能になる。多層基板内シールド線１〜４は、コイル又は外部導体の伸長方向の調節により、シールド線の長さを簡便且つほぼ任意に設定できる。多層基板内シールド線１〜４は、内部の導線に、ノイズの影響を受けることが好ましくない信号などの電流を流すと好適である。この際、静電誘導的なノイズを遮蔽する場合は、コイル又は外部導体をいずれか１点で接地するとよい。これによって静電遮蔽が達成される。また、電磁誘導的なノイズを遮蔽する場合は、導線に流す電流の帰路をコイル又は外部導体とすることによって、同軸ケーブルと同様に使用するとよい。これによって、電磁遮蔽が達成される。また、外部からのノイズの影響を導線が受けないようにするだけでなく、導線を流れる電流が周りの他の配線、素子などに影響を与えないようにもなる。
【００３２】
本発明はこの同軸ケーブル類似の構造を、プリント基板、ＩＣ、電子機器の信号ラインに適用するものである。すなわち、基板平面と平行に絶縁層の形成、穴開けおよび導体パターンの形成を順次行うことにより、基板平面と平行にコイルの一部分を形成し、これを繰り返して電気的接続をすることにより、基板平面と垂直方向に回路面を持つコイル状回路を螺旋状に形成することができる。これらコイルの作成時に、あわせて基板平面と平行な方向に信号ラインを形成することにより、一括で基板平面と垂直方向および平面方向両方に回路を形成できる。
【００３３】
同様な構造は、基板平面と平行な平面にコイルを形成して、その中を貫通する信号ラインをビアホールなどを用いて形成することもできる。しかしながら、信号ラインは非常に繊細であり、基板と垂直方向に非常に均一な回路を形成することは困難である。更に、信号ラインを基板平面と垂直方向のみに形成することは事実上不可能であり、基板平面と平行な平面に形成する必要が必ず生じる。この方法では基板平面と平行な平面に形成された信号ラインのシールドは不可能である。
【００３４】
また、本発明の方法を用いれば、所望の部分のみにコイルを簡便に得ることができる。これまで方法が全くなかった、基板内部での電磁波対策も可能となる。更に、必要であれば、電磁波を発生する可能性のある部位にこの方法を適用して、該部位の外部に電磁波が漏洩しない構造とすることもできる。
【００３５】
この際、本発明の方法では、一般の同軸ケーブルのように、信号ラインの周囲全てを覆うことはできないが、近年の電子・電気機器で主流となっている高周波領域では本発明の方法、すなわち「覆い」に隙間がある構造でもシールド効果に問題がないことが知られている。更に、本発明の方法では、コイルの伸長方向を基板平面の任意の方向に設定できるため、必要に応じてどの方向にも同一プロセスでコイルを形成することが可能である。
【００３６】
次に、本発明の多層基板内シールド線１〜４の製造方法について、従来技術と比較した利点と共に説明する。図１（ａ）に示した、単層コイルを用いたシールドを有機材料を絶縁体として用いた多層基板内シールド線１の場合につき説明する。まず、図２に示すような、コイルの一部となるスルーホールと、信号ラインとなる導体１ｂが形成されたコア基板１ｄを用意する。材料としては公知慣用の銅張積層板、例えばガラスエポキシ樹脂、ビスマレイミドートリアジン基板あるいは、誘電特性に優れたポリフェニレンエーテル樹脂、ポリエーテルエーテルケトン樹脂、ベンゾシクロブテン樹脂などを用いた基板が使用できる。穴あけはドリルあるいは炭酸ガスレーザーやＹＡＧレーザーなどの広く用いられている方法で行うことができる。導体のパターニングは、サブトラクティブ法、アディティブ法など、公知慣用の方法で行うことができる。
【００３７】
続いて、コア基板１ｄの両面に最外層１ｅを図３のように積層・形成する。絶縁層の材料、穴開け方法、パターニング方法としてはコア材と同様の材料、方法が使用できる。
【００３８】
最外層の積層・形成は、内層材に対し、両面に絶縁層、更に導電層を作成し、パターニングおよび電気的接続を行えばよい。いくつかの方法につき具体的に例を挙げて説明する。
【００３９】
いわゆるビルドアップ法による場合につき説明する。上記内層材からなる基板に絶縁層を形成する。絶縁層としてはガラスエポキシ系あるいはアラミド樹脂系などのプリプレグ、液状あるいはフィルム状の熱可塑あるいは熱硬化性の樹脂組成物あるいは一般的に樹脂付き銅箔と呼ばれる、銅箔と絶縁樹脂層を一体化したものなどが使用できる。
【００４０】
絶縁層の形成は例えば以下のように行われる。図４（ａ）に示すように、上記コア基板基板１ｄの両面にプリプレグ類５、パターン化されていない銅箔６、あるいは図４（ｂ）に示すように樹脂付き銅箔７を配置し、図５に示すように積層プレス法によりこれらを一括で積層、硬化させ、絶縁層と導電層を一体化したものを作成する。あるいは、図６に示すように、上記基板１ｄ上に液状の組成物をスクリーン印刷、カーテンコート、スプレーコートなどの公知慣用の方法で塗布し、ＵＶ、電子線、熱などで硬化させる。あるいは上記基板上にフィルム状の組成物をロール、ラミネートなどの方法で貼り付け、所定の方法にて硬化させ、絶縁層８を得る。
【００４１】
続いてビアを形成する。上記の方法で得られた基板の所定の位置にドリル、レーザーなどを用いてビア９を形成する。図７（ａ）は絶縁層および導電層としてプリプレグ５と銅箔６を用いた場合、同様に図７（ｂ）は樹脂付き銅箔７、図７（ｃ）は液状あるいはフィルム状の熱可塑あるいは熱硬化性の樹脂組成物８を用いた場合について記したものである。プリプレグ類あるいは樹脂付き銅箔を用いて絶縁層と共に導電層も形成した場合に、ブラインドビアの形成に広く用いられている炭酸ガスレーザーを用いる場合には、必要に応じてあらかじめ所定の位置の導電体をエッチングで除く、いわゆるマスク加工を施してもよい。
【００４２】
プリプレグ類あるいは樹脂付き銅箔を用いて絶縁層と共に導電層も形成した場合は、例えば図８（ａ）に示すようにビアに銀、銅などの導電性粉末を配合した導電性ペースト１０を印刷、ディスペンスなどの方法で埋め込み、所定の方法で硬化させる。あるいは、図８（ｂ）に示すように通常のスルーホールメッキすなわちビア内にメッキ触媒を付与したのちに無電解メッキを行い、続いて電解メッキを行う方法によってメッキ層１１を形成する方法によっても電気的接続は達成される。液状もしくはフィルム状の組成物を用いて絶縁層を形成した場合は、図８（ｃ）に示すように、例えば銅箔１２をプレスし、絶縁層の外側に導電層を形成し、所定の位置をマスク加工した後、ブラインドビアを導電性ペースト１０あるいはメッキ層１１により導電化し接続する。この場合、先にブラインドビアの導電化を行っても良い。また、図８（ｄ）に示すように、絶縁層、ブラインドビアが形成された基板に触媒を付与し、無電解メッキ処理し、続いて必要に応じて電解メッキ処理することによって導電層１３の形成とブラインドビアの導電化を一括で行うこともできる。この場合、ブラインドビアの導電化は導電性ペーストによっても行うことができる。
【００４３】
あるいは以下の方法により、絶縁層と導電層、電気的接続を一括で行うこともできる。すなわち、図９に示すように、内層回路１ｄ上の所定の場所に導電性ペーストなどを用いて先端のとがった導電性バンプ１４を形成した後、プリプレグ５と銅箔６（図９（ａ））、あるいはフィルム状の絶縁体８と銅箔６（図９（ｂ））、または樹脂付き銅箔７を配置した後にプレス加工を行うこと（図９（ｃ））によりとがった導電性バンプ１４が絶縁層を貫通し、導電層との接続を実現する。
【００４４】
なお、メッキにより接続されたスルーホール基板を用い、上記の液状あるいはフィルム状の絶縁材料を使用する場合、あるいは一旦ビルドアップ法により形成したブラインドビアのある絶縁層上に更に積層する場合には、穴埋め用のインキあるいはメッキ処理によりスルーホールあるいはブラインドビアを埋め、表面を平滑化してもよい。
【００４５】
あるいは、以下の方法により一括に積層させることもできる。絶縁層としてガラスエポキシ系のプリプレグを用いた４層構造の場合につき説明する。すなわち、図１０に示すように、銅張片面ガラスエポキシ基板の基材１５側の所定の位置をレーザーなどを用いて穴開け加工する。続いて、銅箔１６を電極として電気メッキを行い、生じた穴をメッキ１７で充填する。その上に、低融点の金属バンプ１８を引き続きメッキ法により作成する。
【００４６】
銅箔１６は図１１に示すように所定のパターンにエッチング加工する。なお、外部導体の多層基板に平行な導体部分を導体ストリップとするとき（多層基板内シールド線４の場合）は、このエッチング加工は不要である。バンプ側には絶縁層に用いるものと同様の組成物１９を薄く塗布し、半硬化させておく。この片面基板から製造されたものは最外層すなわち第１層および第４層となる。
【００４７】
続いて、図１２に示すように、内層１ｄと図１１の最外層を位置あわせし、プレス加工することにより半硬化させた組成物はバンプ部から除かれ、層間の絶縁層を形成すると同時にバンプ部は内層の導電体と電気的に接続され、４層構造を有するコイルを貫通して信号ラインが配置された多層基板内シールド線１が製造される。この方法を応用することにより、更なる多層化も容易に行うことができる。
【００４８】
螺旋状のパターンをより密にしたい場合は、更なる多層化が必要となる。上記のいずれの方法を用いても、更なる多層化が可能である。
【００４９】
これらの方法を応用することにより、必要に応じて、例えば図１（ｂ）に示した多層コイルで信号ラインをシールドした構造の多層基板内シールド線２や、かご形などの外部導体を有する多層基板内シールド線３も容易に製造できる。
【００５０】
また、上記の各種の積層方法で各種基板を製造する際、所定の位置で上記方法を応用すれば、本発明の多層基板内シールド線１〜４の構造を含有する電子回路素子も容易に製造できる。
【００５１】
セラミック材料を絶縁材料に用いた場合も、基本的には有機材料と同様の工程すなわち、各層にコイルの一部分および信号ラインを形成し、これを積層する事により製造できる。従来から行われている方法である、グリーンシートへの穴開け、導電ペーストによる穴埋めおよびパターン印刷、積層、焼成を順次行うことにより本発明のシールド線は形成できる。
【００５２】
半導体基板上に、基板平面と平行な方向に中心軸を有するコイル或いは外部導体と導線を同時に形成する過程を以下に示す。トランジスタを形成し、更にタングステンなどで電極部を形成したシリコンウェハの上層いわゆる電極配線層に、図１の多層基板内シールド線１の構造を形成する例を示す。この方法を応用することにより、ターン数、列（層）数、形成方向などは任意に設定可能である。
【００５３】
まず、図１３に示すように、トランジスタ、電極部を形成したシリコンウェハ２０上に、最下層の絶縁層２１を形成する。ＣＶＤなどの気相法を用いてシリコン酸化膜を形成するか、近年注目されているポリイミド、ベンゾシクロブテンなどの有機素材をスピンコート後にポストベークする事によって形成できる。続いて、図１４に示すように必要な箇所の穴２２を各種レーザーを用いて形成する。穴２２は、下層の電極部との電気的接続を行う箇所である。続いて、図１５に示すように、導電性パターン２３を形成する。一般的に用いられている、アルミニウムのスパッタリング、あるいは銅の層をＣＶＤなどの気相法、あるいはメッキ法などの湿式法を用いて形成する。ついで露光、エッチングしてパターニングする。この場合、先にパターニングしたレジスト層を形成した後に導電化を行っても良い。この工程で、図１４に示した工程で穴開けされた穴２２も導電化され、第一層と第二層の電気的接続がなされる。なお、露光工程の前には通常、物理的な研磨、あるいはＣＭＰ法と呼ばれる化学的研磨と物理的研磨を組み合わせた方法などにより、表面を平坦化する。
【００５４】
次に、図１６のように、第２の絶縁層２４を形成する。ついで、図１７のように、再び穴開け、導体パターン形成により第２層の導電性パターン２５を形成する。この際、導線も同時に形成できる。ついで図１８のように第３の絶縁層２６を前述の方法により形成し、穴開け、導電化、パターニングを施し、第３の導電性パターン２７を形成すると共に第二層、第三層の導通を取る。この段階で、図１に示すような後続が半導体上に形成できる。この操作を応用すれば、ターン数の増減、列（層）数の増減、異なる伸長方向を有する複数のシールド線の形成などが簡便に行える。
【００５５】
絶縁層形成、穴開け後に導電層を形成すると共に線間の電気的接続を行う際、図１９に示すように、穴部分（ビアホール）２８を導電体２９で充填すると、図２０にコイル断面を示すように、一般的にスタックトビアと呼ばれる構造すなわち充填されたビアホール上に再びビアホールのある構造を形成でき、コイルの辺を直線にすることができる。
【００５６】
シリコンウェーハ２０上の多層基板内に所望のシールド線が形成された後に、そのシリコンウェーハ２０とシールド線を含む多層基板とを半導体チップ単位に切り分ける。
【００５７】
なお、シリコンウェーハ２０にシールド線を内蔵する多層基板を積層させる前に、シリコンウェーハ２０をチップ単位に切り分けておくこともできる。この場合、あらかじめ切り分けた半導体チップの外面に、上記の工程と同様にして、シールド線を内蔵する多層基板を積層させるとよい。
【００５８】
また、一般的に行われている方法、すなわち、ビアホールを導電体で充填しない方法では、スタックトビア構造は形成できない。その際、製造されたコイルは、図２１に示すような、ビアホール接続部が階段状となった断面を有する。このような構造となっても、シールド効果には実用上影響しない。
【００５９】
【発明の効果】
以上のように、本発明の方法により製造された構造は、信号ラインを、同時に形成したコイル又は外部導体で覆う構造とすることにより、従来のものに比べて飛躍的に小型化でき、かつシールド効果が高まる。
【図面の簡単な説明】
【図１】（ａ）は、本発明の第１の実施形態に係る多層基板内シールド線１の概略構成を示す斜視図であり、（ｂ）は、本発明の第２の実施形態に係る多層基板内シールド線２の概略構成を示す斜視図であり、（ｃ）は、本発明の第３の実施形態に係る多層基板内シールド線３の概略構成を示す斜視図であり、（ｄ）は、本発明の第４の実施形態に係る多層基板内シールド線４の概略構成を示す斜視図であり、（ｅ）及び（ｆ）は、他のコイルの構造の例を示す図である。
【図２】多層基板内シールド線１〜４の製造初期段階の斜視概念図である。
【図３】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図４】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図５】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図６】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図７】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図８】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図９】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１０】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１１】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１２】多層基板内シールド線１〜４の製法の一例を示す斜視概念図である。
【図１３】多層基板内シールド線１〜４を半導体ウェーハ上に形成する場合の製造初期の断面図である。
【図１４】ビア形成の説明のための断面図である。
【図１５】回路形成のための導電パターン形成の説明のための断面図である。
【図１６】第２の絶縁層形成の説明のための断面図である。
【図１７】第２の導電パターン形成の説明ための断面図である。
【図１８】半導体ウェーハ上に形成された多層基板内シールド線の断面概念図である。
【図１９】ビアの断面概念図である。
【図２０】半導体ウェーハ上に形成された多層基板内シールド線の一例を示す断面概念図である。
【図２１】半導体ウェーハ上に形成された多層基板内シールド線の一例を示す断面概念図である。
【符号の説明】
１ 多層基板内シールド線
１ａ コイル
１ｂ 導線
１ｃ 多層基板
１ｄ コア基板
１ｅ 最外層
２ 多層基板内シールド線
２ａ コイル
２ｂ 導線
２ｃ 多層基板
３ 多層基板内シールド線
３ａ 外部導体
３ｂ 導線
３ｃ 多層基板
４ 多層基板内シールド線
４ａ 平行外部導体
４ｂ 垂直外部導体
４ｃ 導線
４ｄ 多層基板
５ プリプレグ
６ 銅箔
７ 樹脂付銅箔
８ 絶縁層
９ ビア
１０ 導電性ペースト
１１ メッキ層
１２ 銅箔
１３ 導電層
１４ 導電性バンプ
１５ 銅張片面エポキシ基板
１６ 銅箔
１７ メッキ
１８ 低融点金属バンプ
１９ 絶縁体組成物
２０ シリコンウェーハ
２１ 絶縁層
２２ 穴
２３ 導電性パターン
２４ 第２の絶縁層
２５ 第２の導電性パターン
２６ 第３の絶縁層
２７ 第３の導電性パターン
２８ ビア
２９ 導電体[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a shield wire, and more particularly to a shield wire formed in a multilayer substrate, and an electronic circuit element and a semiconductor chip on which the multilayer substrate is laminated.
[0002]
[Prior art]
In recent years, electric devices using high frequencies such as personal computers and mobile phones have been widely used. In these devices, so-called lightness, thinness, and miniaturization are progressing, and miniaturization of a printed circuit board, an IC, and an electronic component including a semiconductor package substrate to be used is rapidly progressing. Along with this tendency, these substrates, ICs, and electronic components have a structure in which conductors are very close to each other. In addition, the elements are arranged very close to each other.
[0003]
Therefore, for example, when there is a device or element that generates an electromagnetic wave in the vicinity of the signal line, when the noise level reaches a certain level or more, the signal may be disturbed and malfunction may occur. In recent years, this problem has occurred frequently, and the response is urgently required. The current situation is dealt with by optimizing the arrangement of elements and overall shielding.
[0004]
However, the optimization of the arrangement of elements basically requires repeated trial and error, and the efficiency is very poor. With regard to shielding, the entire device or element is also covered with a cured product of a copper plate or a paste mainly composed of copper. However, such a method for covering the entire device cannot obtain an effect on noise generated inside the device, and the method for covering the device has many problems such as high-density mounting being difficult. Furthermore, in a multilayer substrate that has been generalized in recent years, there is an electromagnetic wave generation source inside the substrate, and the above-described external shield cannot cope with it.
[0005]
Until now, in the high frequency circuit, in order to avoid noise, a coaxial cable-like structure to be described later, that is, a GND surface having a wide area, ideally an infinite area, above and below the strip line used for signal transmission in the inner layer of the substrate. The structure sandwiched between has been widely used. However, this structure requires a large area for use in recent miniaturized devices, and has many disadvantages.
[0006]
A plurality of multilayer coils having a circuit surface in a direction perpendicular to the substrate plane and a manufacturing method thereof are disclosed in, for example, Japanese Patent Application Laid-Open No. 11-251146 as a suitable chip inductor. However, in these methods, a signal line wired in a plane parallel to the substrate and a method of forming a coil in a direction perpendicular to the substrate plane in order to reduce the influence of external electromagnetic noise on the signal line. Is not described at all. That is, there is no mention of a structure in which another circuit penetrates the inside of the coil.
[0007]
For ICs, Japanese Patent Application Laid-Open No. 11-214622 discloses a method of forming multiple solenoid coils around a semiconductor substrate. This method is an invention for obtaining a larger inductor, but at the same time, it is effective for avoiding noise in the internal element. However, in this method, a very large volume must be used for the coil portion, which is extremely problematic from the viewpoint of miniaturization. As in the case of the chip inductor, there is no mention of a structure in which another circuit penetrates the inside of the coil.
[0008]
In order to protect a circuit that transmits important information, such as a signal line, from noise, it is most effective to cover the periphery with a conductor. Such devices include coaxial cables in addition to the stripline described above. For example, the signal line connected from the television antenna to the receiver is covered with copper to reduce the influence of external noise. Unlike the strip line, the coaxial cable does not require a large-area GND surface. Therefore, if a shield wire having a structure similar to such a coaxial cable can be formed in a multilayer board (printed board), it is considered that both effective noise shielding and miniaturization can be achieved. . Also, by stacking such a multilayer substrate on a semiconductor chip (IC) or electronic circuit element, it is possible to create a semiconductor chip (IC) or electronic circuit element using such a small shield wire for a signal line. It is considered possible. Here, a small shielded wire using a coiled conductor, a squirrel-cage conductor, a conductor strip, or the like can be considered as the outer conductor of the shielded wire, but there is no conventional shielded wire with such a structure.
[0009]
[Problems to be solved by the invention]
It is an object of the present invention to provide a shielded wire in a multilayer substrate that can save an important signal line from electromagnetic waves in a high-frequency region and a manufacturing method thereof.
[0010]
[Means for Solving the Problems]
According to the present invention, the above problem can be achieved by the following means. The invention according to claim 1 is a coil integrally formed with a multilayer substrate, the coil including a winding portion parallel to the multilayer substrate and a winding portion perpendicular to the multilayer substrate, and the multilayer substrate And a conductive wire formed integrally with the coil.
[0011]
According to a second aspect of the present invention, the unit windings of the coils each have a spiral pattern that swirls in opposite directions when viewed from the same direction as the other adjacent unit windings, and the coil The sets of unit windings adjacent to each other are alternately connected at the tips or ends of the spiral pattern.
[0012]
According to a third aspect of the present invention, in addition to the features of the first or second aspect of the invention, the coil has a winding portion parallel to the multilayer substrate formed as a part of a laminated conductive layer. The winding portion perpendicular to the multilayer substrate is formed as a bump connecting the conductive layers adjacent to each other through the insulating layer.
[0013]
According to a fourth aspect of the present invention, in addition to the features of the first or second aspect, the coil is formed of a conductive layer in which winding portions parallel to the multilayer substrate are laminated by a build-up method. A winding portion that is formed as a part and is perpendicular to the multilayer substrate is formed as a via or a through hole that connects the adjacent conductive layers through the insulating layer.
[0014]
The invention according to claim 5 is an outer conductor formed integrally with the multilayer board, the outer conductor including a conductor part parallel to the multilayer board and a conductor part perpendicular to the multilayer board, and the multilayer board And a conductive wire formed integrally with the outer conductor.
[0015]
According to a sixth aspect of the invention, in addition to the feature of the fifth aspect of the invention, the outer conductor is characterized in that a conductor portion parallel to the multilayer substrate is a conductor strip.
[0016]
According to a seventh aspect of the invention, in addition to the features of the invention according to the fifth or sixth aspect, the outer conductor is formed such that a conductor portion parallel to the multilayer substrate is formed as a part of a laminated conductive layer. The conductive portion perpendicular to the multilayer substrate is formed as a bump connecting the conductive layers adjacent to each other through the insulating layer.
[0017]
According to an eighth aspect of the invention, in addition to the features of the invention according to the fifth or sixth aspect, the outer conductor is a conductive layer in which a conductor portion parallel to the multilayer substrate is laminated by a build-up method. A conductor portion that is formed as a part and is perpendicular to the multilayer substrate is formed as a via or a through hole that connects the conductive layers adjacent to each other through the insulating layer.
[0018]
According to a ninth aspect of the present invention, a multilayer substrate including the shield wire in the multilayer substrate according to any one of the first to eighth aspects is laminated on an outer surface.
[0019]
According to a tenth aspect of the present invention, there is provided a multilayer board including the shield wire in the multilayer board according to any one of the first to eighth aspects.
[0020]
According to an eleventh aspect of the present invention, a step of forming one insulating layer constituting the multilayer substrate, and at least a part of a coil winding portion parallel to the multilayer substrate is formed on the insulating layer in the multilayer substrate. Electrically conducting at least a part of the winding portions of the coil parallel to the multilayer substrate between the insulating layers, forming a conductive wire with the coil and the insulating layer interposed inside the coil, and Forming a vertical connection to connect to the multi-layer substrate, thereby forming at least a part of a coil winding portion perpendicular to the multilayer substrate; forming the insulating layer; winding a coil parallel to the multilayer substrate; At least one of the step of forming at least a portion of a line portion and the step of forming at least a portion of a winding portion of a coil perpendicular to the multilayer substrate; A portion of the multilayer substrate formed so far until a predetermined coil supported in the multilayer substrate is formed by the coil winding portion parallel to the substrate and the coil winding portion perpendicular to the multilayer substrate. And appropriately repeating steps.
[0021]
According to a twelfth aspect of the invention, in addition to the features of the invention of the eleventh aspect, the unit windings of the predetermined coil are opposite to each other when viewed from the same direction as the other adjacent unit windings. Each set of adjacent unit windings of the predetermined coil is alternately connected at the front ends or the end portions of the spiral pattern. .
[0022]
According to a thirteenth aspect of the present invention, a step of forming one insulating layer constituting the multilayer substrate, and forming at least a part of a conductor portion of an outer conductor parallel to the multilayer substrate on the insulating layer in the multilayer substrate A step of forming a conducting wire inside the outer conductor with the outer conductor and the insulating layer interposed, and at least a part of the conductor portion of the outer conductor parallel to the multilayer substrate between the insulating layers. Forming an electrically connecting vertical connection, thereby forming at least a portion of a conductor portion of the outer conductor perpendicular to the multilayer substrate; forming the insulating layer; and external parallel to the multilayer substrate At least one of the steps of forming at least a portion of the conductor portion of the conductor and at least a portion of the conductor portion of the outer conductor perpendicular to the multilayer substrate. Until the predetermined outer conductor supported in the multilayer substrate is formed by the conductor portion of the outer conductor parallel to the multilayer substrate and the conductor portion of the outer conductor perpendicular to the multilayer substrate. And a step of appropriately repeating the portion of the multilayer substrate.
[0023]
According to a fourteenth aspect of the present invention, in addition to the feature of the thirteenth aspect, the conductor portion parallel to the multilayer substrate of the outer conductor is a conductor strip.
[0024]
According to a fifteenth aspect of the invention, in addition to the features of the invention according to any one of the eleventh to fourteenth aspects, the shield wire in the multilayer substrate is laminated on an outer surface of a semiconductor wafer, and the multilayer The method further includes the step of cutting the semiconductor wafer on which the in-substrate shield wire is laminated into semiconductor chips.
[0025]
According to a sixteenth aspect of the invention, in addition to the feature of the invention according to any one of the eleventh to fourteenth aspects, the shield wire in the multilayer substrate is laminated on an outer surface of the semiconductor chip.
[0026]
According to a seventeenth aspect of the invention, in addition to the features of the invention according to any one of the eleventh to fourteenth aspects, an electronic circuit element is mounted on a multilayer substrate including the shield wire in the multilayer substrate. It is characterized by.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The configuration of the shield wire 1 in the multilayer substrate according to the first embodiment of the present invention will be described below. FIG. 1A is a perspective view showing a schematic configuration of the shield wire 1 in the multilayer substrate. The multilayer substrate inner shield wire 1 includes a coil 1a, a conductive wire 1b, and a multilayer substrate 1c. The coil 1a is a component that functions as an outer conductor of a shielded wire that is formed as a part of a conductive layer in each step of forming a plurality of insulating layers and conductive layers in a multilayer substrate. Coil 1a has a central axis parallel to the multilayer substrate, and includes a winding portion parallel to the multilayer substrate and a winding portion perpendicular to the multilayer substrate. The coil 1a is preferably configured in a form in which unit windings, each of which is a pattern in which a conducting wire having a cross-sectional shape of a quadrangle, a circle, or the like is repeatedly connected electrically in series. The form of the coil 1a and the unit winding thereof in this specification widely includes any form for functioning as an outer conductor of a shield wire. Preferably, the winding portion parallel to the multilayer substrate of the coil 1a is formed as a part of the conductive layer to be laminated, and the winding portion perpendicular to the multilayer substrate is connected between adjacent conductive layers via an insulating layer. Bumps, vias, or through holes are formed. By forming the coil 1a in this manner, the coil 1a can be simultaneously formed in the multilayer substrate in a multilayer substrate manufacturing process using a known multilayer substrate (printed substrate) manufacturing technique such as a build-up method. It becomes possible. The conductive wire 1b is formed by interposing the coil 1a and an insulating layer inside the coil 1a in the manufacturing process of the multilayer substrate. The multilayer substrate 1c is a substrate configured by laminating insulating layers. In the actual step of forming the multilayer substrate 1c, insulating layers and conductive layers are alternately stacked. The conductive layer portion becomes a part of the coil 1a, and the other insulating layer portion becomes the multilayer substrate 1c.
[0028]
Next, the configuration of the shield wire 2 in the multilayer substrate according to the second embodiment of the present invention will be described. FIG. 1B is a perspective view showing a schematic configuration of the shield wire 2 in the multilayer substrate. The multilayer substrate inner shield wire 2 includes a coil 2a, a conductive wire 2b, and a multilayer substrate 2c. The unit windings of the coil 2a each have a spiral pattern that turns in the opposite direction when viewed from the same direction as the other adjacent unit windings. Are connected to each other at the tips or ends of the pattern. By configuring the coil 2a as such, the number of turns in the unit winding can be made larger than 1, and a greater shielding effect can be obtained. The conducting wire 2b and the multilayer substrate 2c are the same components as those in the first embodiment.
[0029]
Next, the configuration of the shield wire 3 in the multilayer substrate according to the third embodiment of the present invention will be described. FIG. 1C is a perspective view showing a schematic configuration of the shield wire 3 in the multilayer substrate. The multilayer substrate inner shield wire 3 includes an outer conductor 3a, a conductive wire 3b, and a multilayer substrate 3c. The outer conductor 3a includes a conductor portion parallel to the multilayer substrate 3c and a conductor portion perpendicular to the multilayer substrate. The conductor portion may be strip-shaped or linear. FIG. 1C shows an example of a cage-shaped outer conductor composed of linear conductor portions. The conducting wire 3b and the multilayer substrate 3c are the same components as those in the first embodiment.
[0030]
Next, the configuration of the shield wire 4 in the multilayer substrate according to the fourth embodiment of the present invention will be described. FIG. 1D is a perspective view showing a schematic configuration of the shield wire 4 in the multilayer substrate. The shield wire 4 in the multilayer substrate is composed of an external conductor (a parallel external conductor 4a parallel to the multilayer substrate 4d and a vertical external conductor 4b perpendicular to the multilayer substrate 4d), a conductive wire 4c, and a multilayer substrate 4d. The parallel outer conductor 4a is a conductor strip. By configuring in this way, in the laminating process of the multilayer substrate, it is not necessary to perform a fine etching process on the conductor portion parallel to the multilayer substrate 4c, and the shielding effect is achieved because the surface is shielded not by the line. There is an advantage that increases. The vertical outer conductor 4b is preferably a linear conductor. The conducting wire 4c and the multilayer substrate 4d are the same components as those in the first embodiment. FIGS. 1E and 1F are examples of other coil structures. In these examples, the coil is configured only by a winding portion in a direction parallel to or orthogonal to the central axis of the coil.
[0031]
Now, the operation of the shield wires 1 to 4 in the multilayer substrate will be described. The shield wires 1 to 4 in the multilayer substrate are also suitable for use as an interposer for mounting a semiconductor chip constituting a monolithic IC or the like thereon. In addition, the shield wires 1 to 4 in the multilayer board can be formed with other circuit elements inside or mounted outside, and are composed of such other circuit elements and shield wires 1 to 4 in the multilayer board. Therefore, it is possible to configure a semiconductor package in which the function of the circuit is added to the function of the semiconductor chip itself. For the shield wires 1 to 4 in the multilayer substrate, the length of the shield wire can be easily and almost arbitrarily set by adjusting the extension direction of the coil or the outer conductor. The shield wires 1 to 4 in the multilayer substrate are preferably supplied with a current such as a signal that is not preferably affected by noise. At this time, when shielding static induction noise, the coil or the outer conductor may be grounded at any one point. This achieves electrostatic shielding. Moreover, when shielding electromagnetic induction noise, it is good to use like a coaxial cable by making the return path of the electric current sent through a conducting wire into a coil or an external conductor. Thereby, electromagnetic shielding is achieved. Further, not only does the lead wire not be affected by external noise, but also the current flowing through the lead wire does not affect other wiring, elements, and the like.
[0032]
The present invention applies this coaxial cable-like structure to signal lines of printed circuit boards, ICs, and electronic equipment. That is, by sequentially forming an insulating layer, drilling holes, and forming a conductor pattern in parallel with the substrate plane, a part of the coil is formed in parallel with the substrate plane, and this is repeated to make electrical connection. A coiled circuit having a circuit surface in a direction perpendicular to the plane can be formed in a spiral shape. By forming signal lines in a direction parallel to the substrate plane at the time of creating these coils, a circuit can be formed in both the substrate plane, the vertical direction, and the plane direction.
[0033]
In a similar structure, a coil can be formed in a plane parallel to the substrate plane, and a signal line penetrating through the coil can be formed using a via hole or the like. However, the signal line is very delicate, and it is difficult to form a very uniform circuit in a direction perpendicular to the substrate. Further, it is practically impossible to form the signal line only in the direction perpendicular to the substrate plane, and it is necessary to form the signal line in a plane parallel to the substrate plane. With this method, it is impossible to shield a signal line formed on a plane parallel to the substrate plane.
[0034]
Moreover, if the method of this invention is used, a coil can be simply obtained only in a desired part. It is possible to take countermeasures against electromagnetic waves inside the substrate, which has never been used before. Furthermore, if necessary, this method can be applied to a part that may generate an electromagnetic wave so that the electromagnetic wave does not leak outside the part.
[0035]
At this time, the method of the present invention cannot cover the entire periphery of the signal line as in a general coaxial cable, but in the high-frequency region that has become mainstream in recent electronic and electrical equipment, It is known that there is no problem in the shielding effect even with a structure having a gap in the “cover”. Furthermore, in the method of the present invention, since the extending direction of the coil can be set to an arbitrary direction on the substrate plane, the coil can be formed in any direction by the same process as required.
[0036]
Next, the manufacturing method of the shield wires 1 to 4 in the multilayer board according to the present invention will be described together with advantages compared with the prior art. A description will be given of a shield using a single layer coil shown in FIG. 1A in the case of a shield wire 1 in a multilayer substrate using an organic material as an insulator. First, as shown in FIG. 2, a core substrate 1d on which a through hole that is a part of a coil and a conductor 1b that is a signal line are formed is prepared. As the material, a known and commonly used copper-clad laminate such as a glass epoxy resin, a bismaleimide-triazine substrate, or a substrate using a polyphenylene ether resin, a polyether ether ketone resin, a benzocyclobutene resin or the like having excellent dielectric properties can be used. . Drilling can be performed by a widely used method such as a drill or a carbon dioxide laser or a YAG laser. The patterning of the conductor can be performed by a known and common method such as a subtractive method or an additive method.
[0037]
Subsequently, the outermost layer 1e is laminated and formed on both surfaces of the core substrate 1d as shown in FIG. The same material and method as the core material can be used as the material for the insulating layer, the hole making method, and the patterning method.
[0038]
For the lamination and formation of the outermost layer, an insulating layer and a conductive layer are formed on both sides of the inner layer material, and patterning and electrical connection may be performed. Several methods will be described with specific examples.
[0039]
The case of the so-called build-up method will be described. An insulating layer is formed on the substrate made of the inner layer material. Insulating layer is made of glass epoxy or aramid resin prepreg, liquid or film-like thermoplastic or thermosetting resin composition, or copper foil with resin, generally integrated with copper foil and insulating resin layer Can be used.
[0040]
The insulating layer is formed as follows, for example. As shown in FIG. 4 (a), prepregs 5, unpatterned copper foil 6 or copper foil with resin 7 as shown in FIG. 4 (b) is disposed on both surfaces of the core substrate substrate 1d. As shown in FIG. 5, these are collectively laminated and cured by a laminating press method to produce an integrated insulating layer and conductive layer. Alternatively, as shown in FIG. 6, a liquid composition is applied onto the substrate 1d by a known and common method such as screen printing, curtain coating, spray coating, and the like, and cured by UV, electron beam, heat, or the like. Or a film-like composition is stuck on the said board | substrate by methods, such as a roll and a laminate, and it is made to harden | cure by a predetermined method, and the insulating layer 8 is obtained.
[0041]
Subsequently, a via is formed. Vias 9 are formed at predetermined positions on the substrate obtained by the above method using a drill, laser, or the like. 7A shows the case where the prepreg 5 and the copper foil 6 are used as the insulating layer and the conductive layer. Similarly, FIG. 7B shows the copper foil 7 with resin, and FIG. 7C shows the liquid or film-like thermoplastic. Or it describes about the case where the thermosetting resin composition 8 is used. When a conductive layer is formed together with an insulating layer using a prepreg or a copper foil with a resin, if a carbon dioxide laser widely used for the formation of blind vias is used, the conductive material at a predetermined position is previously prepared as necessary. You may perform what is called a mask process which removes a body by an etching.
[0042]
When a conductive layer is formed together with an insulating layer using a prepreg or a copper foil with resin, for example, as shown in FIG. 8A, a conductive paste 10 in which conductive powder such as silver or copper is blended is printed in the via. Then, it is embedded by a method such as dispensing and cured by a predetermined method. Alternatively, as shown in FIG. 8 (b), a normal through-hole plating, that is, a method of forming a plating layer 11 by a method of performing electroless plating after providing a plating catalyst in a via and then performing electrolytic plating. An electrical connection is achieved. When an insulating layer is formed using a liquid or film-like composition, as shown in FIG. 8C, for example, a copper foil 12 is pressed to form a conductive layer on the outside of the insulating layer. Then, the blind via is made conductive by the conductive paste 10 or the plating layer 11 and connected. In this case, the blind via may be made conductive first. Further, as shown in FIG. 8D, a catalyst is applied to the substrate on which the insulating layer and the blind via are formed, and an electroless plating process is performed. It is also possible to carry out formation and blind via conduction at once. In this case, the blind via can be made conductive by using a conductive paste.
[0043]
Alternatively, the insulating layer, the conductive layer, and the electrical connection can be collectively performed by the following method. That is, as shown in FIG. 9, after forming a conductive bump 14 having a pointed tip using a conductive paste or the like at a predetermined location on the inner layer circuit 1d, the prepreg 5 and the copper foil 6 (FIG. 9A) are formed. ), Or a conductive bump 14 sharpened by pressing after placing the film-like insulator 8 and the copper foil 6 (FIG. 9B) or the resin-attached copper foil 7 (FIG. 9C). Penetrates the insulating layer and realizes connection with the conductive layer.
[0044]
In addition, when using the above-mentioned liquid or film-like insulating material using a through-hole substrate connected by plating, or when further laminating on an insulating layer having a blind via once formed by a build-up method, The through holes or blind vias may be filled by hole filling ink or plating treatment to smooth the surface.
[0045]
Or it can also laminate | stack collectively with the following method. A case of a four-layer structure using a glass epoxy prepreg as an insulating layer will be described. That is, as shown in FIG. 10, a predetermined position on the base material 15 side of the copper-clad single-sided glass epoxy substrate is punched using a laser or the like. Subsequently, electroplating is performed using the copper foil 16 as an electrode, and the resulting holes are filled with plating 17. On top of that, low melting point metal bumps 18 are subsequently formed by plating.
[0046]
The copper foil 16 is etched into a predetermined pattern as shown in FIG. When the conductor portion parallel to the multilayer substrate of the outer conductor is used as a conductor strip (in the case of the shield wire 4 in the multilayer substrate), this etching process is unnecessary. On the bump side, the same composition 19 as that used for the insulating layer is thinly applied and semi-cured. What is manufactured from this single-sided substrate is the outermost layer, that is, the first and fourth layers.
[0047]
Subsequently, as shown in FIG. 12, the inner layer 1d and the outermost layer of FIG. 11 are aligned, and the semi-cured composition by pressing is removed from the bump portion, and at the same time the interlayer insulating layer is formed. The part is electrically connected to the inner-layer conductor, and the multi-layer substrate shield wire 1 in which the signal line is arranged through the coil having a four-layer structure is manufactured. By applying this method, further multilayering can be easily performed.
[0048]
If it is desired to make the spiral pattern more dense, further multilayering is required. Further multilayering is possible by using any of the above methods.
[0049]
By applying these methods, if necessary, for example, a multilayer substrate internal shield wire 2 having a structure in which a signal line is shielded by a multilayer coil shown in FIG. The in-substrate shield wire 3 can also be easily manufactured.
[0050]
Further, when various substrates are manufactured by the above various laminating methods, if the above method is applied at a predetermined position, an electronic circuit element including the structure of the shield wires 1 to 4 in the multilayer substrate of the present invention can be easily manufactured. it can.
[0051]
Even when a ceramic material is used as an insulating material, it can be manufactured basically by a process similar to that of an organic material, that is, by forming a part of a coil and a signal line in each layer and laminating them. The shielded wire of the present invention can be formed by sequentially performing hole forming in a green sheet, hole filling with a conductive paste, pattern printing, lamination, and firing, which are conventionally performed.
[0052]
The process of simultaneously forming a coil or outer conductor having a central axis in the direction parallel to the substrate plane and a conductor on a semiconductor substrate will be described below. An example in which the structure of the shield wire 1 in the multilayer substrate of FIG. 1 is formed on a so-called electrode wiring layer on a silicon wafer where a transistor is formed and an electrode portion is further formed of tungsten or the like is shown. By applying this method, the number of turns, the number of rows (layers), the formation direction, and the like can be arbitrarily set.
[0053]
First, as shown in FIG. 13, a lowermost insulating layer 21 is formed on a silicon wafer 20 on which transistors and electrode portions are formed. It can be formed by forming a silicon oxide film using a vapor phase method such as CVD, or by post-baking an organic material such as polyimide or benzocyclobutene, which has recently been attracting attention, after spin coating. Subsequently, as shown in FIG. 14, holes 22 where necessary are formed using various lasers. The hole 22 is a place for electrical connection with the lower electrode portion. Subsequently, as shown in FIG. 15, a conductive pattern 23 is formed. A commonly used aluminum sputtering or copper layer is formed using a vapor phase method such as CVD or a wet method such as plating. Next, patterning is performed by exposure and etching. In this case, the conductive layer may be formed after the previously patterned resist layer is formed. In this step, the hole 22 drilled in the step shown in FIG. 14 is also made conductive, and the first layer and the second layer are electrically connected. Before the exposure process, the surface is usually flattened by physical polishing or a method combining chemical polishing and physical polishing called CMP.
[0054]
Next, as shown in FIG. 16, the second insulating layer 24 is formed. Next, as shown in FIG. 17, a second layer of conductive pattern 25 is formed by drilling again and forming a conductor pattern. At this time, a conducting wire can be formed at the same time. Next, as shown in FIG. 18, the third insulating layer 26 is formed by the above-described method, drilled, made conductive, and patterned to form the third conductive pattern 27, and the second layer and the third layer are electrically connected. I take the. At this stage, the successor as shown in FIG. 1 can be formed on the semiconductor. By applying this operation, it is possible to easily increase / decrease the number of turns, increase / decrease the number of rows (layers), and form a plurality of shield wires having different extension directions.
[0055]
When the insulating layer is formed and the conductive layer is formed after the hole is formed and the electrical connection between the lines is performed, as shown in FIG. 19, when the hole portion (via hole) 28 is filled with the conductor 29, the coil cross section is shown in FIG. As shown, a structure generally referred to as a stacked via, that is, a structure with a via hole can be formed again on the filled via hole, and the sides of the coil can be made straight.
[0056]
After a desired shield line is formed in the multilayer substrate on the silicon wafer 20, the silicon wafer 20 and the multilayer substrate including the shield line are cut into semiconductor chips.
[0057]
Note that the silicon wafer 20 can be divided into chips before the multilayer substrate containing the shield wire is stacked on the silicon wafer 20. In this case, a multilayer substrate containing a shield wire may be laminated on the outer surface of the semiconductor chip that has been cut in advance in the same manner as in the above process.
[0058]
In addition, a stacked via structure cannot be formed by a generally used method, that is, a method in which a via hole is not filled with a conductor. At that time, the manufactured coil has a cross section in which the via hole connection portion is stepped as shown in FIG. Even if it becomes such a structure, it does not affect the shielding effect practically.
[0059]
【The invention's effect】
As described above, the structure manufactured by the method of the present invention can be greatly reduced in size and shielded compared to the conventional structure by covering the signal line with the simultaneously formed coil or external conductor. Increases effectiveness.
[Brief description of the drawings]
FIG. 1 (a) is a perspective view showing a schematic configuration of a shield wire 1 in a multilayer board according to a first embodiment of the present invention, and FIG. 1 (b) is a diagram according to a second embodiment of the present invention. It is a perspective view which shows schematic structure of the shield wire 2 in a multilayer board | substrate, (c) is a perspective view which shows schematic structure of the shield wire 3 in the multilayer board | substrate which concerns on the 3rd Embodiment of this invention, (d) These are perspective views which show schematic structure of the shield wire 4 in the multilayer board | substrate which concerns on the 4th Embodiment of this invention, (e) And (f) is a figure which shows the example of the structure of another coil.
FIG. 2 is a perspective conceptual view of an initial stage of manufacturing shield wires 1 to 4 in a multilayer substrate.
FIG. 3 is a perspective conceptual diagram showing an example of a method for manufacturing shield wires 1 to 4 in a multilayer substrate.
FIG. 4 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 5 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 6 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 7 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 8 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 9 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 10 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 11 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in a multilayer substrate.
FIG. 12 is a perspective conceptual view showing an example of a manufacturing method of shield wires 1 to 4 in the multilayer substrate.
FIG. 13 is a cross-sectional view at the initial stage of manufacture when the shield wires 1 to 4 in the multilayer substrate are formed on a semiconductor wafer.
FIG. 14 is a cross-sectional view for explaining via formation.
FIG. 15 is a cross-sectional view for explaining the formation of a conductive pattern for forming a circuit.
FIG. 16 is a cross-sectional view for explaining the formation of a second insulating layer.
FIG. 17 is a cross-sectional view for explaining formation of a second conductive pattern.
FIG. 18 is a conceptual cross-sectional view of a shield wire in a multilayer substrate formed on a semiconductor wafer.
FIG. 19 is a conceptual sectional view of a via.
FIG. 20 is a conceptual cross-sectional view showing an example of a shield wire in a multilayer substrate formed on a semiconductor wafer.
FIG. 21 is a conceptual cross-sectional view showing an example of a shielded wire in a multilayer substrate formed on a semiconductor wafer.
[Explanation of symbols]
1 Shield wire in multilayer board
1a coil
1b Conductor
1c Multilayer substrate
1d core substrate
1e Outermost layer
2 Shield wire in multilayer board
2a coil
2b conductor
2c Multilayer substrate
3 Shield wire in multilayer board
3a Outer conductor
3b conductor
3c multilayer board
4 Shield wire in multilayer board
4a Parallel outer conductor
4b Vertical outer conductor
4c lead wire
4d multilayer board
5 prepreg
6 Copper foil
7 Copper foil with resin
8 Insulating layer
9 Via
10 Conductive paste
11 Plating layer
12 Copper foil
13 Conductive layer
14 Conductive bump
15 Copper-clad single-sided epoxy board
16 Copper foil
17 plating
18 Low melting point metal bump
19 Insulator composition
20 Silicon wafer
21 Insulating layer
22 holes
23 Conductive pattern
24 Second insulating layer
25 Second conductive pattern
26 Third insulating layer
27 Third conductive pattern
28 Via
29 Conductor

Claims (17)

多層基板と一体的に形成されるコイルであって、当該多層基板に平行な巻線部分及び当該多層基板に垂直な巻線部分を含むコイルと、
前記多層基板と一体的に形成される導線であって、前記コイルの内部に形成される導線と、を有することを特徴とする多層基板内シールド線。A coil integrally formed with the multilayer substrate, the coil including a winding portion parallel to the multilayer substrate and a winding portion perpendicular to the multilayer substrate;
A multi-layer substrate shield wire comprising: a conductive wire integrally formed with the multi-layer substrate, wherein the conductive wire is formed inside the coil. 前記コイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び
前記コイルの互いに隣接する単位巻線の組は、当該螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする請求項１に記載の多層基板内シールド線。Each unit winding of the coil has a spiral pattern that swirls in opposite directions when viewed from the same direction as the other adjacent unit windings, and a set of unit windings adjacent to each other of the coil. Are connected alternately at the tips or ends of the spiral pattern. The shield wire in a multilayer substrate according to claim 1, wherein: 前記コイルは、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする請求項１又は２に記載の多層基板内シールド線。  In the coil, a winding portion parallel to the multilayer substrate is formed as a part of a laminated conductive layer, and a winding portion perpendicular to the multilayer substrate passes between the conductive layers adjacent to each other via the insulating layer. 3. The multilayer substrate internal shield wire according to claim 1, wherein the shield wire is formed as a connecting bump. 前記コイルは、ビルドアップ工法により、前記多層基板に平行な巻線部分が、積層された導電層の一部として形成され、前記多層基板に垂直な巻線部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする請求項１又は２に記載の多層基板内シールド線。  In the coil, a winding portion parallel to the multilayer substrate is formed as a part of the laminated conductive layer by a build-up method, and the winding portion perpendicular to the multilayer substrate is adjacent to the multilayer substrate through the insulating layer. 3. The shield wire in a multilayer substrate according to claim 1, wherein the shield wire is formed as a via or a through hole connecting between conductive layers. 多層基板と一体的に形成される外部導体であって、当該多層基板に平行な導体部分及び当該多層基板に垂直な導体部分を含む外部導体と、
前記多層基板と一体的に形成される導線であって、前記外部導体の内部に形成される導線と、を有することを特徴とする多層基板内シールド線。An outer conductor integrally formed with the multilayer substrate, the outer conductor including a conductor portion parallel to the multilayer substrate and a conductor portion perpendicular to the multilayer substrate;
A shield wire in a multilayer board, comprising: a conductor wire formed integrally with the multilayer substrate, the conductor wire formed inside the outer conductor. 前記外部導体は、前記多層基板に平行な導体部分が導体ストリップであることを特徴とする請求項５に記載の多層基板内シールド線。  6. The shield wire in a multilayer board according to claim 5, wherein the outer conductor has a conductor strip parallel to the multilayer board. 前記外部導体は、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を介して隣接する前記導電層間を接続するバンプとして形成されることを特徴とする請求項５又は６に記載の多層基板内シールド線。  The outer conductor has a conductor portion parallel to the multilayer substrate formed as a part of the laminated conductive layer, and a conductor portion perpendicular to the multilayer substrate connects the adjacent conductive layers via the insulating layer. The multi-layer substrate shield wire according to claim 5, wherein the shield wire is formed as a bump to be formed. 前記外部導体は、ビルドアップ工法により、前記多層基板に平行な導体部分が、積層された導電層の一部として形成され、前記多層基板に垂直な導体部分が、前記絶縁層を通して隣接する前記導電層間を接続するビア或いはスルーホールとして形成されることを特徴とする請求項５又は６に記載の多層基板内シールド線。  The outer conductor is formed by a build-up method in which a conductor portion parallel to the multilayer substrate is formed as a part of a laminated conductive layer, and a conductor portion perpendicular to the multilayer substrate is adjacent to the conductive layer through the insulating layer. 7. The shielded wire in a multilayer substrate according to claim 5, wherein the shield wire is formed as a via or a through hole connecting between layers. 請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板が外面に積層されたことを特徴とする半導体チップ。  9. A semiconductor chip, wherein a multilayer substrate including the shield wire in the multilayer substrate according to claim 1 is laminated on an outer surface. 請求項１乃至８のいずれか１項に記載の多層基板内シールド線を含む多層基板上に搭載されたことを特徴とする電子回路素子。  An electronic circuit element mounted on a multilayer substrate including the shield wire in the multilayer substrate according to any one of claims 1 to 8. 多層基板を構成する１つの絶縁層を形成するステップと、
前記多層基板に平行なコイルの巻線部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、
導線を、前記コイルの内側に当該コイルと前記絶縁層を介在させて形成するステップと、
前記多層基板に平行なコイルの前記巻線部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成するステップと、
絶縁層を形成する前記ステップ、前記多層基板に平行なコイルの巻線部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直なコイルの巻線部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行なコイルの巻線部分と前記多層基板に垂直なコイルの巻線部分とで前記多層基板内に支持される所定のコイルが形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする多層基板内シールド線の製造方法。Forming one insulating layer constituting the multilayer substrate;
Forming at least a part of a winding portion of a coil parallel to the multilayer substrate on an insulating layer in the multilayer substrate;
Forming a conducting wire with the coil and the insulating layer interposed inside the coil; and
Forming a vertical connection portion for electrically connecting at least a part of the winding portions of the coil parallel to the multilayer substrate between insulating layers, thereby at least a portion of the winding portion of the coil perpendicular to the multilayer substrate; Forming a step;
Forming the insulating layer; forming at least part of a coil winding portion parallel to the multilayer substrate; and forming at least part of a coil winding portion perpendicular to the multilayer substrate. Until a predetermined coil supported in the multilayer substrate is formed by a coil winding portion parallel to the multilayer substrate and a coil winding portion perpendicular to the multilayer substrate. And a step of repeating as appropriate for the portion of the multilayer substrate formed in the method. 前記所定のコイルの単位巻線は、隣接する他の単位巻線と同じ方向から見た場合に互いに反対方向に旋回する螺旋状のパターンをそれぞれ有し、及び
前記所定のコイルの互いに隣接する単位巻線の組は、前記螺旋状のパターンの先端同士又は末端同士において交互に接続されることを特徴とする請求項１１に記載の多層基板内シールド線の製造方法。The unit windings of the predetermined coil each have a spiral pattern that turns in opposite directions when viewed from the same direction as the other adjacent unit windings, and the units adjacent to the predetermined coil The method of manufacturing a shield wire in a multilayer board according to claim 11, wherein the winding sets are alternately connected at the tips or ends of the spiral pattern. 多層基板を構成する１つの絶縁層を形成するステップと、
前記多層基板に平行な外部導体の導体部分の少なくとも一部を前記多層基板内の絶縁層上に形成するステップと、
導線を、前記外部導体の内側に当該外部導体と前記絶縁層を介在させて形成するステップと、
前記多層基板に平行な外部導体の前記導体部分の少なくとも一部同士を絶縁層間で電気的に接続する垂直接続部を形成し、それによって前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成するステップと、
絶縁層を形成する前記ステップ、前記多層基板に平行な外部導体の導体部分の少なくとも一部を形成する前記ステップ、及び前記多層基板に垂直な外部導体の導体部分の少なくとも一部を形成する前記ステップの少なくともいずれかを、前記多層基板に平行な外部導体の導体部分と前記多層基板に垂直な外部導体の導体部分とで前記多層基板内に支持される所定の外部導体が形成されるまで、それまでに形成された多層基板の部分に対して適宜反復するステップと、を具備することを特徴とする多層基板内シールド線の製造方法。Forming one insulating layer constituting the multilayer substrate;
Forming at least a portion of a conductor portion of an outer conductor parallel to the multilayer substrate on an insulating layer in the multilayer substrate;
Forming a conducting wire by interposing the outer conductor and the insulating layer inside the outer conductor;
Forming a vertical connecting portion for electrically connecting at least a portion of the conductor portions of the outer conductor parallel to the multilayer substrate between insulating layers, thereby at least a portion of the conductor portion of the outer conductor perpendicular to the multilayer substrate; Forming a step;
Forming the insulating layer; forming at least part of a conductor portion of the outer conductor parallel to the multilayer substrate; and forming at least part of the conductor portion of the outer conductor perpendicular to the multilayer substrate. Until a predetermined outer conductor supported in the multilayer substrate is formed by the conductor portion of the outer conductor parallel to the multilayer substrate and the conductor portion of the outer conductor perpendicular to the multilayer substrate. And a step of appropriately repeating the portion of the multilayer substrate formed so far, and a method of manufacturing a shield wire in the multilayer substrate. 前記外部導体の多層基板に平行な導体部分は、導体ストリップであることを特徴とする請求項１３に記載の多層基板内シールド線の製造方法。  The method of manufacturing a shield wire in a multilayer board according to claim 13, wherein the conductor portion of the outer conductor parallel to the multilayer board is a conductor strip. 請求項１１乃至１４のいずれか１項に記載の多層基板内シールド線の製造方法のステップを有し、
前記多層基板内シールド線は半導体ウェーハの外面に積層されるものであり、
前記多層基板内シールド線が積層された前記半導体ウェーハを半導体チップ単位に切り分けるステップ、
を更に有することを特徴とする、半導体チップの製造方法。The method of manufacturing a shield wire in a multilayer substrate according to any one of claims 11 to 14,
The multilayer substrate inner shield wire is laminated on the outer surface of the semiconductor wafer,
Cutting the semiconductor wafer on which the shield wire in the multilayer substrate is laminated into semiconductor chips,
A method for manufacturing a semiconductor chip, further comprising: 請求項１１乃至１４のいずれか１項に記載の多層基板内シールド線の製造方法のステップを有し、
前記多層基板内シールド線は半導体チップの外面に積層されることを特徴とする、半導体チップの製造方法。The method of manufacturing a shield wire in a multilayer substrate according to any one of claims 11 to 14,
The method of manufacturing a semiconductor chip, wherein the multi-layer substrate shield wire is laminated on an outer surface of the semiconductor chip. 請求項１１乃至１４のいずれか１項に記載の多層基板内シールド線の製造方法のステップを有し、
前記多層基板内シールド線を含む多層基板の上に電子回路素子が搭載されることを特徴とする、電子回路素子の製造方法。The method of manufacturing a shield wire in a multilayer substrate according to any one of claims 11 to 14,
An electronic circuit element manufacturing method, wherein an electronic circuit element is mounted on a multilayer substrate including the shield wire in the multilayer substrate.
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