JP2005340855A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】従来方法では、ＴｉＳｉ₂膜のグレインサイズよりも小さな配線幅の配線のシリサイド化でも、グレインサイズよりも大きな配線幅の配線のシリサイド化と比べ、低いシート抵抗が得られない。そこで、耐熱性が高く、炉アニールにて９００℃、３０分程度行っても凝集することがないチタンシリサイド膜を製造する。
【解決手段】シリコン上に窒素原子に比べチタン原子が多く含まれた窒化チタン膜を堆積する工程と、前記シリコンと窒化チタン膜を熱処理により反応させチタンシリサイドを形成する工程において、上記シリコンの表面近傍の酸素濃度が１×１０¹⁸個／ｃｍ³以下である。
【選択図】 図１

Description

本発明は、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法に関する。

従来の自己整合シリサイド化技術に関する製造方法は、図１２に示すような方法がある。まず、図１２（ａ）に示すように、半導体基板４０１上にフィールド酸化膜４０２、ゲート酸化膜４０３、側壁が絶縁膜４０５で覆われた多結晶シリコンよりなるゲート電極４０４を形成する工程と、図１２（ｂ）に示すように、酸化膜４０６を堆積した後、該酸化膜４０６を介して、ソース、ドレインとなる領域に高濃度の不純物イオンたとえば、ＮＭＯＳの場合、砒素イオン、ＰＭＯＳの場合、ボロンイオン等を注入した後、活性化の為の熱処理（たとえば、窒素雰囲気中で、９００℃、１０分）を行い、ソース、ドレイン領域４０７を形成する工程と、図１２（ｃ）に示すように、フッ酸を含む溶液等により、ソース、ドレイン領域４０７、及びゲート電極４０４上の上記酸化膜４０６を除去した後、チタン金属膜４０８をスパッター法により、アルゴン雰囲気中で堆積する工程と、図１２（ｄ）に示すように、窒素雰囲気中で、６５０℃、２０秒程度の第一の急速加熱処理を行い、ソース、ドレイン領域４０７及び、ゲート電極４０４のシリコンとチタン金属を反応させ、化学量論的に準安定な、ＴｉＳｉ₂ Ｃ４９結晶構造のチタンシリサイド膜４０９を形成する工程と（このとき、該チタン金属膜４０８表面は、窒化チタン膜４１０に変化する）、図１２（ｅ）に示すように、硫酸と、過酸化水素水の混合溶液で、未反応のチタン金属４０８、及び、上記第一の急速加熱処理により形成された窒化チタン膜４１０を選択的にエッチング除去した後、窒素雰囲気中で、８００℃、２０秒程度の第２の急速加熱処理により、上記チタンシリサイド膜４０９を、化学量論的に安定な、ＴｉＳｉ₂ Ｃ５４結晶構造のチタンシリサイド膜４１１に変化させる工程とにより一般的に製造されている。

シリコン半導体装置に於ては、トランジスタ形成プロセスを経た後、その上に層間絶縁膜を堆積し、該層間絶縁膜の緻密化及び、リフローの為のアニール工程が必要となる。通常、アニール工程は、８５０℃以上で効果が有り、９００℃以上でなお良い。

しかしながら、従来のチタンシリサイド膜形成工程では、（１）ＴｉとＳｉの反応系に於て、いくら装置、環境の清浄度を向上しようとも、工程に起因する（酸化膜を介しての不純物イオン注入）酸素の混入が避けられず、Ｔｉ、Ｓｉ、Ｏの３元系でのシリサイド化反応となる。（２）上記３元系でのシリサイド化反応では、ＴｉＳｉ₂の粒界に、優先的にＳｉＯ₂が形成され、シート抵抗が高くなり、且つ、耐熱性が悪くなる。特にＴｉＳｉ₂のグレインサイズよりも小さい配線幅の配線のシリサイド化で、該問題点が顕著となる。つまり、ＴｉＳｉ₂のグレインサイズよりも小さい配線幅の配線のシリサイド化については、９００℃以下のＲＴＡ処理で、Ｃ４９からＣ５４結晶構造への変化が起こりにくく、非常に抵抗の高いチタンシリサイド膜となる。逆に高温９００℃以上のＲＴＡを行った場合、Ｃ４９からＣ５４結晶構造への変化は起こりやすくなるが、広い配線幅の配線をシリサイド化したときのシリサイド膜と比較し、耐熱性が悪くなり凝集しやすいうえ、更に広い配線幅のシリサイド膜でも凝集が始まるため、確実に凝集するという問題がある。（４）従来のシリサイド化技術により、シリサイド膜を形成した後、層間膜リフローの為、８００℃を越えるような熱処理を行った場合、凝集が発生し、チタンの拡散により、ソース、ドレイン領域の接合リークが増大すると共に、ゲート酸化膜の信頼性が劣化する。また、配線抵抗が上昇し、特に、ＴｉＳｉ₂のグレインサイズより小さい線幅の配線のシリサイド化（たとえばゲート電極）に関しては、シリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、シート抵抗が上昇する。

そこで、本発明の目的は、上記問題点を解決しうる半導体装置の製造方法を提供することにある。

本発明の半導体装置の製造方法は、ソースおよびドレイン領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、シリサイド化反応によって前記シリサイド膜を形成する際、少なくとも前記シリサイド膜が形成される領域のシリコン基板表面の酸素濃度を１×１０^１８個／ｃｍ^３以下にすることを特徴とするものである。

また、本発明の半導体装置の製造方法は、ソースおよびドレイン領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、シリコン基板上にシリサイド膜を形成するための膜を堆積する工程と、シリサイド化反応によって前記シリサイド膜を形成する工程とを包含し、前記シリサイド化反応前の前記シリコン基板表面の酸素濃度を、１×１０^１８個／ｃｍ^３以下にすることを特徴とするものである。

また、本発明の半導体装置の製造方法は、ソースおよびドレイン領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、表面の酸素濃度が１×１０^１８個／ｃｍ^３以下となるシリコン基板を供給する工程と、前記シリコン基板上にシリサイド膜を形成するための膜を堆積する工程と、シリサイド化反応によって前記シリサイド膜を形成する工程とを包含することを特徴とするものである。

また、本発明の半導体装置の製造方法は、ソース、ドレイン、およびゲート領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、シリサイド化反応によって前記シリサイド膜を形成する際、少なくとも前記シリサイド膜が形成される領域の、シリコン基板表面の酸素濃度およびゲート電極の酸素濃度を１×１０^１８個／ｃｍ^３以下にすることを特徴とするものである。

また、本発明の半導体装置の製造方法は、ソース、ドレイン、およびゲート領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、シリコン基板上およびゲート電極上に、前記シリサイド膜を形成するための膜を堆積する工程と、シリサイド化反応によって前記シリサイド膜を形成する工程とを包含し、前記シリサイド化反応前の前記シリコン基板表面の酸素濃度および前記ゲート電極の酸素濃度を、１×１０^１８個／ｃｍ^３以下にすることを特徴とするものである。

また、本発明の半導体装置の製造方法は、ソース、ドレイン、およびゲート領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、表面の酸素濃度が１×１０^１８個／ｃｍ^３以下となるシリコン基板を供給する工程と、酸素濃度が１×１０^１８個／ｃｍ^３以下となるゲート電極を形成する工程と、前記シリコン基板上および前記ゲート電極上にシリサイド膜を形成するための膜を堆積する工程と、シリサイド化反応によって前記シリサイド膜を形成する工程とを包含することを特徴とするものである。

前記ゲート電極が多結晶シリコン膜であることを特徴としてもよい。

前記ゲート電極が非晶質シリコン膜であることを特徴としてもよい。

本発明によるチタンシリサイドの製造方法において、シリコン上に窒素原子に比べチタン原子が多く含まれた窒化チタン膜を堆積する工程と、前記シリコンと窒化チタン膜を熱処理により反応させチタンシリサイドを形成する工程において、上記シリコンの表面近傍の酸素濃度が１×１０¹⁸個／ｃｍ³以下であることを特徴とする。

また、本発明のチタンシリサイドの製造方法において、上記シリコンとはゲート電極となる多結晶シリコン膜であることを特徴とする。

また、本発明のチタンシリサイドの製造方法において、上記多結晶シリコン膜は、ロードロック室を備えたＬＰ−ＣＶＤ装置によって堆積され、前記ロードロック室の露点は−１００℃以下に保たれていることを特徴とする。

また、本発明のチタンシリサイドの製造方法において、シリコン基板上に窒化チタン膜を堆積する工程と、前記シリコン基板と窒素原子に比べチタン原子が多く含まれた窒化チタン膜を熱処理により反応させチタンシリサイドを形成する工程において、前記シリコン基板にはＩＧ処理を行い、シリサイド化反応前の半導体基板表面の酸素濃度を１×１０¹⁸個／ｃｍ³以下とすることを特徴とする。

また、本発明のチタンシリサイドの製造方法において、上記窒化チタン膜は、チタンターゲットを用いて、アルゴンガスと窒素ガスの混合ガスの中で、反応性スパッタ法により堆積し、前記アルゴンガスと、窒素ガスの混合比における窒素ガスの割合は、０．１〜１０％の範囲であることを特徴とする。

本発明によれば、ＴｉＳｉ₂ Ｃ５４結晶のグレインの間に、ＴｉＮが存在しているため、グレイン間にＳｉＯ₂が存在しているときと比較し、シート抵抗が低く、特に、ＴｉＳｉ₂膜のグレインサイズよりも小さな配線幅の配線のシリサイド化でも、グレインサイズよりも大きな配線幅の配線のシリサイド化と比べ、ＴｉＳｉ₂膜のシート抵抗に関し、同一の低い値が得られる。更に、ＴｉＳｉ₂とＴｉＮの界面自由エネルギーは、ＴｉＳｉ₂とＳｉＯ₂の界面自由エネルギーと比較し小さい。つまり、再結晶化を起こす温度（ＴｉＳｉ₂では、約８１５℃）以上では、より安定化するために、界面自由エネルギーを低くするようにはたらくため、ＴｉＳｉ₂とＳｉＯ₂の接触面積をより少なくする方向にはたらく（ＴｉＳｉ₂とＳｉＯ₂の界面自由エネルギーが、ＴｉＳｉ₂とＳｉ等の界面自由エネルギーと比較し、非常に大きい）。よって、ＴｉＳｉ₂ Ｃ５４結晶のグレイン間にＳｉＯ₂が存在しているとき、その膜は、グレイン間にＴｉＮが存在している膜と比較し、より低温で凝集が始まる。逆にグレイン間にＴｉＮが存在している膜は、耐熱性が高く、炉アニールにて９００℃、３０分程度行っても凝集することがないという作用がある。

ＴｉとＳｉの反応における酸素混入の経路としては、チタン金属と反応する下地シリコン基板、或いは、シリコン膜中の酸素、特に、通常のＬＰＣＶＤシリコン堆積装置で堆積した多結晶シリコン膜よりなるゲート電極中の酸素（通常のＬＰＣＶＤシリコン堆積装置で堆積した多結晶シリコン膜中には、１×１０¹⁸個／ｃｍ³以上の酸素原子を含んでいる）、及び、堆積されたチタン膜と、下地シリコン膜、或いは、シリコン基板との界面に存在する自然酸化膜、及び、堆積されたチタン金属中に存在する酸素、及び、第一の急速加熱処理を行うために、大気解放を行った時にチタン金属表面に吸着する酸素、及び、第一の急速加熱処理中の雰囲気中に混入する酸素等がある。

さらに、従来技術で最も問題となり、装置、及びガスの清浄度と関わり無く混入してくる酸素として、図１２（ｂ）の工程に置けるソース、ドレイン領域形成のためのイオン注入の際にノックオンされる酸素がある。酸化膜４０６は、イオン注入時の汚染を防ぐために必ず必要である。特にＣＭＯＳプロセスにおいては、ドナーとアクセプターの打ち分けのため、ホトレジストによるマスクが必要となり、重金属の非常に混入しているホトレジストを直接半導体基板に塗布しないように、酸化膜４０６を介する必要がある。以上の事から、従来法では、チタンと、シリコンの反応過程における酸素の混入は、避けられない。

表１にＴｉＮ、ＴｉＯ₂、ＳｉＯ₂、ＴｉＳｉ₂の生成エンタルピーを示す。表１より、Ｔｉ、Ｓｉ、Ｏ、Ｎの４元系の反応では、酸化物（ＴｉＯ₂、ＳｉＯ₂）が最も優先的に形成されることが判る。

第一の急速加熱処理は、チタンシリサイド膜が横方向に成長し、隣接する配線間（例えばソース−ゲート間、ドレイン−ゲート間）で短絡しないように出来る限り低温（５７５℃〜６５０℃）で行う必要がある。従来のＴｉＳｉ₂膜形成方法では、第一の急速加熱処理をいくら精製窒素雰囲気中で行っても、Ｔｉ、Ｓｉ、Ｏの３元系でのシリサイド化反応となり、ＴｉＳｉ₂の粒界に、優先的に酸化物が形成される。酸化物（ＴｉＯ₂、ＳｉＯ₂）を含むＴｉＳｉ₂膜（６００℃前後の第一の急速加熱処理後は、基本的に準安定なＴｉＳｉ₂ Ｃ４９結晶構造となっている）を安定な、ＴｉＳｉ₂ Ｃ５４結晶構造に変化させるために、第二の急速過熱処理は、８００℃以上で行う必要がある。Ｔｉ、Ｓｉ、Ｏの３元系相図によれば、８００℃以上の熱処理において、チタンダイシリサイド（ＴｉＳｉ₂）と共存する酸化物相は、ＳｉＯ₂のみとされているので、第二の急速加熱処理後のＴｉＳｉ₂膜の粒界には、ＳｉＯ₂のみが存在している事になる。

従来の技術により形成された、粒界にＳｉＯ₂を含むチタンシリサイド膜は、シート抵抗が高くなり、かつ耐熱性が悪くなる。特に、ＴｉＳｉ₂のグレインサイズより小さい線幅のシリサイド化（たとえばゲート電極）に関しては、シート抵抗の上昇が著しく大きくなる。ＴｉＳｉ₂の融点（Ｔｍ）は、１５４０℃であり、一般に金属などの再結晶化は、融点（Ｔｍ）の０．６倍で顕著になるとされているため、０．６Ｔｍは、８１５℃に相当する。よって、上記粒界に、ＳｉＯ₂を含むようなＴｉＳｉ₂膜は、層間絶縁膜リフロー工程で必要となる８５０℃以上の熱処理で、粒界に存在するＳｉＯ₂を境として、ＴｉＳｉ₂の表面自由エネルギーにより、ＴｉＳｉ₂膜の凝集が始まる。このように凝集したチタンシリサイド膜は、部分的に分断され、もはや、シリサイドを裏打ちした低抵抗な配線とは言えなくなる。特に、ＴｉＳｉ₂のグレインサイズより小さい線幅の配線のシリサイド化（たとえばゲート電極）に関しては、シリサイド膜で裏打ちを行っていない配線と何等変わらないレベルまで、シート抵抗が上昇する。更に、凝集過程に於て、Ｔｉ原子がシリコン中を拡散するため、ソース、ドレイン領域に関しては、ジャンクション破壊によるリーク電流の増加、また、ゲート電極に関しては、ゲート酸化膜の信頼性劣化を招く。

本発明のチタンシリサイド膜の形成方法において、非常に活性なＴｉ金属の変わりに窒化チタン膜を堆積した後、熱処理により、上記窒化チタン膜と、シリコン膜を反応させチタンシリサイド膜を形成する為、積極的に窒素をシリサイド膜中に入れることが出来、結果として、多少酸素成分が存在しようと、形成されたチタンシリサイド膜の粒界には、本発明の構造のように窒化チタン膜が形成されやすい。粒界にＳｉＯ₂が存在する替わりにＴｉＮが存在した場合、表面自由エネルギーを抑えることが可能となり、耐熱性に優れたチタンシリサイド膜となる。

また、窒化チタン膜を堆積した後にシリコンイオンを、窒化チタン膜と、シリコン膜（シリコン基板）の界面付近に注入するため、シリサイド化反応を行う前に、チタン原子とシリコン原子が、界面付近で混じりあい、シリサイド化反応が円滑に進行し、更に成膜されたシリサイド膜とシリコン膜の界面が非常にスムースになると同時にシリサイド膜の表面モホロジーを滑らかにすることが可能となり、このようなシリサイド膜は、凝集が起こりにくくなるため、さらなる耐熱性の向上が得られる。また、シリコン膜の少なくともシリサイド膜が形成される領域の酸素濃度が、１Ｘ１０¹⁸個／ｃｍ³以下であることを特徴とする為、シリサイド化反応中に、チタンシリサイド膜中に取り込まれる酸素原子を極力少なくすることが出来、さらなる低抵抗化、及び耐熱性の向上が得られる。

本発明によれば、窒素ガスの混合比を０．１〜１０％の範囲にすることにより、シリサイド化反応に支障をきたさない範囲で形成されたチタンシリサイド膜の粒界に優先的にＴｉＮを形成することが出来る。ここで、表１の生成エンタルピーの関係より、ＴｉＳｉ₂よりもＴｉＮのほうが形成されやすいため、Ｎ原子よりもＴｉ原子を十分多くする必要がある。

本発明によれば、シリコン膜上の自然酸化膜を除去した後、大気解放無しで、上記シリコン膜上に窒化チタン膜を堆積するため、窒化チタン膜とシリコン膜との界面の自然酸化膜をほぼ完全に除去することが可能となる。また、チタンシリサイド膜を形成した後、ドナー、或いはアクセプターとなる不純物をチタンシリサイド膜上部の窒化チタン膜を介してイオン注入法により上記チタンシリサイド膜及びその下層のシリコン膜中に注入する為、従来法のようにシリサイド化反応前に、イオン注入時に酸素原子がシリコン膜中にノックオンされることが無いと言う作用がある。つまり、チタンシリサイド膜粒界のＳｉＯ₂の存在を極力抑えることが出来、低抵抗で耐熱性に優れたチタンシリサイド膜を形成することが可能となる。さらに、注入の飛呈（Ｒｐ）をチタンシリサイド膜中に注入することが出来るため、注入により、シリコン基板もしくはシリコン膜（この場合のシリコン膜とは、選択エピタキシャル成長等の技術により、トランジスタのソース、ドレイン領域に積み上げられたシリコン膜のこと）にダメージが入らないため、増速拡散を抑える事ができ、接合深さを抑える作用がある。

本発明によれば、本発明の第５の半導体装置の製造方法における窒化チタン膜を堆積した後にシリコンイオンを、窒化チタン膜と、シリコン膜（シリコン基板）の界面付近に注入するため、シリサイド化反応を行う前に、チタン原子とシリコン原子が、界面付近で混じりあい、シリサイド化反応が円滑に進行し、更に成膜されたシリサイド膜とシリコン膜の界面が非常にスムースになると同時にシリサイド膜の表面モホロジーを滑らかにすることが可能となり、このようなシリサイド膜は、凝集が起こりにくくなるため、さらなる耐熱性の向上が得られる。

本発明によれば、シリサイド膜中に取り込まれる酸素原子を極力少なくすることで、耐熱性に優れた低抵抗なシリサイド膜を形成することができるものである。

以下に、本発明を適用した半導体装置及びその製造方法の実施例について、詳細に説明する。

（第１の実施例）
図１（ａ）〜（ｅ）及び図２（ｃ−１）〜（ｃ−３）に、本発明の第１の実施例に係わる半導体装置の製造工程を示す。

図３に、本発明で用いたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置の概略を示す。

図４に、本発明で用いたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置と、通常のシリコンＬＰ−ＣＶＤ装置によって堆積したシリコン膜中の酸素濃度のＳＩＭＳ分析結果を示す。

図５に、本発明で用いたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置によって堆積したシリコン膜上に本実施例にて形成したチタンシリサイド膜と、通常のシリコンＬＰ−ＣＶＤ装置によって堆積したシリコン膜上に従来例にて形成したチタンシリサイド膜の、シート抵抗の第２の急速熱処理温度依存性を示す。

図６に、本実施例にて形成したチタンシリサイド膜と、従来例にて形成したチタンシリサイド膜の、９００℃、窒素雰囲気中、３０分アニールした後の、断面模式図を示す。

図７に、本実施例にて形成したチタンシリサイド膜と、従来例にて形成したチタンシリサイド膜の、凝集機構の断面模式図を示す。

図８に、本実施例にて形成したチタンシリサイド膜を有するゲート電極と、従来例にて形成したチタンシリサイド膜を有するゲート電極の、シート抵抗のゲート長依存性を示す。

図９に、本実施例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタと、従来例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタの、ＩＤ−ＶＤ特性を示す。

まず、図１（ａ）に示すように、ＩＧ処理を施し、ＤＺゾーンが形成され、表面酸素濃度が１×１０¹⁸個／ｃｍ³以下の半導体基板１０１上に、フィールド酸化膜１０２、活性領域１０３、ゲート酸化膜１０４を形成する。

次に、図１（ｂ）に示すように、予備真空排気室と、窒素パージされ露点が−１００℃以下に保たれたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置（図３参照）によって、約１５００Å程度の多結晶シリコン膜１０５を堆積し、ゲート電極パターンに加工した後、該ゲート電極側壁にサイドウォールスペーサー１０６を形成する。

上記図３の装置での多結晶シリコン膜１０５の形成方法は、ゲート酸化直後のウェハを、予備真空排気室に入れた後、予備真空排気室を、１０^-1Ｐａ程度に真空引きし、窒素パージされ、露点が−１００℃以下に保たれたロードロック室に搬送し、窒素パージによりウェハー表面に吸着しているＨ₂Ｏ分子を除去した後、ファーネスに搬送し、ＬＰ−ＣＶＤ法で、９９．９９９９％以上の純度のＳｉＨ₄雰囲気中で、３０Ｐａの圧力で６２０℃程度の温度で多結晶シリコン膜を成膜している。このように成膜された膜中の酸素濃度は、図４に示すように、ＳＩＭＳ分析にて検出限界（１×１０¹⁸個／ｃｍ³）以下と、非常に酸素濃度の低い多結晶シリコン膜となる。尚、シリコン膜以外は、本実施例と同様の工程を経て、シリサイド膜を形成し、シリコン膜のみ２×１０¹⁸個／ｃｍ³の酸素濃度の膜を用いた実験では、形成されたシリサイド膜の耐熱性については、従来例と本実施例の中間の特性を示した。

次に、図１（ｃ）に示すように、フッ酸系溶液にてウェハ表面の自然酸化膜を除去した後、ロードロックチャンバー、エッチングチャンバー、スパッタチャンバー、急速加熱処理室（ＲＴＡチャンバー）、及びそれぞれをつなぐ真空搬送室を有するクラスタ型装置にて自己整合的にゲート電極１０５及び活性領域１０３に化学量論的に準安定なＴｉＳｉ₂ Ｃ４９結晶構造のチタンシリサイド膜１０９を形成する。

上記クラスタ型装置におけるチタンシリサイド膜の形成方法を以下に詳しく述べる。まず、図２（ｃ−１）に示すように、フッ酸系溶液にて、シリコン膜（シリコン基板）表面の自然酸化膜（本実施例では、活性領域１０３及び、ゲート電極１０５表面の自然酸化膜）を除去した直後のウェハーをロードロック室に入れた後、エッチングチャンバーに搬送し、ロードロック室に入れるまでに再度形成された自然酸化膜１０７等を再度除去し、ウェハ表面を清浄化する。清浄化の方法は、本実施例では、アルゴンスパッタクリーニングエッチング法を用いている。（他にも、エッチングチャンバーの替わりに水素アニールチャンバーを設けて、酸化膜を還元除去する方法もある。この方法では、物理的にアルゴン原子をスパッタして、酸化膜をエッチングする方法と異なり、基板表面にダメージを受けないと言う利点がある。また、エッチングチャンバーの替わりに、ＨＦ気相洗浄チャンバーを設ける方法もある。）

次に、図２（ｃ−２）に示すように、真空中（本実施例では、１×１０^-18Ｔｏｒｒ）、スパッタチャンバーに搬送し、アルゴンガスと、窒素ガスの混合ガス中で窒素ガスの割合は、０．１％〜１０％の範囲で、反応性スパッタ法により、約５０ｎｍの窒化チタン膜１０８を堆積する。

次に、図２（ｃ−３）に示すように、真空中（本実施例では、１×１０^-18Ｔｏｒｒ）、ＲＴＡチャンバーに搬送し、窒素雰囲気の下で５７５℃〜６５０℃の温度範囲（本実施例では、６２５℃）で２０秒程度、第一の急速加熱処理を行い、シリコン膜（シリコン基板）１０３、１０５側に、チタンとシリコンの反応により、ＴｉＳｉ₂ Ｃ４９結晶構造のチタンシリサイド膜１０９を形成し、堆積された窒化チタン膜表面側を、より窒素の含有量の多い窒化チタン膜１１０にする。この時、シリコン膜（シリコン基板）が露出していない領域（ゲート電極サイドウォールスペーサー１０６、フィールド酸化膜１０２等）では、供給されるシリコンが無いため、チタンシリサイド膜は形成されず、自己整合的に、シリコン膜（シリコン基板）が露出した領域１０３、１０５のみシリサイド膜１０９が形成される。本発明により形成されたチタンシリサイド膜の粒界には、ＴｉＮが存在し、非常に耐熱性に優れた膜質になる。

次に、図１（ｄ）に示すように、ドナーまたは、アクセプタとなる不純物イオンをチタンシリサイド膜１０９上部の窒化チタン膜１１０を介してイオン注入法により注入する。後述する活性化アニールにより、本注入領域は、ソース、ドレイン領域１１１となる。本実施例では、注入飛呈をＲｐ、標準偏差をΔＲｐ、チタンシリサイドの膜厚をＴ_TiSi2としたときに、Ｒｐ＋ΔＲｐ＝Ｔ_TiSi2となるように注入エネルギーを設定している。尚、本実施例では、ドナーとして、⁷⁵Ａｓ⁺、アクセプタとして、¹¹Ｂ⁺を、ドーズ量として、５×１０¹⁵／ｃｍ²注入している。このとき同時にゲート電極にも注入され、ソース、ドレイン領域と、同じ導電型の不純物が注入されるため、表面チャネル型のトランジスタとなる。

次に、上記チタンシリサイド膜１０９上及びフィールド酸化膜１０２上、ゲートサイドウォールスペーサー１０６部の窒化チタン膜１０８、１１０を硫酸と過水の混合溶液により選択的にエッチング除去した後、８００℃〜１１００℃程度の第二の急速加熱処理により、化学量論的に安定な、ＴｉＳｉ₂ Ｃ５４結晶構造のチタンシリサイド膜１１２を形成する。本実施例では、チタンシリサイド膜上の層間絶縁膜のリフローとして、後述する炉アニール工程を行っているので、ドナー、またはアクセプタの活性化アニールは、後述する炉アニール工程により同時に行えるため、第２の急速加熱処理は、９００℃、Ｎ₂雰囲気の下、２０秒程度行っているが、後述する炉アニール工程を行わない場合、ドナー、またはアクセプタの活性化アニールを兼ねて、第２の急速加熱処理を、１０００℃〜１１００℃の温度で行ってもよい。

本実施例におけるシリサイド膜は、極力酸素成分を排除したシリサイド化反応により形成され、且つ、シリサイド膜の粒界には、ＴｉＮが存在しているため、図５に示すように従来方法に比べ、耐熱性が高く１１００℃、２０秒程度の急速加熱処理では、凝集によるシート抵抗の上昇は起こらない。

次に、図１（ｅ）に示すように、層間絶縁膜１１３を堆積し、層間絶縁膜の段差軽減（リフロー）のため、また、不純物の活性化アニールを兼ねて、９００℃、Ｎ₂雰囲気の下で、１０分程度、炉アニールを行う。後は、図には記述していないが、コンタクト工程、メタル配線工程を経て、所望の半導体装置を形成する。図６は、本実施例にて形成したチタンシリサイド膜と、従来例にて形成したチタンシリサイド膜の、９００℃、窒素雰囲気中、３０分アニールした後の、透過型電子顕微鏡写真より得られた形状を模式的に示した断面図である。９００℃、窒素雰囲気中、３０分程度の炉アニールでは、本実施例で形成したシリサイド膜は凝集しないことが確認された。

以上のように本実施例で形成したチタンシリサイド膜は、非常に耐熱性が良い。この現象ついて、図７のモデルにて説明する。ＴｉＳｉ₂とＴｉＮの界面自由エネルギーは、ＴｉＳｉ₂とＳｉＯ₂の界面自由エネルギーと比較し小さい。つまり、再結晶化を起こす温度（ＴｉＳｉ₂では、約８１５℃）以上で、系はより安定な方向になろうとするために、より界面自由エネルギーを低くするようにはたらき、ＴｉＳｉ₂とＳｉの界面自由エネルギーが小さいため、ＴｉＳｉ₂とＳｉＯ₂の接触面積をより少なくする方向にはたらく。ＴｉＳｉ₂とＴｉＮの界面自由エネルギーは、ＴｉＳｉ₂とＳｉＯ₂の界面自由エネルギーと比較し小さい。つまり、ＴｉＳｉ₂ Ｃ５４結晶のグレイン間にＳｉＯ₂が存在しているとき、その膜は、グレイン間にＴｉＮが存在している膜と比較し、より低温で凝集が始まる。

逆にグレイン間にＴｉＮが存在している膜は、耐熱性が高く、炉アニールにて９００℃、３０分程度行っても凝集することがない。

図８は、本実施例にて形成したチタンシリサイド膜を有するゲート電極と、従来例にて形成したチタンシリサイド膜を有するゲート電極の、シート抵抗のゲート長依存性である。本発明により、０．２μｍのゲート長以下までｎ⁺、ｐ⁺両ゲート電極とも配線シート抵抗の上昇が無いことが確認された。かつ、そのシート抵抗の値は、従来例と比較し、非常にて抵抗であることが確認された。

本第１の実施例によって形成したシリサイド膜をソース、ドレイン、及びゲート領域に有するＬＤＤトランジスタと、図１２に示す従来例により形成された、シリサイド膜をソース、ドレイン、及びゲート領域に有するＬＤＤトランジスタの特性を、図９、表２に示す。本実施例のトランジスタは、従来例、本発明とも、ゲート酸化膜厚約５ｎｍ、ゲート電極側壁サイドウォールスペーサー膜厚は、約１００ｎｍ、ゲート長は、約０．２６μｍである。

図９は、本実施例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタと、従来例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタの、ＩＤ−ＶＤ特性である。本発明により、従来方法と比べ、電流駆動量に於て、約５０％の向上が確認された。

表２は、本実施例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタと、従来例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタの、線形領域の相互コンダクタンスと、飽和領域の相互コンダクタンス、および、トランジスタトータルの抵抗である。本発明により、従来方法と比べ、線形領域の相互コンダクタンス及び、飽和領域の相互コンダクタンスに於て約４５％向上し、更に、トランジスタトータルの抵抗が、１／２以下に低くなった。

（第２の実施例）
図１０（Ｃ−１）〜（Ｃ−３）は、本発明の工程順断面図である。

第１の実施例における図１（ｂ）迄の工程まで同様に経て、ＩＧ処理を施した半導体基板２０１上に、フィールド酸化膜２０２、活性領域２０３、ゲート酸化膜２０４、ゲート電極２０５、ゲートサイドウォールスペーサー２０６を形成した後、まず、図１０（Ｃ−１）に示すように、フッ酸系溶液にてシリコン膜（シリコン基板）２０１、２０５表面の自然酸化膜を除去した直後のウェハーを、第１の実施例で使用したクラスタ型装置のロードロック室に入れた後、エッチングチャンバーに搬送し、ロードロック室に入れるまでに再度形成された自然酸化膜２０７等を再度除去し、ウェハ表面を清浄化する。清浄化の方法は、本実施例では、アルゴンスパッタクリーニングエッチング法を用いている。（他にも、エッチングチャンバーの替わりに水素アニールチャンバーを設けて、酸化膜を還元除去する方法もある。この方法では、物理的にアルゴン原子をスパッタして、酸化膜をエッチングする方法と異なり、基板表面にダメージを受けないと言うメリットがある。また、エッチングチャンバーの替わりに、ＨＦ気相洗浄チャンバーを設ける方法もある。）
次に、図１０（Ｃ−２）に示すように、真空中（本実施例では、１×１０^-18Ｔｏｒｒ）、スパッタチャンバーに搬送し、アルゴンガスと、窒素ガスの混合ガス中で窒素ガスの割合は、０．１％〜１０％の範囲で、（本実施例では、窒素１％）反応性スパッタ法により、窒化チタン膜２０８を堆積する。

次に、図１０（Ｃ−３）に示すように、クラスタ型装置から出し、シリコンイオン注入を行う。本実施例では、注入飛呈をＲｐ、窒化チタン膜厚をＴ_TiNとしたときに、Ｒｐ＝Ｔ_TiNとなるように注入エネルギーを設定している。尚、ドーズ量として、５×１０¹⁵／ｃｍ²注入している。本シリコン注入により、窒化チタン膜２０８とシリコン膜（シリコン基板）２０３、２０５の界面でチタン（窒素を含むチタン）とシリコンが混じりあった層２０９が形成され、後述する急速加熱処理工程の後、チタンシリサイド膜の表面モホロジーが非常に滑らかとなる。本実施例では、イオン注入装置と、スパッタ装置が真空搬送系で接続されていないため、窒化チタン膜堆積後に一旦、大気解放しているが、クラスタ型装置でスッパッタ室とイオン注入室が真空搬送系で接続されている装置で行えれば、なお良い。

次に、図１０（Ｃ−４）に示すように、窒素雰囲気の下で５７５℃〜６５０℃の温度範囲で（本実施例では、６２５℃）２０秒程度の第一の急速加熱処理を行い、シリコン膜（シリコン基板）２０３、２０５側に、チタンとシリコンの反応により、化学量論的に準安定な、ＴｉＳｉ₂ Ｃ４９結晶構造のチタンシリサイド膜２１０を形成し、堆積された窒化チタン膜表面側を、より窒素の含有量の多い窒化チタン膜２１１にする。この時、シリコン膜（シリコン基板）が露出していない領域（ゲート電極サイドウォールスペーサー２０６、フィールド酸化膜２０２等）では、供給されるシリコンが無いため、チタンシリサイド膜は形成されず、自己整合的に、シリコン膜（シリコン基板）が露出した領域のみシリサイド膜２１０が形成される。本発明により形成されたチタンシリサイド膜の粒界には、ＴｉＮが存在し、且つ、表面モホロジーが非常に滑らかで、非常に耐熱性に優れた膜質になる。

後は、第１の実施例の図１（ｄ）以降と同様の工程を経て、所望の半導体装置を形成する。

（第３の実施例）
第１及び第２の実施例では、ゲート電極として、多結晶シリコン膜を堆積し、パターンニングにより形成しているが、多結晶シリコン膜の替わりに非晶質シリコン膜で形成してもよい。この場合、予備真空排気室と、窒素パージされ、露点が−１００℃以下に保たれたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置を用いて形成する。ゲート酸化膜形成直後の半導体ウェハをまず予備真空排気室に入れ、予備真空排気室を１０^-1Ｐａ程度に真空引きした後、窒素パージされ、露点が−１００℃以下に保たれたロードロック室に搬送し、窒素パージによりウェハー表面に吸着しているＨ₂Ｏ分子を除去する。次に、ファーネスに搬送し、ＬＰＣＶＤ法で、９９．９９９９％以上の純度のＳｉＨ₄雰囲気中で、５０Ｐａの圧力で５５０℃程度の温度で１５００Åの非晶質シリコン膜を成膜している。

このように成膜された膜中の酸素濃度は、１ｘ１０¹⁸個／ｃｍ³以下と、非常に酸素濃度の低い非晶質シリコン膜となる。後は、第１または第２の実施例と同様の工程を経て、半導体装置を成膜する。また、ゲート電極として、多結晶シリコン膜の上部に非晶質シリコン膜が堆積された２層膜でも良い。２層膜の堆積方法は、１０００Å堆積するまで、第１の実施例の方法（シーケンス）で多結晶シリコン膜を堆積し、大気解放無しで連続で、シーケンスを非晶質シリコン堆積条件に切り替え、５００Å程度の非晶質シリコンを堆積すれば良い。このように成膜された膜中の酸素濃度は、１ｘ１０¹⁸個／ｃｍ³以下と、非常に酸素濃度の低い２層膜となる。本第３の実施例のように、窒化チタン膜と反応する膜が、非晶質シリコン膜の場合、多結晶シリコン膜のように粒界が無いため、非常に表面モホロジーの良いチタンシリサイド膜が形成できる。

（第４の実施例）
第１〜第３の実施例では、通常構造のサリサイドトランジスタの実施例を示しているが、これに限るものでは無い。ゲートサイドウォールスペーサー形成前に、ゲート電極をマスクとして、ＬＤＤトランジスタ用の濃度の薄い注入領域を形成してもよい。（例えば、ＮＭＯＳの場合、燐イオンを、３×１０¹³／ｃｍ²程度注入する）また、局所線接合として、燐イオンの替わりに、砒素イオンを１×１０¹⁴／ｃｍ²注入しても良い。（１４乗レベルの砒素注入では、ノックオン酸素の影響は、シリサイド化反応に影響しないことが我々の実験で得られている）また、図１１（ａ）〜（ｂ）に示すような、積上拡散層型トランジスタにも本発明は適用できる。まず、図１１（ａ）に示すように、半導体基板３０１上に、フィールド酸化膜３０２、活性領域３０３、ゲート酸化膜３０４、第１〜第３の実施例と同様にして形成された、酸素濃度が、１×１０¹⁸個／ｃｍ³以下となるような多結晶シリコン膜、もしくは、非晶質シリコン膜、もしくは、多結晶シリコン膜と、非晶質シリコン膜よりなる２層膜により形成された、ゲート電極３０５、サイドウォールスペーサー３０６を形成した後に、活性領域に、酸素濃度が、１×１０¹⁸個／ｃｍ³以下となるような単結晶、もしくは、非単結晶シリコン膜を選択的に積み上げ、積み上げシリコン領域３０７を形成する。選択的に積み上げる方法としては、選択エピタキシャル成長法や、本第１〜第３の実施例に記載の予備真空排気室と、窒素パージされ露点が−１００℃以下に保たれたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置によって、活性領域には、下地シリコン基板の結晶方位を受け継いで、エピタキシャル成長し、シリコン基板が露出していない領域では、多結晶シリコン膜（５９０℃以上で成膜した場合）もしくは、非晶質シリコン膜（５８０℃以下で成膜した場合）が堆積するような膜を堆積し、上記多結晶シリコン膜、もしくは、非晶質シリコン膜を選択的にエッチング除去することにより、活性領域に選択的にシリコン膜を積み上げる方法や、上記シリコンＬＰ−ＣＶＤ装置によって、活性領域には、下地シリコン基板の結晶方位を受け継いで、エピタキシャル成長し、シリコン基板が露出していない領域では、多結晶シリコン膜もしくは、非晶質シリコン膜が堆積するような膜、或るいは、ウェハ全面に多結晶シリコン膜、もしくは、非晶質シリコン膜を堆積した後、化学的機械的研磨法により、ゲート電極上部が露出するまで研磨した後、フィールド領域にて上記多結晶シリコン膜、もしくは、非晶質シリコン膜をパターンニングする方法等がある。

次に、図１１（ｂ）に示すように、第１もしくは、第２の実施例の方法にて、チタンシリサイド膜で裏打ちされた、ゲート電極、及び、ソース、ドレイン領域３０９を形成する。本実施例のトランジスタは、ソース、ドレイン領域が、ゲートチャネル領域よりも積み上がっているため、短チャネル効果に強いトランジスタとなる。

本発明によれば、チタンシリサイド膜の形成方法において、非常に活性なＴｉ金属の変わりに窒化チタン膜を堆積した後、熱処理により、上記窒化チタン膜と、酸素濃度が１×０¹⁸個／ｃｍ³以下であるシリコン膜を反応させ、タンシリサイド膜を形成する為、積極的に窒素をシリサイド膜中に入れることが出来、結果として、形成されたチタンシリサイド膜の粒界には、本発明の構造のように窒化チタン膜が形成されやすい。粒界にＳｉＯ₂が存在する替わりにＴｉＮが存在した場合、表面自由エネルギーを抑えることが可能となり、チタンシリサイド膜中に取り込まれる酸素原子を極力少なくすることで、低抵抗化、及び耐熱性に優れたチタンシリサイド膜となる。

以上より明らかなように本発明では、シリサイド化反応において、極力酸素成分を排除し、且つ、Ｔｉ金属の替わりに窒化チタン膜をシリコンと反応させてチタンシリサイド膜を形成しているため、形成されたＴｉＳｉ₂の粒界には、ＳｉＯ₂では無く、ＴｉＮが存在している。このように形成されたＴｉＳｉ₂膜は、シート抵抗が低く、特に、ＴｉＳｉ₂膜のグレインサイズよりも小さな配線幅の配線のシリサイド化に関して、従来法のようにＴｉＳｉ₂膜のグレインサイズよりも大きな配線幅の配線のシリサイド化と比較し、顕著に配線抵抗率が上昇するようなことは無く、ＴｉＳｉ₂膜のグレインサイズよりも小さな配線幅の配線のシリサイド化でも、グレインサイズよりも大きな配線幅の配線のシリサイド化と比べ、ＴｉＳｉ₂膜のシート抵抗に関し、同一の低い値が得られるという効果がある。更に、耐熱性が高く、シリサイド膜形成後に、注入されたドナー、もしくは、アクセプターを活性化するための熱処理や、層間絶縁膜をリフローするための熱処理を、炉アニールにて９００℃、３０分程度行っても凝集することがないという効果がある。このため、チタンシリサイドの再結晶化に伴うチタンの再拡散を防止することが可能となり、ソース、ドレイン領域の接合リーク電流については、シリサイド無しと比較して、増大するようなことは無く、ゲート酸化膜の信頼性についても、シリサイド無しと同一の信頼性が得られる。さらに、不純物は、シリサイド膜形成後に注入するため、注入によるダメージがシリサイド膜下のシリコン膜（シリコン基板）に入ることは少なく、活性化アニールによる、増速拡散を防ぐことが可能となり、且つ、不純物の活性化アニールと層間絶縁膜をリフローさせるためのアニールを同時に行うことが可能となるため、工程が簡略化できると同時にトータル熱処理量を抑えることが可能となり、短チャネル効果に強いトランジスタの作製が容易となる。

図１は、本発明の第１の実施例に係る半導体装置の工程順断面図である。 図２は、本発明の第１の実施例に係る半導体装置の工程順断面図である。 図３は、本発明で用いたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置の概略図である。 図４は、本発明で用いたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置と、通常のシリコンＬＰーＣＶＤ装置によって堆積したシリコン膜中の酸素濃度のＳＩＭＳ分析結果を示す図である。 図５は、本発明で用いたロードロック室を備えたシリコンＬＰ−ＣＶＤ装置によって堆積したシリコン膜上に本実施例にて形成したチタンシリサイド膜と、通常のシリコンＬＰーＣＶＤ装置によって堆積したシリコン膜上に従来例にて形成したチタンシリサイド膜の、シート抵抗の第２の急速熱処理温度依存性を示す図である。 図６は、本実施例にて形成したチタンシリサイド膜と、従来例にて形成したチタンシリサイド膜の、９００℃、窒素雰囲気中、３０分アニールした後の、断面模式図である。 図７は、本実施例にて形成したチタンシリサイド膜と、従来例にて形成したチタンシリサイド膜の、凝集機構の断面模式図である。 図８は、本実施例にて形成したチタンシリサイド膜を有するゲート電極と、従来例にて形成したチタンシリサイド膜を有するゲート電極の、シート抵抗のゲート長依存性を示す図である。 図９は、本実施例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタと、従来例にて形成したチタンシリサイド膜を有するＬＤＤトランジスタの、ＩＤ−ＶＤ特性を示す図である。 図１０は、本発明の第２の実施例に係る半導体装置の工程順断面図である。 図１１は、本発明の第４の実施例に係る半導体装置の断面図である。 図１２は、従来技術による半導体装置を説明するための工程順断面図である。

符号の説明

１０１、２０１、３０１、４０１ 半導体基板
１０２、２０２、３０２、４０２ フィールド領域
１０３、２０３、３０３ 活性領域
１０４、２０４、３０４、４０３ ゲート酸化膜
１０５、２０５、３０５、４０４ ゲート電極
１０６、２０６、３０６、４０５ サイドウォールスペーサー
４０６ 酸化膜
３０７ 積み上げシリコン領域
１０７、２０７ 自然酸化膜
１０８、２０８ 窒化チタン膜
２０９ チタンとシリコンが混じりあった層
１０９、２１０、４０９ ＴｉＳｉ₂ Ｃ４９結晶構造チタンシリサイド膜
１１０、２１１、４１０ 窒化チタン膜
１１１、３０９、４０７ ソース、ドレイン領域
１１２、３０８、４１１ ＴｉＳｉ₂ Ｃ５４結晶構造チタンシリサイド膜
４０８ チタン金属膜

Claims (8)

1. ソースおよびドレイン領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、
   シリサイド化反応によって前記シリサイド膜を形成する際、少なくとも前記シリサイド膜が形成される領域のシリコン基板表面の酸素濃度を１×１０^１８個／ｃｍ^３以下にすることを特徴とする半導体装置の製造方法。
2. ソースおよびドレイン領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、
   シリコン基板上にシリサイド膜を形成するための膜を堆積する工程と、
   シリサイド化反応によって前記シリサイド膜を形成する工程とを包含し、
   前記シリサイド化反応前の前記シリコン基板表面の酸素濃度を、１×１０^１８個／ｃｍ^３以下にすることを特徴とする半導体装置の製造方法。
3. ソースおよびドレイン領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、
   表面の酸素濃度が１×１０^１８個／ｃｍ^３以下となるシリコン基板を供給する工程と、
   前記シリコン基板上にシリサイド膜を形成するための膜を堆積する工程と、
   シリサイド化反応によって前記シリサイド膜を形成する工程とを包含することを特徴とする半導体装置の製造方法。
4. ソース、ドレイン、およびゲート領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、
   シリサイド化反応によって前記シリサイド膜を形成する際、少なくとも前記シリサイド膜が形成される領域の、シリコン基板表面の酸素濃度およびゲート電極の酸素濃度を１×１０^１８個／ｃｍ^３以下にすることを特徴とする半導体装置の製造方法。
5. ソース、ドレイン、およびゲート領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、
   シリコン基板上およびゲート電極上に、前記シリサイド膜を形成するための膜を堆積する工程と、
   シリサイド化反応によって前記シリサイド膜を形成する工程とを包含し、
   前記シリサイド化反応前の前記シリコン基板表面の酸素濃度および前記ゲート電極の酸素濃度を、１×１０^１８個／ｃｍ^３以下にすることを特徴とする半導体装置の製造方法。
6. ソース、ドレイン、およびゲート領域に、耐熱性に優れた低抵抗なシリサイド膜を形成する半導体装置の製造方法であって、
   表面の酸素濃度が１×１０^１８個／ｃｍ^３以下となるシリコン基板を供給する工程と、
   酸素濃度が１×１０^１８個／ｃｍ^３以下となるゲート電極を形成する工程と、
   前記シリコン基板上および前記ゲート電極上にシリサイド膜を形成するための膜を堆積する工程と、
   シリサイド化反応によって前記シリサイド膜を形成する工程とを包含することを特徴とする半導体装置の製造方法。
7. 前記ゲート電極が多結晶シリコン膜であることを特徴とする請求項４〜６の何れかに記載の半導体装置の製造方法。
8. 前記ゲート電極が非晶質シリコン膜であることを特徴とする請求項４〜６の何れかに記載の半導体装置の製造方法。

Images