JP2005333717A - 二次電池の容量均等化装置 - Google Patents

Abstract

【課題】 小型で安価な容量均等化装置を提供する。
【解決手段】 本発明の容量均等化装置は、１個又は複数個の二次電池からなる電池ブロックがｎ個（ｎは２以上の正整数）直列に接続された組電池と、前記電池ブロックの正極端子及び負極端子に接続され前記電池ブロック内の二次電池を放電させるｎ個の放電装置と、前記放電装置を個別に制御する制御装置とを備え、前記制御装置は前記電池ブロックが電気的に接続されている第１制御部とこの第１制御部と電気的に絶縁された第２制御部とを有し、少なくとも１個の前記制御装置は少なくとも２個の前記放電装置を制御する。
【選択図】図１

Description

本発明は、二次電池の容量均等化装置に関する。

電気自動車（ＰＥＶ：Pure Electric Vehicle）やハイブリッド車両（ＨＥＶ：Hybrid Electric Vehicle）等の電動車両に、モータの動力源及び各種負荷の駆動源として、エネルギー密度、出力密度、サイクル寿命等の基本特性に優れている密閉型のニッケル−金属水素化物電池（以下、本明細書中では「ニッケル−水素電池」と言う。）が近年注目され、実用化への開発がすすんでいる。この電池を電動車両用電源として用いる場合、所定の駆動出力を得るためには電池容量が５０Ａｈ〜１２０Ａｈで且つ１００Ｖ〜３５０Ｖ程度の総電圧が必要となる。ニッケル−水素電池は、電池を構成する最小単位である単電池（即ち、１セル）の出力電圧が１．２Ｖ程度であるため、一つのニッケル−水素電池からなるセル又は複数のセルからなる電池ブロックを複数個直列接続した組電池によって所要の総電圧を得る。

組電池を構成するセルの温度は均一ではなく、特に自動車のような使用環境では、セル間の温度格差が生じやすい。また、製造工程やその後の使用状態によって、セル毎に充電レベル及び充電効率（供給電気量に対して蓄電される電気量の比）が異なる。従って、組電池を構成するセルの実際の充電状態（電池が完全充電された状態から放電した電気量を差し引いた割合。）及び容量（放電可能な電気量。）には、ばらつきがある。このようなセルを有する組電池に、一体として充放電を繰り返すと、容量の小さいセルが過充電あるいは過放電となって、セル間の容量のばらつきが拡大する。従って、組電池として使用できる容量の範囲が狭まっていく。即ち、組電池の寿命が見かけ上、大きく低下していく。組電池においては、組電池を構成するセルの過充電及び過放電を防止するために、セル又は電池ブロックの容量を均等化する制御を行うことが重要である。

特開平６−２５３４６３号公報に、複数の電池を直列に接続して充電する、従来例の電池の充電方法が開示されている。従来例の方法は、直列接続された電池からなる電池パック（組電池である。）を満充電した後で、各電池の電圧を検出し、各電池間の電圧差が小さくなるように電圧が大きい電池を放電させる。これにより、いずれかの電池が異常に高い電圧に上昇して、過充電されるのを防止する。電池の電圧は容量にほぼ対応するため、電池間の容量のばらつきが均等化される。特開平６−２５３６４３号公報には、電池パックを構成する各電池を単独で放電するために、放電抵抗と放電スイッチとを直列接続した放電手段を、各電池に並列接続した従来例の回路が開示されている。マイクロコンピュータは、各電池の＋側に接続された電圧検出端子に入力された信号から各電池の電圧を検出し、放電スイッチを直接オン／オフ制御する。
特開平６−２５３４６３号公報

電動車両においては、組電池を含む高電圧回路は危険防止のためシャーシから絶縁されている。一方、組電池の充放電を制御するマイクロコンピュータ等を含む低電圧回路は、シャーシが基準電位である。従って、組電池を構成する電池ブロック又はセルの高電圧が、直接マイクロコンピュータなどの低電圧回路に印加されない回路構成が必要となる。
上記従来例の回路を電動車両に搭載する場合、高電圧回路と低電圧回路との間の絶縁を十分にとって、低電圧回路からの信号を高電圧回路に伝達するために、例えばサイズが大きく高価な入力端子と出力端子とが相互に絶縁された伝達素子（例えば、発光ダイオードと受光ダイオードとが相互に絶縁されたフォトカプラ）を用いる必要があった。入力端子と出力端子とが相互に絶縁された伝達素子は少なくとも、電池ブロック又はセルと同数だけ必要であるため、容量均等化装置のコスト及び面積が増大した。

本発明は上記従来の課題を解決するもので、１又は複数の二次電池からなる電池ブロックを直列接続した組電池を構成する電池ブロックの各容量を均等化する、小型で安価な容量均等化装置を提供することを目的とする。

上記従来の課題を解決するため本発明は以下の構成を有する。請求項１に記載の発明は、１個又は複数個の二次電池からなる電池ブロックがｎ個（ｎは２以上の正整数）直列に接続された組電池の、前記電池ブロックの正極端子及び負極端子に接続され前記電池ブロック内の二次電池を放電させるｎ個の放電装置と、前記放電装置を個別に制御する制御装置とを備え、前記制御装置は前記電池ブロックが電気的に接続されている第１制御部とこの第１制御部と電気的に絶縁された第２制御部とを有し、少なくとも１個の前記制御装置は少なくとも２個の前記放電装置を制御する、ことを特徴とする二次電池の容量均等化装置である。

従来例の容量均等化装置においては、１個の制御装置が１個の前記放電装置を制御する故に、容量均等化装置の低電圧回路である第２制御部（例えば、マイクロコンピュータ。）から高電圧回路である第１制御部に信号を伝達するための、入力端子と出力端子とが相互に絶縁された伝達素子を、放電装置の数と同数以上必要とした。
本発明の容量均等化装置の制御装置は少なくとも２個の放電装置を制御する故に、容量均等化装置の第２制御部（例えば、マイクロコンピュータ。）から第１制御部に信号を伝達するための、入力端子と出力端子とが相互に絶縁された伝達素子を少なくとも１個削減することができる。一般に入力端子と出力端子とが相互に絶縁された伝達素子は、高価で回路面積が大きい。本発明によれば、従来に比べてコスト及び回路規模を低減させた容量均等化装置を実現できる。

請求項２に記載の発明は、第２制御部から第１制御部に伝えられる信号はシリアルデータであって、前記第２制御部から発光ダイオードと受光ダイオードとが相互に絶縁されたフォトカプラを介して第１制御部に信号は伝えられ、前記第１制御部においてそれぞれの前記放電装置へ信号をパラレルに送出することを特徴とする請求項１に記載の二次電池の容量均等化装置である。

本発明の容量均等化装置においては、第２制御部から第１制御部にシリアルデータで放電装置の制御信号を送る故に、入力端子と出力端子とが相互に絶縁された伝達素子の使用個数を大幅に削減できる。一般に入力端子と出力端子とが相互に絶縁された伝達素子は、高価で回路面積が大きい。本発明によれば、従来に比べてコスト及び回路規模を大幅に低減させた容量均等化装置を実現できる。

請求項３に記載の発明は、前記シリアルデータは、スタートビットと前記放電装置をオン／オフ制御するためのデータビットとを有し、前記第１制御部は、前記シリアルデータを入力するデータ入力端子と、前記データビットを出力する複数のパラレル出力端子と、前記シリアルデータと同期したクロックであって、前記シリアルデータの中の少なくとも前記データビットを読み込むクロックを生成するクロック発振器と、を有するシリアル入力／パラレル出力レジスタと、前記パラレル出力端子が出力する各データビットの電圧レベルを、各データビットに対応する前記放電装置をオン／オフ制御できる電圧レベルにそれぞれ変換し、電圧変換された信号を対応する各前記放電装置に出力するレベル変換回路と、を有する、ことを特徴とする請求項２に記載の二次電池の容量均等化装置である。

本発明の容量均等化装置の、第２制御部（例えば、マイクロコンピュータ。）からの信号の入力端子はデータ入力端子だけである。シリアル入力／パラレル出力レジスタは、第２制御部から入力されるスタートビットを有するシリアル入力データと同期をとったクロックを生成し、シリアル入力データを読み込む故に、第２制御部からクロックを入力するためのクロック入力端子を必要としない。従って、組電池を含む第１制御部と容量均等化装置の第２制御部を含む低電圧回路との間の電気的絶縁のための、入力端子と出力端子とが相互に絶縁された伝達素子を１個しか必要としない。一般に入力端子と出力端子とが相互に絶縁された伝達素子は、高価で回路面積が大きい。本発明によれば、従来に比べてコスト及び回路規模を大幅に低減させた容量均等化装置を実現できる。

データビットのビット数が多い場合、好ましくは所定のビット毎に、再同期を取るための同期信号を挿入する。データビットのビット数が多い場合、第２制御部がデータを出力するクロックの周波数と、データを読み込むシリアル入力／パラレル出力レジスタの内部クロックの周波数とのわずかなずれに起因して、シリアル入力／パラレル出力レジスタがシリアル入力データの最後尾のデータを読み誤る恐れがある。例えば８ビットのデータビット毎に、１及び０の２ビットの同期信号を挿入する。シリアル入力／パラレル出力レジスタのクロック発振器は、同期信号の１から０への立ち下がりエッジでクロックのタイミングを再調整することが出来る。これにより、第２制御部がデータを出力するクロックの周波数と、データを読み込むシリアル入力／パラレル出力レジスタの内部クロックの周波数とが最大で５％ずれても、シリアル入力／パラレル出力レジスタがシリアル入力データを読み誤る恐れはない。

請求項４に記載の発明は、前記制御装置は、前記放電装置をオン／オフ制御するためのシリアルデータを入力するデータ入力端子と、前記シリアルデータの先頭を識別するためのリセット信号を入力するリセット端子と、前記データビットを出力する複数のパラレル出力端子と、前記シリアルデータと同期したクロックであって、前記シリアルデータの中の少なくとも前記データビットを読み込むクロックを生成するクロック発振器と、を有するシリアル入力／パラレル出力レジスタと、前記パラレル出力端子が出力する各データビットの電圧レベルを、各データビットに対応する前記放電装置をオン／オフ制御できる電圧レベルにそれぞれ変換し、電圧変換された信号を対応する各前記放電装置に出力するレベル変換回路と、を有することを特徴とする請求項２に記載の二次電池の容量均等化装置である。

本発明の容量均等化装置の、第２制御部（例えば、マイクロコンピュータ。）からの信号の入力端子はデータ入力端子とリセット端子だけである。シリアル入力／パラレル出力レジスタは、シリアル入力データと同期をとったクロックを生成し、シリアル入力データを読み込む故に、第２制御部からクロックを入力するためのクロック入力端子を必要としない。従って、組電池を含む高電圧回路と低電圧回路である第２制御部との間の電気的絶縁のための、入力端子と出力端子とが相互に絶縁された伝達素子を２個しか必要としない。一般に入力端子と出力端子とが相互に絶縁された伝達素子は、高価で回路面積が大きい。本発明によれば、従来に比べてコスト及び回路規模を大幅に低減させた容量均等化装置を実現できる。

請求項５に記載の発明は、前記制御装置は、クロックを入力するクロック入力端子と、前記クロックに同期するデータで構成され前記放電装置をオン／オフ制御するためのシリアルデータを入力するデータ入力端子と、前記シリアルデータの先頭を識別するためのリセット信号を入力するリセット端子と、前記データビットを出力する複数のパラレル出力端子と、を有するシリアル入力／パラレル出力レジスタと、前記パラレル出力端子が出力する各データビットの電圧レベルを、各データビットに対応する前記放電装置をオン／オフ制御できる電圧レベルにそれぞれ変換し、電圧変換された信号を対応する各前記放電装置に出力するレベル変換回路と、を有することを特徴とする請求項２に記載の二次電池の容量均等化装置である。

本発明の容量均等化装置の、第２制御部（例えば、マイクロコンピュータ。）からの信号の入力端子はデータ入力端子、リセット端子及びクロック入力端子だけである。シリアル入力／パラレル出力レジスタは、第２制御部と同期通信を行う。従って、組電池を含む高電圧回路と低電圧回路である第２制御部との間の電気的絶縁のための入力端子と出力端子とが相互に絶縁された伝達素子を３個しか必要としない。一般に入力端子と出力端子とが相互に絶縁された伝達素子は、高価で回路面積が大きい。本発明によれば、従来に比べてコスト及び回路規模を大幅に低減させた容量均等化装置を実現できる。

請求項６に記載の発明は、 前記シリアルデータは更にストップビットを有し、前記シリアル入力／パラレル出力レジスタは、ストップビットを入力した時、前記シリアルデータを前記パラレル出力端子から出力することを特徴とする請求項３〜請求項５のいずれかの請求項に記載の二次電池の容量均等化装置である。

本発明の容量均等化装置の第１制御部を例えばＩＣに集積した場合、任意の数の電池ブロックを有する容量均等化装置にＩＣを組み込めることが好ましい。第２制御部を構成するマイクロコンピュータが、電池ブロックにそれぞれ対応する任意のビット数のデータビットと、ストップビットを含むシリアル入力データを出力することにより、本発明の容量均等化装置は、データビットを読み込んだタイミングで、入力データをパラレル出力端子から出力する。本発明は、汎用性のある容量均等化装置を実現する。

請求項７に記載の発明は、 前記レベル変換回路において、少なくとも１つの前記パラレル出力端子が出力する２値のデータビットの電圧レベルをそのデータビットに対応する前記放電装置をオン／オフ制御できる電圧レベルに変換する回路は、前記シリアル入力／パラレル出力レジスタが出力する２値のいずれかの電圧を、前記シリアル入力／パラレル出力レジスタの基準電位から第ａ番目（ａは２以上の正整数）の電池ブロックと第（ａ＋１）番目の電池ブロックとの接続点の電圧である第１の電圧に変換し、前記第１の電圧を、第（ａ＋ｂ）番目（ｂは１以上の正整数）の電池ブロックと第（ａ＋ｂ＋１）番目の電池ブロックとの接続点の電圧である第２の電圧に変換する回路を含む、ことを特徴とする請求項３〜請求項５のいずれかの請求項に記載の二次電池の容量均等化装置である。

例えば、電動車両用の組電池では、高電位側の電池ブロックを放電させる放電装置と、低電位側の電池ブロックを放電させる放電装置とでは、放電装置が入力する制御信号の電圧レベルは数百Ｖの差がある。しかしながら、制御信号を生成するレベル変換回路を、高耐圧の回路素子を使用して構成することは、容量均等化装置の回路規模及びコストの増大を招く。本発明の容量均等化装置におけるレベル変換回路は、低耐圧の汎用の半導体素子を用いて容易にＩＣ化することができる。本発明によれば、更に安価な容量均等化装置を実現できる。
シリアル入力／パラレル出力レジスタが出力する２値のいずれかの電圧を、直接第１の電圧に変換しても良く、シリアル入力／パラレル出力レジスタの基準電位（典型的にはグラウンド）から例えば第１番目の電池ブロックと第２番目の電池ブロックとの接続点の電圧である第３の電圧にいったん変換し、第３の電圧から第１の電圧に変換しても良い。

本発明は、小型で安価な容量均等化装置を実現できるという効果を奏する。
本発明の容量均等化装置は、電動車両等に用いられる、高電圧を出力する組電池を有する容量均等化装置として有用である。

以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態１》
図１及び図２を用いて、本発明の実施の形態１の容量均等化装置を説明する。図１は、本発明の実施の形態１の容量均等化装置のブロック図である。図２は、本発明の実施の形態１の容量均等化装置に適用されるタイミングチャートである。
実施の形態１の容量均等化装置は、低電圧回路である第２制御部を構成するマイクロコンピュータ１１０と、発光ダイオードと受光ダイオードとが相互に絶縁されたフォトカプラ（入力端子と出力端子とが相互に絶縁された伝達素子である。）ＰＤ、ＰＲ及びＰＣと、高電圧回路である第１制御部１００と、ｎ個の放電装置Ｄ１〜Ｄｎと、組電池１０と、を有する。マイクロコンピュータ１１０と第１制御部１００とは制御装置を構成する。実施の形態１の容量均等化装置は、電動車両に搭載される。電動車両は、組電池１０の直流電力をインバータ（図示しない）により交流電力に変換し、交流電力でモータ（図示しない）を駆動して走行する。

実施の形態１の第１制御部１００は、マイクロコンピュータ１１０からの信号を、フォトカプラＰＤ、ＰＲ及びＰＣを介して入力し、ｎ個の放電装置Ｄ１〜Ｄｎに伝達する。ｎ個の放電装置Ｄ１〜Ｄｎは、マイクロコンピュータ１１０からの指示に従って、組電池１０を構成する電池ブロックＢ１〜Ｂｎを個別に放電させる。

組電池１０は、ｎ個（ｎは２以上の正整数。図１ではｎ＝２０である。）の電池ブロックＢ１〜Ｂｎを直列接続したものであり、各電池ブロックＢ１〜Ｂｎはさらに複数（１２個）の二次電池セルの直列接続体により構成されている。この構成により、組電池１０は、全体として２４０セルの組電池となる。実施の形態１において、各セルは公称電圧１．２Ｖのニッケル−水素電池であり、各電池ブロックから１４．４Ｖ、組電池１０から総公称電圧２８８Ｖが得られる。なお、本明細書では、組電池１０の高電位側を上位、低電位側を下位と呼び、最下位の電池ブロックをＢ１、最上位の電池ブロックをＢｎとする。

マイクロコンピュータ１１０は、図示しない電圧測定回路によって電池ブロックＢ１〜Ｂｎの電圧を測定し、電圧が高い電池ブロックを検索する。そして、電圧が高い電池ブロックを放電させるためのシリアルデータ、リセット信号及びクロックを生成し、フォトカプラＰＤ、ＰＲ及びＰＣを介して第１制御部１００に光信号として出力する。

マイクロコンピュータ１１０はクロック発振器（図示しない）を有し、クロック発振器が生成するクロックの立ち上がりエッジのタイミングでシリアルデータを生成する。又、マイクロコンピュータ１１０は、シリアルデータを送信する前にリセット信号を出力する。リセット信号はＬｏｗレベルを基準とし、シリアルデータの開始を通知するための１ビットの信号である。シリアルデータは、Ｌｏｗレベルを基準とし、リセット信号を送信した後、クロックと共に送信を開始される。シリアルデータは、放電させる電池ブロックＢ１〜Ｂｎに対応するクロックの立ち上がりエッジのタイミングでＨｉｇｈレベル（放電指令）又はＬｏｗレベル（非放電指令）となる。図２に、３番目の電池ブロックＢ３を放電させる場合の、シリアルデータ（ＤＡＴＡ）、リセット信号（ＲＳＴ）及びクロック（ＣＬＫ）の一例を示す。

マイクロコンピュータ１１０が出力したシリアルデータ（ＤＡＴＡ）、リセット信号（ＲＳＴ）及びクロック（ＣＬＫ）は、それぞれフォトカプラＰＤ、ＰＲ、ＰＣを通じて第１制御部１００に伝達される。

第１制御部１００は、シリアル入力／パラレル出力レジスタ１２０、レベル変換回路１３０を有する。
シリアル入力／パラレル出力レジスタ１２０は、データ入力端子ＤＡＴＡ、リセット端子ＲＳＴ、クロック入力端子ＣＬＫ及び電池ブロックＢ１〜Ｂｎの個数（ｎ個）と同数のパラレル出力端子Ｙ１〜Ｙｎを有し、マイクロコンピュータ１１０からのシリアルデータを入力する。データ入力端子ＤＡＴＡ、リセット端子ＲＳＴ及びクロック入力端子ＣＬＫには、それぞれ、マイクロコンピュータ１１０からのシリアルデータ、リセット信号及びクロックが、フォトカプラＰＤ、ＰＲ及びＰＣを構成するフォトトランジスタのコレクタ端子から与えられる。

シリアル入力／パラレル出力レジスタ１２０は、リセット信号を入力し、クロック入力端子ＣＬＫに与えられたクロックの立ち下がりエッジを検出し、シリアルデータを入力する。そして、所定のビット数のデータを取り込んだタイミングで、シリアルデータの各データビットをパラレル出力端子Ｙ１〜Ｙｎから出力する。パラレル出力端子Ｙ１〜Ｙｎのうち、放電させる電池ブロックに対応する出力端子のみをＨｉｇｈレベルに切り換える。シリアル入力／パラレル出力レジスタ１２０は、例えば図２に示したシリアルデータ、リセット信号及びクロックを入力した場合、出力端子Ｙ３のみをＨｉｇｈレベルに切り換える。なお、フォトカプラＰＤ、ＰＲ及びＰＣを構成するフォトトランジスタのエミッタ端子及びシリアル入力／パラレル出力レジスタ１２０のグラウンド端子は、最下位の電池ブロックＢ１の負極端子に接続される。
マイクロコンピュータ１１０は、フォトカプラＰＤ、ＰＲ及びＰＣを含む、入力端子と出力端子とが相互に絶縁された伝達素子によって、高電圧の組電池１０から電気的に絶縁されている。

放電装置Ｄｎは、互いに直列に接続されている放電抵抗ＲｎとｎｐｎトランジスタＱｎとで構成される。放電装置Ｄｎは、電池ブロックＢｎに並列に接続される。放電抵抗Ｒｎの一端は電池ブロックＢｎの正極端子に接続され、他端はｎｐｎトランジスタＱｎのコレクタ端子に接続される。ｎｐｎトランジスタＱｎのエミッタ端子は、電池ブロックＢｎの負極端子に接続される。ｎｐｎトランジスタＱｎのベース端子に入力される制御信号ＣｎによってトランジスタＱｎがオンされた時に、放電抵抗Ｒｎに電流が流れ、電池ブロックＢｎの電力が消費される。電池ブロックＢｎの放電電流は、放電抵抗Ｒｎで調整される。その他の放電装置Ｄ１、Ｄ２、Ｄ３、……及びＤｎ−１も、放電装置Ｄｎと同様の構成を有する。

レベル変換回路１３０は、シリアル入力／パラレル出力レジスタ１２０のパラレル出力端子Ｙ１〜Ｙｎからの信号を入力し、放電装置Ｄ１〜Ｄｎを構成するｎｐｎトランジスタＱ１〜Ｑｎをオン／オフ制御するための制御信号Ｃ１〜Ｃｎに変換し、出力する。レベル変換回路１３０の各出力端子は、ｎｐｎトランジスタＱ１〜Ｑｎのベース端子に接続される。実施の形態１において、最上位のトランジスタＱｎをオンさせるための制御信号Ｃｎの電圧レベルは、約２７８Ｖ程度である。一方、レベル変換回路１３０に入力される信号の電圧レベルは約５Ｖである。レベル変換回路１３０は、入力信号の電圧レベルを各放電装置Ｄ１〜Ｄｎを動作させることができる電圧レベルに変換し、各放電装置Ｄ１〜Ｄｎに出力する。レベル変換回路１３０は、最大で２７８Ｖ程度の耐電圧を有する高耐圧の回路素子によって構成されても良いし、実施の形態４のレベル変換回路４３０（後述）のように、安価な低耐圧の回路素子によって構成されても良い。

以上のように、第１制御部１００は、データ入力端子ＤＡＴＡ、リセット端子ＲＳＴ及びクロック端子ＣＬＫを入力端子として有するシリアル入力／パラレル出力レジスタ１２０を有し、それぞれの入力端子に、入力端子と出力端子とが相互に絶縁された伝達素子を接続する構成を有する。従って、従来に比べて高価な伝達素子の数を大幅に減らすことができる。実施の形態１の第１制御部１００は、従来に比べて小型であり、安価に実現できる。

《実施の形態２》
図３を用いて、本発明の実施の形態２の容量均等化装置を説明する。図３は、本発明の実施の形態２の容量均等化装置のブロック図である。図２は、本発明の実施の形態２の容量均等化装置に適用されるタイミングチャートである。

実施の形態２の容量均等化装置は、低電圧回路である第２制御部を構成するマイクロコンピュータ２１０と、発光ダイオードと受光ダイオードとが相互に絶縁されたフォトカプラ（入力端子と出力端子とが相互に絶縁された伝達素子である。）ＰＤ及びＰＲと、高電圧回路である第１制御部２００と、ｎ個の放電装置Ｄ１〜Ｄｎと、組電池１０と、を有する。マイクロコンピュータ２１０と第１制御部２００とは制御装置を構成する。実施の形態２の容量均等化装置は、フォトカプラＰＣを構成するフォトトランジスタを有していない。実施の形態２の容量均等化装置は、電動車両に搭載される。電動車両は、組電池１０の直流電力をインバータ（図示しない）により交流電力に変換し、交流電力でモータ（図示しない）を駆動して走行する。

実施の形態２の第１制御部２００は、実施の形態１の第１制御部１００のシリアル入力／パラレル出力レジスタ１２０をシリアル入力／パラレル出力レジスタ２２０に置き換えたものである。その他の構成は、第１制御部１００（図１）と同じである。図３において、図１と同じブロックには共通の符号を使用し、説明を省略する。

実施の形態２の第１制御部２００は、マイクロコンピュータ２１０からの信号をフォトカプラＰＤ及びＰＲを介して入力し、ｎ個の放電装置Ｄ１〜Ｄｎに伝達する。ｎ個の放電装置Ｄ１〜Ｄｎは、マイクロコンピュータ１１０からの指示に従って、組電池１０を構成する電池ブロックＢ１〜Ｂｎを個別に放電する。

マイクロコンピュータ２１０は、図示しない電圧測定回路によって電池ブロックＢ１〜Ｂｎの電圧を測定し、電圧が高い電池ブロックを検索する。そして、電圧が高い電池ブロックを放電させるためのシリアルデータ及びリセット信号を生成し、第１制御部２００に光信号として出力する。
マイクロコンピュータ２１０はクロック発振器（図示しない）を有し、クロック発振器が生成するクロックの立ち上がりエッジのタイミングで、シリアルデータ及びリセット信号を生成する。図２に、３番目の電池ブロックＢ３を放電させる場合の、シリアルデータ（ＤＡＴＡ）、リセット信号（ＲＳＴ）及びクロック（ＣＬＫ）の一例を示す。

マイクロコンピュータ２１０が出力したシリアルデータ（ＤＡＴＡ）及びリセット信号（ＲＳＴ）は、それぞれフォトカプラＰＤ、ＰＲを通じて第１制御部２００に伝達される。

第１制御部２００は、シリアル入力／パラレル出力レジスタ２２０、レベル変換回路１３０を有する。
シリアル入力／パラレル出力レジスタ２２０は、クロック発振器２２１、データ入力端子ＤＡＴＡ、リセット端子ＲＳＴ及び電池ブロックＢ１〜Ｂｎの個数（ｎ個）と同数のパラレル出力端子Ｙ１〜Ｙｎを有し、マイクロコンピュータ２１０からのシリアルデータを入力する。データ入力端子ＤＡＴＡ及びリセット端子ＲＳＴには、それぞれ、マイクロコンピュータ２１０からのシリアルデータ及びリセット信号が、フォトカプラＰＤ及びＰＲを構成するフォトトランジスタのコレクタ端子から与えられる。

実施の形態２において、リセット信号とシリアルデータとの相互のタイミングは一定に定められている。シリアル入力／パラレル出力レジスタ２２０のクロック発振器２２１は、リセット信号を入力すると、その立ち上がりエッジで同期を取ったクロックを出力する。クロック発振器２２１の発振周波数は、マイクロコンピュータ２１０がシリアルデータを出力するクロックの周波数と同一に設定されている。

シリアル入力／パラレル出力レジスタ２２０は、リセット信号を入力し、クロック発振器２２１が出力するクロックの立ち下がりエッジでシリアルデータを入力する。そして、所定のビット数のデータを取り込んだタイミングで、シリアルデータの各データビットをパラレル出力端子Ｙ１〜Ｙｎから出力する。パラレル出力端子Ｙ１〜Ｙｎのうち、放電させる電池ブロックに対応する出力端子のみをＨｉｇｈレベルに切り換える。シリアル入力／パラレル出力レジスタ２２０は、例えば図２に示したシリアルデータ及びリセット信号を入力した場合、出力端子Ｙ３のみをＨｉｇｈレベルに切り換える。なお、フォトカプラＰＤ及びＰＲを構成するフォトトランジスタのエミッタ端子は、最下位の電池ブロックＢ１の負極端子に接続される。
マイクロコンピュータ２１０は、フォトカプラＰＤ及びＰＲを含む、入力端子と出力端子とが相互に絶縁された伝達素子によって、高電圧の組電池１０から電気的に絶縁されている。

以上のように、第１制御部２００は、データ入力端子ＤＡＴＡ及びリセット端子ＲＳＴを入力端子として有するシリアル入力／パラレル出力レジスタ２２０を有し、それぞれの入力端子に、入力端子と出力端子とが相互に絶縁された伝達素子を接続する構成を有する。従って、従来に比べて高価な伝達素子の数を大幅に減らすことができる。実施の形態２の容量均等化装置は、実施の形態１の容量均等化装置より高価な伝達素子の数が１つ少ない。実施の形態２の容量均等化装置は、実施の形態１の容量均等化装置に比べ、小型且つ安価である。

《実施の形態３》
図４及び図５を用いて、本発明の実施の形態３の容量均等化装置を説明する。図４は、本発明の実施の形態３の容量均等化装置のブロック図である。図５は、本発明の実施の形態３の容量均等化装置に適用されるタイミングチャートである。

実施の形態３の容量均等化装置は、低電圧回路である第２制御部を構成するマイクロコンピュータ３１０と、発光ダイオードと受光ダイオードとが相互に絶縁されたフォトカプラ（入力端子と出力端子とが相互に絶縁された伝達素子である。）ＰＤと、高電圧回路である第１制御部３００と、ｎ個の放電装置Ｄ１〜Ｄｎと、組電池１０と、を有する。マイクロコンピュータ３１０と第１制御部３００とは制御装置を構成する。実施の形態３の容量均等化装置は、フォトカプラＰＲ及びＰＣを構成するフォトトランジスタを有していない。実施の形態３の容量均等化装置は、電動車両に搭載される。電動車両は、組電池１０の直流電力をインバータ（図示しない）により交流電力に変換し、交流電力でモータ（図示しない）を駆動して走行する。

実施の形態３の容量均等化装置は、実施の形態２の容量均等化装置のシリアル入力／パラレル出力レジスタ２２０をシリアル入力／パラレル出力レジスタ３２０に置き換え、フォトカプラＰＲを構成するフォトトランジスタを除いたものである。その他の構成は、実施の形態２の容量均等化装置（図３）と同じである。図４において、図３と同じブロックには共通の符号を使用し、説明を省略する。

実施の形態３の第１制御部３００は、マイクロコンピュータ３１０からの信号をフォトカプラＰＤを介して入力し、ｎ個の放電装置Ｄ１〜Ｄｎに伝達する。ｎ個の放電装置Ｄ１〜Ｄｎは、マイクロコンピュータ１１０からの指示に従って、組電池１０を構成する電池ブロックＢ１〜Ｂｎを個別に放電する。

マイクロコンピュータ３１０は、図示しない電圧測定回路によって電池ブロックＢ１〜Ｂｎの電圧を測定し、電圧が高い電池ブロックを検索する。そして、電圧が高い電池ブロックを放電させるためのシリアルデータを生成し、光信号として第１制御部３００に出力する。

マイクロコンピュータ３１０はクロック発振器（図示しない）を有し、クロック発振器が生成するクロックの立ち上がりエッジのタイミングで、シリアルデータを生成する。図５に、３番目の電池ブロックＢ３を放電させる場合の、シリアルデータ（ＤＡＴＡ）及びクロック（ＣＬＫ）の一例を示す。シリアルデータは、Ｌｏｗレベルを基準とし、６ビットのスタートビット５０１、少なくとも電池ブロックの個数ｎと同じビット数のデータビット５０２（実施の形態３においては２０ビット）及び６ビットのストップビット５０３を、この順番で有する。実施の形態３においてはシリアルデータは３２ビットのデータ長を有する。スタートビット５０１及びストップビット５０３においては、それぞれ、Ｈｉｇｈレベルが６ビット連続する。データビット５０２は、放電させる電池ブロックに対応するクロックの立ち上がりエッジのタイミングでＨｉｇｈレベルとなる。マイクロコンピュータ３１０は、シリアルデータと同時には、クロックを第１制御部３００に出力しない。

マイクロコンピュータ３１０がシリアルデータを送信する前に、毎回、又は所定数のシリアルデータを伝送する毎に、３２ビット（シリアルデータのデータ長）以上の長さの休止期間（Ｌｏｗレベル）を設ける。シリアル入力／パラレル出力レジスタ３２０は、３２ビット以上Ｌｏｗレベルが連続した場合、自動的にシリアルデータをパラレル出力にロードするタイミングを設定する内部カウンタをリセットする。又、６ビットのスタートビット５０１を検知した場合、自動的にシリアルデータをパラレル出力にロードするタイミングを設定する内部カウンタをリセットする。

データビットのビット数が多い場合、好ましくは所定のビット毎に、再同期を取るための同期信号を挿入する。データビットのビット数が多い場合、第２制御部がデータを出力するクロックの周波数と、データを読み込むシリアル入力／パラレル出力レジスタの内部クロックの周波数とのわずかなずれに起因して、シリアル入力／パラレル出力レジスタがシリアルデータの最後尾のデータを読み誤る恐れがある。例えば８ビットのデータビット毎に、１及び０の２ビットの同期信号を挿入する。シリアル入力／パラレル出力レジスタのクロック発振器は、同期信号の１から０への立ち下がりエッジでクロックのタイミングを再調整することが出来る。これにより、第２制御部がデータを出力するクロックの周波数と、データを読み込むシリアル入力／パラレル出力レジスタの内部クロックの周波数とが最大で５％ずれても、シリアル入力／パラレル出力レジスタがシリアルデータを読み誤る恐れはない。

マイクロコンピュータ３１０が出力したシリアルデータ（ＤＡＴＡ）は、フォトカプラＰＤを通じて第１制御部３００に伝達される。

第１制御部３００は、シリアル入力／パラレル出力レジスタ３２０、レベル変換回路１３０を有する。
シリアル入力／パラレル出力レジスタ３２０は、クロック発振器３２１、データ入力端子ＤＡＴＡ及び電池ブロックＢ１〜Ｂｎの個数（ｎ個）と同数のパラレル出力端子Ｙ１〜Ｙｎを有し、マイクロコンピュータ３１０からのシリアルデータを入力する。データ入力端子ＤＡＴＡには、マイクロコンピュータ３１０からのシリアルデータが、フォトカプラＰＤを構成するフォトトランジスタのコレクタ端子から与えられる。

シリアル入力／パラレル出力レジスタ３２０のクロック発振器３２１は、スタートビット５０１の立ち上がりエッジで同期を取ったクロックを出力する。クロック発振器３２１の発振周波数は、マイクロコンピュータ３１０がシリアルデータを出力するクロックの周波数と同一に設定されている。

シリアル入力／パラレル出力レジスタ３２０は、クロック発振器３２１が出力するクロックの立ち下がりエッジを検出し、シリアルデータを入力する。そして、所定のビット数のデータを取り込んだタイミングで、シリアルデータの各データビットをパラレル出力端子Ｙ１〜Ｙｎから出力する。パラレル出力端子Ｙ１〜Ｙｎのうち、放電させる電池ブロックに対応する出力端子のみをＨｉｇｈレベルに切り換える。シリアル入力／パラレル出力レジスタ３２０は、例えば図５に示したシリアルデータを入力した場合、出力端子Ｙ３のみをＨｉｇｈレベルに切り換える。なお、フォトカプラＰＤを構成するフォトトランジスタのエミッタ端子は、最下位の電池ブロックＢ１の負極端子に接続される。
マイクロコンピュータ３１０は、フォトカプラＰＤを含む、入力端子と出力端子とが相互に絶縁された伝達素子によって、高電圧の組電池１０から電気的に絶縁されている。

以上のように、第１制御部３００は、データ入力端子ＤＡＴＡを入力端子として有するシリアル入力／パラレル出力レジスタ３２０を有し、データ入力端子ＤＡＴＡに、入力端子と出力端子とが相互に絶縁された伝達素子を接続する構成を有する。従って、従来に比べて高価な伝達素子の数を大幅に減らすことができる。実施の形態３の容量均等化装置は、実施の形態２の容量均等化装置より高価な伝達素子の数が１つ少ない。実施の形態３の容量均等化装置は、実施の形態２の容量均等化装置に比べ、更に小型且つ安価である。

《実施の形態４》
図６を用いて、本発明の実施の形態４の容量均等化装置を説明する。図６は、本発明の実施の形態４の容量均等化装置のブロック図である。

実施の形態４の容量均等化装置は、低電圧回路である第２制御部を構成するマイクロコンピュータ３１０と、発光ダイオードと受光ダイオードとが相互に絶縁されたフォトカプラ（入力端子と出力端子とが相互に絶縁された伝達素子である。）ＰＤと、高電圧回路である第１制御部４００と、ｎ個の放電装置Ｄ１〜Ｄｎと、組電池１０と、を有する。マイクロコンピュータ３１０と第１制御部４００とは制御装置を構成する。実施の形態４の容量均等化装置は、実施の形態３の容量均等化装置の第１制御部３００を、第１制御部４００に置き換えたものである。実施の形態４の容量均等化装置は、電動車両に搭載される。電動車両は、組電池１０の直流電力をインバータ（図示しない）により交流電力に変換し、交流電力でモータ（図示しない）を駆動して走行する。

実施の形態４の容量均等化装置は、実施の形態３の容量均等化装置（図４）のレベル変換回路１３０を、レベル変換回路４３０に置き換えたものである。その他の構成は、実施の形態３の容量均等化装置と同じである。図６において、図４と同じブロックには共通の符号を使用し、説明を省略する。

実施の形態４の第１制御部４００は、マイクロコンピュータ３１０からの信号をフォトカプラＰＤを介して入力し、ｎ個の放電装置Ｄ１〜Ｄｎに伝達する。ｎ個の放電装置Ｄ１〜Ｄｎは、マイクロコンピュータ１１０からの指示に従って、組電池１０を構成する電池ブロックＢ１〜Ｂｎを個別に放電する。

以下、レベル変換回路４３０を説明する。
レベル変換回路４３０は、レベル変換手段Ｓ２、Ｓ３、……及びＳｎを有する。なお、図６にはレベル変換手段Ｓ２、Ｓ３のみを示した。
シリアル入力／パラレル出力レジスタ３２０の出力端子Ｙ１は、放電装置Ｄ１の入力端子（ｎｐｎトランジスタＱ１のベース端子）に直接接続される。

レベル変換手段Ｓ２は、ｎｐｎトランジスタＱ２１とｐｎｐトランジスタＱ２２とを備える。ｎｐｎトランジスタＱ２１のベース端子は、シリアル入力／パラレル出力レジスタ３２０の出力端子Ｙ２と接続されており、レベル変換手段Ｓ２の入力端子となっている。ｎｐｎトランジスタＱ２１のエミッタ端子は電池ブロックＢ１の負極端子と接続され、コレクタ端子はｐｎｐトランジスタＱ２２のベース端子と接続される。ｐｎｐトランジスタＱ２２のエミッタ端子は電池ブロックＢ２の正極端子と接続される。ｐｎｐトランジスタＱ２２のコレクタ端子は放電装置Ｄ２の入力端子（ｎｐｎトランジスタＱ２のベース端子）と接続され、レベル変換手段Ｓ２の出力端子となっている。

レベル変換手段Ｓ３は、２組のｎｐｎトランジスタとｐｎｐトランジスタ（ｎｐｎトランジスタＱ３１とｐｎｐトランジスタＱ３２、及びｎｐｎトランジスタＱ３３とｐｎｐトランジスタＱ３４）を備える。ｎｐｎトランジスタＱ３１のベース端子は、シリアル入力／パラレル出力レジスタ３２０の出力端子Ｙ３と接続されており、レベル変換手段Ｓ３の入力端子となっている。ｎｐｎトランジスタＱ３１のエミッタ端子は電池ブロックＢ１の負極端子と接続され、コレクタ端子はｐｎｐトランジスタのＱ３２ベース端子と接続される。ｐｎｐトランジスタＱ３２のエミッタ端子は電池ブロックＢ２の正極端子と接続され、コレクタ端子はｎｐｎトランジスタＱ３３のベース端子と接続される。ｎｐｎトランジスタＱ３３のエミッタ端子は電池ブロックＢ２の負極端子と接続され、コレクタ端子はｐｎｐトランジスタＱ３４のベース端子と接続される。ｐｎｐトランジスタＱ３４のエミッタ端子は電池ブロックＢ３の正極端子と接続される。ｐｎｐトランジスタＱ３４のコレクタ端子は放電装置Ｄ３の入力端子（ｎｐｎトランジスタＱ３のベース端子）と接続され、レベル変換手段Ｓ３の出力端子となっている。

以下同様に、ｋ番目のレベル変換手段Ｓｋの入力端子はシリアル入力／パラレル出力レジスタ３２０のｋ番目の出力端子Ｙｋに接続され、出力端子はｋ番目の放電装置Ｄｋの入力端子（ｎｐｎトランジスタＱｋのベース端子）に接続される。レベル変換手段Ｓｋは、ｋ−１組のｎｐｎトランジスタとｐｎｐトランジスタとを備える。従って、レベル変換回路４３０は、ｎ（ｎ−１）／２個のｎｐｎトランジスタと、ｎ（ｎ−１）／２個のｐｎｐトランジスタとを備える。実施の形態４において、レベル変換回路４３０は１９０個のｎｐｎトランジスタと１９０個のｐｎｐトランジスタとを有する。

レベル変換手段Ｓ２の動作を説明する。
レベル変換手段Ｓ２の入力端子の信号がＨｉｇｈレベルの場合、ｎｐｎトランジスタＱ２１のベース端子電圧がエミッタ端子電圧（０Ｖ）より上昇するので、ｎｐｎトランジスタＱ２１はオンする。これに伴い、ｐｎｐトランジスタＱ２２のベース端子電圧が電池ブロックＢ１の負極端子電圧（０Ｖ）近い電圧まで下降するので、ｐｎｐトランジスタＱ２２もオンする。レベル変換手段Ｓ２の出力端子（ｐｎｐトランジスタＱ２２のコレクタ端子）電圧は、電池ブロックＢ２の正極端子電圧（２８．８Ｖ）近い電圧まで上昇する。即ち、レベル変換手段Ｓ２から放電装置Ｄ２に出力される出力信号がある状態となる。

レベル変換手段Ｓ２の入力端子の信号がＬｏｗレベルの場合、ｎｐｎトランジスタＱ２１はオンしないので、ｐｎｐトランジスタＱ２２のベース端子と電池ブロックＢ１の負極端子との間には電流が流れない。即ち、ｐｎｐトランジスタＱ２２はオフ状態であり、レベル変換手段Ｓ２から放電装置Ｄ２に出力される出力信号がない状態となる。
以上のように、レベル変換手段Ｓ２は、入力信号の電圧レベルを、放電装置Ｄ２を動作させることができる電圧レベル、即ち電池ブロックＢ２の正極端子電圧を基準とする電圧レベル、に変換し放電装置Ｄ２に出力する。

レベル変換手段Ｓ３の動作を説明する。
レベル変換手段Ｓ３の入力端子の信号がＨｉｇｈレベルの場合、ｎｐｎトランジスタＱ３１のベース端子電圧がエミッタ端子電圧（０Ｖ）より上昇するので、ｎｐｎトランジスタＱ３１はオンする。これに伴い、ｐｎｐトランジスタＱ３２のベース端子電圧が電池ブロックＢ１の負極端子電圧（０Ｖ）近い電圧まで下降するので、ｐｎｐトランジスタＱ３２もオンする。ｎｐｎトランジスタＱ３３のベース端子電圧は、電池ブロックＢ２の正極端子電圧（２８．８Ｖ）近い電圧まで上昇するので、ｎｐｎトランジスタＱ３３もオンする。これに伴い、ｐｎｐトランジスタＱ３４のベース端子電圧が電池ブロックＢ２の負極端子電圧（１４．４Ｖ）近い電圧まで低下する。即ち、レベル変換手段Ｓ３から放電装置Ｄ３に出力される出力信号がある状態となる。

レベル変換手段Ｓ３の入力端子の信号がＬｏｗレベルの場合、ｎｐｎトランジスタＱ３１はオンしないので、ｐｎｐトランジスタＱ３２のベース端子と電池ブロックＢ１の負極端子との間には電流が流れない。即ち、ｐｎｐトランジスタＱ３２はオフ状態である。同様に、ｎｐｎトランジスタＱ３３及びｐｎｐトランジスタＱ３４もオフ状態である。即ち、レベル変換手段Ｓ３から放電装置Ｄ３に出力される出力信号がない状態となる。

以上のように、レベル変換手段Ｓ３において、入力信号の電圧レベルはｎｐｎトランジスタＱ３１及びｐｎｐトランジスタＱ３２によって電池ブロックＢ２の正極端子電圧近くの電圧レベルに変換され、更に、ｎｐｎトランジスタＱ３３及びｐｎｐトランジスタＱ３４によって電池ブロックＢ３の正極端子電圧近くの電圧レベルに変換され、放電装置Ｄ３に出力される。レベル変換手段Ｓ３は、入力信号の電圧レベルを、放電装置Ｄ３を動作させることができる電圧レベル、即ち電池ブロックＢ３の正極端子電圧を基準とする電圧レベル、に変換し放電装置Ｄ３に出力する。

以下、レベル変換手段Ｓ４、……及びＳｎも、同様の動作をする。即ち、レベル変換手段Ｓｋにおいて、１組目のｎｐｎトランジスタとｐｎｐトランジスタによって入力信号の電圧レベルが電池ブロックＢ２の正極端子電圧レベルに上昇し、２組目〜（ｋ−１）組目のｎｐｎトランジスタとｐｎｐトランジスタによって、更に電池ブロックの端子間電圧（１４．４Ｖ）ずつ電圧レベルが上昇する。レベル変換手段Ｓｋの出力信号の電圧レベルは、電池ブロックＢｋの正極端子電圧を基準とするレベルに変換される。

レベル変換回路４３０を構成する各ｐｎｐトランジスタ及び各ｎｐｎトランジスタに印加される電圧は、電池ブロックの端子間電圧（１４．４Ｖ）程度又はその２倍（２８．８Ｖ）程度である。従って、レベル変換回路４３０は、耐圧が４０Ｖ程度の既存の半導体素子を用いて容易にＩＣ化することができる。実施の形態４によれば、安価で小型な容量均等化装置を提供することができる。

レベル変換手段Ｓｋにおいて、入力信号の電圧レベルは、電池ブロックの端子間電圧（１４．４Ｖ）程度又はその２倍（２８．８Ｖ）程度ずつ上昇したが、入力信号の電圧レベルの上昇幅はこれに限らない。例えば、上位のレベル変換手段Ｓｋでは、入力信号の電圧レベルを電池ブロックの端子間電圧２倍程度又は３倍程度以上ずつ上昇させても良い。但し、電圧レベルの上昇幅は、レベル変換手段Ｓｋを構成するｐｎｐトランジスタ及びｎｐｎトランジスタの耐圧レベルと電池ブロックの端子間電圧との兼ね合いで定められる。 なお、レベル変換回路４３０を構成するｐｎｐトランジスタ及びｎｐｎトランジスタを、他のスイッチ素子に置き換えても良い。

レベル変換回路において、少なくとも１つのパラレル出力端子が出力する２値のデータビットの電圧レベルをそのデータビットに対応する放電装置をオン／オフ制御できる電圧レベルに変換する回路は、シリアル入力／パラレル出力レジスタが出力する２値のいずれかの電圧を、シリアル入力／パラレル出力レジスタの基準電位（実施の形態４においては０Ｖ）から第ａ番目（ａは２以上の正整数）の電池ブロックと第（ａ＋１）番目の電池ブロックとの接続点の電圧である第１の電圧に変換し、第１の電圧を、第（ａ＋ｂ）番目（ｂは１以上の正整数）の電池ブロックと第（ａ＋ｂ＋１）番目の電池ブロックとの接続点の電圧である第２の電圧に変換する回路を含む．

実施の形態１〜実施の形態４において、第２制御部を構成するマイクロコンピュータ１１０、２１０、３１０を、第１制御部１００、２００、３００、４００及び組電池１０から電気的に絶縁するために、フォトカプラを使用した。しかしこれに限られず、その他の入力端子と出力端子とが相互に絶縁された任意の伝達素子であっても良い。例えば、１次巻線と２次巻線とが相互に絶縁されたトランスを使用する。電動車両に搭載される場合、好ましくは、発光ダイオードとフォトトランジスタとが一体化していないフォトカプラを使用する。

実施の形態４において、シリアル入力／パラレル出力レジスタは、所定のビット数のシリアルデータを入力した時、シリアルデータをパラレル出力端子から出力した。これに代えて、シリアル入力／パラレル出力レジスタは、ストップビットを入力した時、シリアルデータをパラレル出力端子から出力しても良い。

実施の形態１〜実施の形態４において、マイクロコンピュータ１１０、２１０、３１０は、１つの電池ブロックを放電するためのシリアルデータを生成したが、同時に複数の電池ブロックを放電するためのシリアルデータを生成しても良い。
各電池ブロックを構成するセルの数は、一個又は複数の何れでも良い。組電池１０の各セルを、ニッケル−水素電池以外の充放電可能な二次電池としても良い。例えば、組電池１０を、鉛蓄電池、ニッケル−カドミウム蓄電池又はリチウムイオン二次電池から構成しても良い。

実施の形態１〜実施の形態３において、レベル変換回路１３０を、レベル変換回路４３０に置き換えても良い。これにより、第１制御部１００、２００及び３００を低耐圧の安価な回路素子によって、構成できる。

実施の形態１〜実施の形態４において、放電手段Ｄｎは、互いに直列に接続されている放電抵抗ＲｎとｎｐｎトランジスタＱｎとで構成されていたが、互いに直列に接続されている放電抵抗ＲｎとｐｎｐトランジスタＱｎとで構成されていても良い。

実施の形態１〜実施の形態４において、容量均等化装置は電動車両に搭載されたが、電動車両以外の、組電池を電源として駆動する装置に搭載されても良い。本発明の容量均等化装置は、組電池を構成する電池ブロック又はセルの数が多く組電池の総電圧が高いほど、コスト及び回路サイズの低減の効果が大きい。

本発明の容量均等化装置は、電気自動車（ＰＥＶ）、ハイブリッド車両（ＨＥＶ）、燃料電池と二次電池とを有するハイブリッド車両等の電動車両等に搭載される組電池の容量均等化装置として有用である。

本発明の実施の形態１の容量均等化装置のブロック図 本発明の実施の形態１及び実施の形態２の容量均等化装置に適用されるタイミングチャート 本発明の実施の形態２の容量均等化装置のブロック図 本発明の実施の形態３の容量均等化装置のブロック図 本発明の実施の形態３の容量均等化装置に適用されるタイミングチャート 本発明の実施の形態４の容量均等化装置のブロック図

符号の説明

１０ 組電池
１００、２００、３００、４００ 第１制御部
１１０、２１０、３１０ マイクロコンピュータ
１２０、２２０、３２０ シリアル入力／パラレル出力レジスタ
１３０、４３０ レベル変換回路
２２１、３２１ クロック発振器
Ｂ１〜Ｂｎ 電池ブロック
Ｃ１〜Ｃｎ 制御信号
Ｄ１〜Ｄｎ 放電装置
Ｑ１〜Ｑｎ ｎｐｎトランジスタ
Ｑ２１、Ｑ３１、Ｑ３３ ｎｐｎトランジスタ
Ｑ２２、Ｑ３２、Ｑ３４ ｐｎｐトランジスタ
Ｒ１〜Ｒｎ 放電抵抗
Ｓ２〜Ｓｎ レベル変換手段
Ｙ１〜Ｙｎ パラレル出力端子
ＰＤ、ＰＲ、ＰＣ フォトカプラ

Claims (7)

1. １個又は複数個の二次電池からなる電池ブロックがｎ個（ｎは２以上の正整数）直列に接続された組電池と、前記電池ブロックの正極端子及び負極端子に接続され前記電池ブロック内の二次電池を放電させるｎ個の放電装置と、前記放電装置を個別に制御する制御装置とを備え、
   前記制御装置は前記電池ブロックが電気的に接続されている第１制御部とこの第１制御部と電気的に絶縁された第２制御部とを有し、
   少なくとも１個の前記制御装置は少なくとも２個の前記放電装置を制御する、
   ことを特徴とする二次電池の容量均等化装置。
2. 第２制御部から第１制御部に伝えられる信号はシリアルデータであって、前記第２制御部から発光ダイオードと受光ダイオードとが相互に絶縁されたフォトカプラを介して第１制御部に信号は伝えられ、前記第１制御部においてそれぞれの前記放電装置へ信号をパラレルに送出することを特徴とする請求項１に記載の二次電池の容量均等化装置。
3. 前記シリアルデータは、スタートビットと前記放電装置をオン／オフ制御するためのデータビットとを有し、
   前記第１制御部は、
   前記シリアルデータを入力するデータ入力端子と、前記データビットを出力する複数のパラレル出力端子と、前記シリアルデータと同期したクロックであって、前記シリアルデータの中の少なくとも前記データビットを読み込むクロックを生成するクロック発振器と、を有するシリアル入力／パラレル出力レジスタと、
   前記パラレル出力端子が出力する各データビットの電圧レベルを、各データビットに対応する前記放電装置をオン／オフ制御できる電圧レベルにそれぞれ変換し、電圧変換された信号を対応する各前記放電装置に出力するレベル変換回路と、
   を有する、
   ことを特徴とする請求項２に記載の二次電池の容量均等化装置。
4. 前記制御装置は、
   前記放電装置をオン／オフ制御するためのシリアルデータを入力するデータ入力端子と、前記シリアルデータの先頭を識別するためのリセット信号を入力するリセット端子と、前記データビットを出力する複数のパラレル出力端子と、前記シリアルデータと同期したクロックであって、前記シリアルデータの中の少なくとも前記データビットを読み込むクロックを生成するクロック発振器と、を有するシリアル入力／パラレル出力レジスタと、
   前記パラレル出力端子が出力する各データビットの電圧レベルを、各データビットに対応する前記放電装置をオン／オフ制御できる電圧レベルにそれぞれ変換し、電圧変換された信号を対応する各前記放電装置に出力するレベル変換回路と、
   を有することを特徴とする請求項２に記載の二次電池の容量均等化装置。
5. 前記制御装置は、
   クロックを入力するクロック入力端子と、前記クロックに同期するデータで構成され前記放電装置をオン／オフ制御するためのシリアルデータを入力するデータ入力端子と、前記シリアルデータの先頭を識別するためのリセット信号を入力するリセット端子と、前記データビットを出力する複数のパラレル出力端子と、を有するシリアル入力／パラレル出力レジスタと、
   前記パラレル出力端子が出力する各データビットの電圧レベルを、各データビットに対応する前記放電装置をオン／オフ制御できる電圧レベルにそれぞれ変換し、電圧変換された信号を対応する各前記放電装置に出力するレベル変換回路と、
   を有することを特徴とする請求項２に記載の二次電池の容量均等化装置。
6. 前記シリアルデータは更にストップビットを有し、
   前記シリアル入力／パラレル出力レジスタは、ストップビットを入力した時、前記シリアルデータを前記パラレル出力端子から出力することを特徴とする請求項３〜請求項５のいずれかの請求項に記載の二次電池の容量均等化装置。
7. 前記レベル変換回路において、少なくとも１つの前記パラレル出力端子が出力する２値のデータビットの電圧レベルをそのデータビットに対応する前記放電装置をオン／オフ制御できる電圧レベルに変換する回路は、
   前記シリアル入力／パラレル出力レジスタが出力する２値のいずれかの電圧を、前記シリアル入力／パラレル出力レジスタの基準電位から第ａ番目（ａは２以上の正整数）の電池ブロックと第（ａ＋１）番目の電池ブロックとの接続点の電圧である第１の電圧に変換し、
   前記第１の電圧を、第（ａ＋ｂ）番目（ｂは１以上の正整数）の電池ブロックと第（ａ＋ｂ＋１）番目の電池ブロックとの接続点の電圧である第２の電圧に変換する回路を含む、
   ことを特徴とする請求項３〜請求項５のいずれかの請求項に記載の二次電池の容量均等化装置。

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