JP2005332245A - 情報処理装置及び情報処理装置を利用した媒体記憶装置 - Google Patents

Abstract

【課題】情報処理ユニットのクロックを低消費電力化のため、切り換える情報処理装置において、クロック切り換えのオーバーヘッドを低減する。
【解決手段】情報処理ユニット（１１，２６）への割り込みを受け付け、クロック切換信号を生成する割り込み制御回路（３５）と、クロック切換信号に応じて、情報処理ユニットに供給するクロックを切り換えるクロック切換回路（３４）とを設ける。割り込みのハードウェアの信号を使用し、回路クロックを切り換えることにより、リアルタイムに回路クロックの切り換えを行い、より低消費電力化を図ることができる。
【選択図】図２

Description

本発明は、消費電力削減のため、動作クロックを、必要に応じて切り換えるための情報処理装置及び情報処理装置を利用した媒体記憶装置に関する。

近年のデータ処理技術の進展により、磁気デイスク装置等の周辺装置等も、プロセッサを備え、ファームウェアプログラムで動作するものが増加している。このようなプロセッサで動作する、いわゆる情報処理装置では、個々の回路は、クロックを受けて、同期動作する。

近年の情報処理装置の高速化の要求に伴い、特に、プロセッサ及びそれに接続される周辺回路も、高速なクロックで、高速動作するものが利用されている。このため、消費電力が高くなり、且つ発熱量も増大する。一方、情報処理装置が、外部から電源を供給される場合や、バッテリ等から電源供給される場合には、情報処理装置に、消費電力低減が要求されている。

この情報処理装置の高速性と、低消費電力化とを両立する方法として、情報処理装置の運転中に、情報処理装置に処理が要求されない場合には、低速なクロックに切り換える、又は、クロックの供給を停止し、処理が要求された場合に、高速なクロックに復帰し、又はクロックの供給を再開する方法が、有効である。

この従来のクロックの切換動作は、通常、低速クロックが供給されているプロセッサが、割込み要求を受けると、ファームウェアの処理（割込み処理）により、要求を認識し、クロックモードレジスタを、高速にセットし、クロックゲートを切り換えて、高速クロックの供給を受けることに行っていた（例えば、特許文献１参照）。
特開平８−０８７８１８号公報

しかしながら、従来のファームウェアによって、クロックの切り換えを行う方法では、ファームウェアである割込み処理の一環として、実行でき、特別のハードウェアを必要としないという利点があるが、クロックの切り換え時間のオーバーヘッドが生じるという問題もある。

即ち、プロセッサは、割込み要求を受けると、ファームウェアにより、要求を解釈し、割込み処理の一環として、クロック切り換え処理を行い、レジスタのクロックモードをセットして、クロック切り換えを行うため、クロック切り換えまでに、時間が必要である。

従って、ファームウェアの処理により、切り換えを行うことから所定の時間が、必要である他に、低速クロックで動作している間に、切り換え処理を行うため、処理自体も低速であり、割込み要求に対する本来の割込み処理を、高速クロックで実行するまでに、時間がかかる。このため、低消費電力化のため、クロック切換えを行うと、割込み要求に対する応答性が低下し、高速クロックへの切換えの利点の阻害となる。

従って、本発明の目的は、低消費電力化のため、クロックを切換えても、切換え時間のオーバーヘッドを低減するための情報処理装置及び情報処理装置を利用した媒体記憶装置を提供することにある。

又、本発明の他の目的は、低消費電力化のため、クロックを切換えても、割込み要求に対する応答性を向上するための情報処理装置及び情報処理装置を利用した媒体記憶装置を提供することにある。

更に、本発明の更に他の目的は、低消費電力化のため、クロックを切換えても、個々の回路に適したクロックに切換え、装置自体の応答性を向上するための情報処理装置及び情報処理装置を利用した媒体記憶装置を提供することにある。

この目的の達成のため、本発明は、クロックを受けて、情報処理する情報処理装置において、割り込みを受けて、割り込み処理する情報処理ユニットと、前記割り込みを受けて、クロック切換信号を生成する割り込み制御回路と、前記クロック切換信号に応じて、前記情報処理ユニットに供給するクロックの周波数を切り換えるクロック切換回路とを有する。

又、本発明は、媒体記憶部に記憶されたデータを少なくとも読み取る媒体記憶装置において、前記媒体記憶部に記憶されたデータを少なくとも読み取る媒体記憶機構と、外部からの指示に応じて、前記媒体記憶機構を制御する制御部とを有し、前記制御部は、割り込みを受けて、割り込み処理する情報処理ユニットと、前記割り込みを受けて、クロック切換信号を生成する割り込み制御回路と、前記クロック切換信号に応じて、前記情報処理ユニットに供給するクロックの周波数を切り換えるクロック切換回路とを有する。

更に、本発明では、好ましくは、前記クロック切換回路は、比較的高速クロックを生成する回路と、比較的低速クロックと生成する回路と、前記クロック切換信号に応じて、前記低速クロックから前記高速クロックに切り換える切換回路とを有する。

更に、本発明では、好ましくは、前記クロック切換回路は、クロックを生成する回路と、前記クロック切換信号に応じて、前記クロックの出力を許可する切換回路とを有する。

更に、本発明では、好ましくは、前記情報処理ユニットは、前記割り込み制御回路のクロック切換信号を、前記割り込み処理の終了により、クリアする。

更に、本発明では、好ましくは、前記割り込み制御回路は、複数の割り込みを受け付け、前記複数の割り込み要因の種類に応じて、選択的に前記クロック切換信号を生成する。

更に、本発明では、好ましくは、前記割り込み制御回路は、複数の割り込みを受け付けるための割り込みステータスレジスタと、前記割り込みステータスレジスタから前記クロック切換信号を生成するためのクロック切換用割り込みステータスレジスタとを有し、前記情報処理ユニットは、前記割り込みの受け付けに応じて、前記割り込みステータスレジスタの受け付けた割り込みをクリアし、前記割り込み処理の終了により、前記クロック切換用割り込みレジスタをクリアする。

更に、本発明では、好ましくは、前記割り込み制御回路は、前記割り込みステータスレジスタと前記クロック切換用割り込みステータスレジスタとの間に、前記複数の割り込みの要因に応じて、前記割り込みステータスレジスタから前記クロック切換用割り込みステータスレジスタにセットする割り込みを選択するセレクタを更に有する。

更に、本発明では、好ましくは、前記クロック切換回路は、前記情報処理ユニットを構成する各回路に対応した複数のクロック切換回路で構成された。

更に、本発明では、好ましくは、前記クロック切換回路の前記クロック生成回路は、分周比をプログラム可能なプログラマブルクロック分周器で構成された。

本発明では、従来、ファームウェアによってクロック切り換えを行っていたものを、割り込みのハードウェアの信号を使用し、回路クロックを切り換えることにより、リアルタイムに回路クロックの切り換えを行い、より低消費電力化を図ることができる。又、クロック切り換えのため、低速クロックでファームウェア処理しないで良いため、情報処理装置（ＭＰＵ，ＨＤＣ等）の割り込みに対する応答速度が向上する。

以下、本発明の実施の形態を、情報処理装置、クロック切換方法、他の実施の形態の順で説明する。

［情報処理装置］
図１は、本発明の一実施の形態の情報処理装置を利用した媒体記憶装置の構成図、図２は、図１のクロック切換回路の構成図である。

図１は、情報処理装置として、媒体記憶装置である、磁気デイスクにデータをリード／ライトする磁気デイスク装置（ＨＤＤ）の制御部を例に示す。磁気デイスク装置１０は、図１に示すように、パーソナルコンピュータ等のホスト（図示せず）とＡＴＡ（ＡＴ Ａｔｔａｃｈｍｅｎｔ）規格のインタフェースのケーブル９で接続される。

図１に示すように、磁気デイスク装置１０は、磁気デイスク１９と、磁気デイスク１９を回転するスピンドルモータ２０と、磁気デイスク１９にデータをリード／ライトする磁気ヘッド２５と、磁気ヘッド２５を磁気デイスク１９の半径方向（トラック横断方向）に移動するアクチュエータ（ＶＣＭ）２２とを備える。

又、制御部として、ＨＤＣ（Hard Disk Controller）２６と、データバッファ１４と、ＭＰＵ１１と、メモリ（ＲＡＭ）１３と、不揮発性メモリ（Ｆ−ＲＯＭ）２７とを有する。更に、駆動制御部として、リードチャネル回路２９と、ヘッドＩＣ１８と、サーボコントローラ２８とを有する。

サーボコントローラ２８は、スピンドルモータドライバ２１と、ＶＣＭドライバ２３と、位置検出部２４と、ＤＳＰ３８とを備える。ＨＤＣ２６，ＭＰＵ１１，ＲＡＭ１３，Ｆ−ＲＯＭ２７，サーボコントローラ２８は、バス１７により接続される。

ＨＤＣ２６は、ホストからタスクをセットするタスクファイル１２Ａを有するＡＴＡインタフェース制御回路１２と、データバッファ１４を制御するデータバッファ制御回路１５と、記録データのフォーマットの制御を行うフォーマッタ制御回路１６とを有する。

リードチャネル回路２９は、ＨＤＣ２６からの指示に応じて、リード又はライトする磁気ヘッドを選択し、リード時は、その磁気ヘッドからリードデータを受け、ライト時は、その磁気ヘッドにライトデータを供給する。ヘッドＩＣ１８は、ライト時は、記録データに従い磁気ヘッド２５に記録電流を流し、リード時は、磁気ヘッド２５からの読取信号を増幅して、リードデータ（サーボ情報を含む）を出力する。

位置検出部２４は、ヘッドＩＣ１８からのサーボ情報から磁気ヘッド２５の位置を検出する。スピンドルドライバ２１は、スピンドルモータ２０を回転駆動する。ＶＣＭドライバ２３は、磁気ヘッド２５を移動するＶＣＭ（ボイスコイルモータ）２２を駆動する。ＤＳＰ（Digital Signal Processor)３８は、ＭＰＵ（Micro Processor)１１からの目標位置と、位置検出部２４からの現在位置とから、ＶＣＭドライバ２３を介しＶＣＭ２２を位置制御し、磁気ヘッド２５を目標位置に位置制御する。

ＭＰＵ１１は、磁気ヘッド２５の位置制御、リード／ライト制御、リトライ制御を行う。メモリ（ＲＡＭ）１３は、ＭＰＵ１１の処理に必要なデータを格納する。不揮発性メモリ２７は、ＭＰＵ１１の処理プログラム、ファームウェアを格納する。

ＭＰＵ１１と、ＲＡＭ１３は、ＭＰＵブロック３０内に収容される。図２に詳細に示すように、このＭＰＵブロック３０には、基準クロックを発生するＰＬＬ（Phase Lock Loop)回路３３と、複数の割込み信号線から割り込み信号から割り込みを発生する割り込み制御回路３５と、割り込み制御回路３５からの割込みにより、ＭＰＵ１１やＨＤＣ２６等の周辺回路に、与えるクロックを切り換えるクロック切換回路３４とが、設けられる。

図２に示すように、クロック切換回路３４は、個々の回路（例えば、ＭＰＵ１１，ＨＤＣ２６のインタフェース回路１２、バッファ制御回路１５）の動作周波数に合わせて、複数のクロック切換回路３４−１〜３４−ｍで構成される。

個々のクロック切換回路３４−１〜３４−ｍは、プログラムされた分周比で、ＰＬＬ回路３３の基準クロック（ＰＬＬ出力）を分周する一対のプログラマブルクロック分周器３４０、３４２と、マルチプレクサ３４４とを有する。プログラマブルクロック分周器３４０は、高速クロック（Fast Clockという）を出力するものであり、例えば、分周比１：１に設定される。又、プログラマブルクロック分周器３４２は、低速クロック（Slow Clockという）を出力するものであり、例えば、分周比１：ｎに設定される。

この例は、クロック切換回路３４−１は、高速クロックと、高速クロックの１／ｎの周波数の低速クロックとのいずれかを出力できる。マルチプレクサは、３４４は、通常、低速クロックを出力するが、割込みが、ハイの間は、高速クロックを出力する。

一方、割り込み制御回路３５は、複数の割り込み要因（信号）の優先制御を行うプライオリテイ制御回路３５０と、各割り込み要因の状態を格納する割り込みステータスレジスタ３５２と、セット・イネーブルセレクタ３５４と、Ｆａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６と、Ｆａｓｔ Ｃｌｏｃｋ用スイッチ用割り込みステータスレジスタ３５６の各レジスタのオアをとり、Ｆａｓｔ Ｃｌｏｃｋ用割込み信号（クロック切換信号）をクロック切換回路３４に出力するオア回路３５８とを有する。

ＭＰＵ１１への割り込み要因としては、タイマー割り込み、シリアル転送割り込み（ＵＡＲＴ）、ホスト割り込み等がある。プライオリテイ制御回路３５０は、これら複数の割り込みを同時に受けた場合には、予め決められた優先順位に従い、１つの割り込みを優先させ、割り込み状態を割り込みステータスレジスタ３５２の対応するレジスタにセットする。

又、優先された割り込みは、ＭＰＵ１１に通知される。この割り込みステータスレジスタ３５２は、ＭＰＵ１１の割り込み処理終了により、クリアされる。セット・イネーブルセレクタ３５６は、ＭＰＵ１１により、予め、Ｆａｓｔ Ｃｌｏｃｋに切り換える種類の割り込みをイネーブルにセットされる。Ｆａｓｔ Ｃｌｏｃｋスイッチ用割り込みレジスタ３５６は、割り込みステータスレジスタ３５２にセットされた割り込み要因の内、セット・イネーブルセレクタ３５６でイネーブルとされた割り込みがセットされる。

このＦａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６は、ＭＰＵ１１の割り込み処理終了によりクリアされる。Ｆａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６の各割り込み要因毎のレジスタの内容は、オア回路３５８でオアされ、クロック切換回路３４に出力される。

即ち、クロック切換回路３４のマルチプレクサ３４４は、割り込み信号が入っている時に、１／１の分周のクロックを選択し、割り込み信号が入っていない時には，１／ｎの分周のクロックを選択して、回路クロックとして供給する。この回路では、回路クロックの供給を選択する事が出来る。

例えば、図１の場合に、Ｆａｓｔ Ｃｌｏｃｋの周波数は、ＭＰＵ１１が、１３３ＭＨｚ，ＡＴＡインタフェース回路１２Ａが、１００ＭＨｚ，データバッファ１４が、６６ＭＨｚである。

［クロック切換方法］
図３は、本発明の一実施の形態のクロック切換方法を説明するＭＰＵ１１の割り込み処理フロー図、図４は、その動作説明図である。以下、図４を参照して、図３の処理を説明する。

（Ｓ１０）図４に示すように、割り込み信号が入ってない状態では、クロック切換回路３４のマルチプレクサ３４４は、プログラマブルクロック分周器３４２のＳｌｏｗ Ｃｌｏｃｋを選択している。図４に示すように、割り込み要因が発生すると、前述のように、プライオリテイ制御回路３５０は、予め決められた優先順位に従い、１つの割り込みを優先させ、割り込み状態を割り込みステータスレジスタ３５２の対応するレジスタにセットする。

又、優先された割り込みは、ＭＰＵ１１に受け付けられる。セット・イネーブルセレクタ３５６により、Ｆａｓｔ Ｃｌｏｃｋスイッチ用割り込みレジスタ３５６に、セット・イネーブルセレクタ３５６でイネーブルとされた割り込みがセットされる。

このＦａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６の各割り込み要因毎のレジスタの内容は、オア回路３５８でオアされ、クロック切換回路３４のマルチプレクサ３４４に出力され、マルチプレクサ３４４は、プログラマブルクロック分周器３４０のＦａｓｔ Ｃｌｏｃｋを選択する。これにより、図４に示すように、ＭＰＵ１１，ＨＤＣ２６等は、Ｆａｓｔ Ｃｌｏｃｋで動作する。

（Ｓ１２）ＭＰＵ１１は、割り込みを受け付けると、割り込み制御回路３５の割り込みステータスレジスタ３５２の割り込みステータスをクリアする。この場合、Ｆａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６は、クリアされないので、マルチプレクサ３４４は、プログラマブルクロック分周器３４０のＦａｓｔ Ｃｌｏｃｋを選択し続ける。

（Ｓ１４）ＭＰＵ１１は、この後、割り込み内容に応じた割り込み処理を実行する。

（Ｓ１６）ＭＰＵ１１は、この割り込み要因に応じた割り込み処理を終了すると、Ｆａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６の割り込みステータスをクリアする。これにより、マルチプレクサ３４４は、プログラマブルクロック分周器３４０のＦａｓｔ Ｃｌｏｃｋを選択から、プログラマブルクロック分周器３４２のＳｌｏｗ Ｃｌｏｃｋの選択に戻り、図４に示すように、ＭＰＵ１１，ＨＤＣ２６等には、Ｓｌｏｗ Ｃｌｏｃｋが供給される。

このように、従来、ファームウェアによってクロック切り換えを行っていたものを、割り込みのハードウェアの信号を使用し、回路クロックを切り換えることにより、リアルタイムに回路クロックの切り換えを行い、より低消費電力化を図ることができる。又、クロック切り換えのため、低速クロックでファームウェア処理しないで良いため、情報処理装置（ＭＰＵ，ＨＤＣ等）の割り込みに対する応答速度が向上する。

更に、セット・イネーブルセレクタ３５４により、割り込み要因によっては、Ｆａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６にセットされない割り込み要因を指定できるため、処理の高速化の必要ない割り込み要因に対しては、Ｓｌｏｗ Ｃｌｏｃｋのままにできる。即ち、割り込みがあっても、割り込み要因別に、回路クロックを設定できる。

特に、磁気デイスク装置やプリンタのような、周辺装置では、機構部が存在するため、比較的電力消費量が大きく、又外部から電源供給を受ける場合があり、短時間のクロック切り換え時間の向上でも、低消費電力化の効果は、大きい。

［他の実施の形態］
図５は、本発明の他の実施の形態のクロック切換回路の構成図である。図５は、クロック切換回路３４のみを示すが、割り込み制御回路３５は、図２と同一である。

図５に示すように、クロック切換回路３４は、個々の回路（例えば、ＭＰＵ１１，ＨＤＣ２６のインタフェース回路１２、バッファ制御回路１５）の動作周波数に合わせて、複数のクロック切換回路３４−１〜３４−ｍで構成される。

個々のクロック切換回路３４−１〜３４−ｍは、プログラムされた分周比で、ＰＬＬ回路３３の基準クロック（ＰＬＬ出力）を分周する１つのプログラマブルクロック分周器３４６と、ゲート回路３４８とを有する。プログラマブルクロック分周器３４６は、高速クロック（Fast Clockという）を出力するものであり、例えば、分周比１：１に設定される。

この例は、クロック切換回路３４−１は、高速クロックの供給と停止とを、割り込み信号により、ゲート回路３４８で制御できる。即ち、割込みが、ハイの間は、高速クロックを出力する。

この他の実施の形態でも、割り込みのハードウェアの信号を使用し、回路クロックを停止させることにより、リアルタイムに回路クロックの切り換えを行い、より低消費電力化を図ることができる。

更に、従来、ファームウェアにより切り換えを行っていた為、ＭＰＵのクロックを常時入力させる必要があったが、本来であれば、回路動作が不要な場合、すなわち，割り込みが発生していない状態では、回路クロックの入力は不要であるため、完全に回路クロックを停止させことにより、より低消費電力化が実現出来る。

図６は、本発明の更に他の実施の形態のクロック切換回路の構成図である。図６において、図５と同一のものは、同一の記号で示してあり、クロック切換回路３４のみを示すが、割り込み制御回路３５は、図２と同一である。

図６に示すように、クロック切換回路３４は、割り込み要因に対する回路（例えば、ＭＰＵ１１，ＨＤＣ２６のインタフェース回路１２、バッファ制御回路１５）の動作周波数に合わせて、複数のクロック切換回路３４−１〜３４−ｍで構成される。

図５と同様に、個々のクロック切換回路３４−１〜３４−ｍは、プログラムされた分周比で、ＰＬＬ回路３３の基準クロック（ＰＬＬ出力）を分周する１つのプログラマブルクロック分周器３４６と、ゲート回路３４８とを有する。プログラマブルクロック分周器３４６は、各クロック切換回路３４で異なる周波数の高速クロック（Fast Clockという）を出力するものである。

この例でも、クロック切換回路３４−１〜３４−ｍは、高速クロックの供給と停止とを、割り込み信号により、ゲート回路３４８で制御できる。即ち、割込みが、ハイの間は、高速クロックを出力する。

更に、割り込み制御に、プライオリテイ制御回路４１０とマルチプレクサ４００とを設け、回路に供給する回路クロックの周波数を、割り込み要因に応じて、切り換える。

即ち、割り込みプライオリテイ回路４１０は、図２のＦａｓｔ Ｃｌｏｃｋスイッチ用割り込みステータスレジスタ３５６の内容から、割り込み要因を判定し、マルチプレクサ４００を選択する。マルチプレクサ４００は、各クロック切換回路３４−１〜３４−ｍの出力を、割り込みプライオリテイ回路４１０からの選択信号により、切り換え、回路へ供給する。

各クロック切換回路３４−１〜３４−ｍは、異なる周波数のクロックを出力するため、複数の多重割り込みに対して、割り込み要因に応じて、処理速度と低消費電力化とのバランスをとった周波数のクロックを、回路（例えば、ＭＰＵ１１）に供給できる。

即ち、プライオリテイ回路４１０を設けて、回路クロックを最大値や最小値に選択出来る。又、図５の実施の形態と同様な作用効果を奏する。

同様に、図６の構成において、プライオリテイ回路４１０が、図２の割り込み要因を直接受け、多重割り込みがあった場合には、複数の割り込みを次々と処理する必要があるため、回路クロックを最大値に選択する。一方、多重割り込みがない場合、例えば、１つの割り込みでは、回路クロックを最小値に選択することもできる。

前述の他の実施の形態では、情報処理装置を、磁気デイスク装置の制御部の例で説明したが、光デイスク、光磁気デイスク、他の記憶媒体を使用した記憶装置にも適用できる。又、デイスク装置のみならず、他のメモリ装置、プリンタ、画像処理装置等、上位装置のＯＳにより動作する周辺装置や、パーソナルコンピュータ、携帯電話を含む携帯端末装置、情報家電機器等にも適用できる。

更に、インタフェースは、ＡＴＡに限らず、他のインタフェースにも適用できる。又、割り込み要因を、複数のもので説明したが、１つのものでも良く、割り込み要因を、実施の形態のみならず、他の種類にも適用できる。

以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。

（付記１）クロックを受けて、情報処理する情報処理装置において、割り込みを受けて、割り込み処理する情報処理ユニットと、前記割り込みを受けて、クロック切換信号を生成する割り込み制御回路と、前記クロック切換信号に応じて、前記情報処理ユニットに供給するクロックの周波数を切り換えるクロック切換回路とを有することを特徴とする情報処理装置。

（付記２）前記クロック切換回路は、比較的高速クロックを生成する回路と、比較的低速クロックと生成する回路と、前記クロック切換信号に応じて、前記低速クロックから前記高速クロックに切り換える切換回路とを有することを特徴とする付記１の情報処理装置。

（付記３）前記クロック切換回路は、クロックを生成する回路と、前記クロック切換信号に応じて、前記クロックの出力を許可する切換回路とを有することを特徴とする付記１の情報処理装置。

（付記４）前記情報処理ユニットは、前記割り込み制御回路のクロック切換信号を、前記割り込み処理の終了により、クリアすることを特徴とする付記１の情報処理装置。

（付記５）前記割り込み制御回路は、複数の割り込みを受け付け、前記複数の割り込み要因の種類に応じて、選択的に前記クロック切換信号を生成することを特徴とする付記１の情報処理装置。

（付記６）前記割り込み制御回路は、複数の割り込みを受け付けるための割り込みステータスレジスタと、前記割り込みステータスレジスタから前記クロック切換信号を生成するためのクロック切換用割り込みステータスレジスタとを有し、
前記情報処理ユニットは、前記割り込みの受け付けに応じて、前記割り込みステータスレジスタの受け付けた割り込みをクリアし、前記割り込み処理の終了により、前記クロック切換用割り込みレジスタをクリアすることを特徴とする付記４の情報処理装置。

（付記７）前記割り込み制御回路は、前記割り込みステータスレジスタと前記クロック切換用割り込みステータスレジスタとの間に、前記複数の割り込みの要因に応じて、前記割り込みステータスレジスタから前記クロック切換用割り込みステータスレジスタにセットする割り込みを選択するセレクタを更に有することを特徴とする付記６の情報処理装置。

（付記８）前記クロック切換回路は、前記情報処理ユニットを構成する各回路に対応した複数のクロック切換回路で構成されたことを特徴とする付記１の情報処理装置。

（付記９）前記クロック切換回路の前記クロック生成回路は、分周比をプログラム可能なプログラマブルクロック分周器で構成されたことを特徴とする付記２の情報処理装置。

（付記１０）媒体記憶部に記憶されたデータを少なくとも読み取る媒体記憶装置において、前記媒体記憶部に記憶されたデータを少なくとも読み取る媒体記憶機構と、外部からの指示に応じて、前記媒体記憶機構を制御する制御部とを有し、前記制御部は、割り込みを受けて、割り込み処理する情報処理ユニットと、前記割り込みを受けて、クロック切換信号を生成する割り込み制御回路と、前記クロック切換信号に応じて、前記情報処理ユニットに供給するクロックの周波数を切り換えるクロック切換回路とを有することを特徴とする媒体記憶装置。

（付記１１）前記クロック切換回路は、比較的高速クロックを生成する回路と、比較的低速クロックと生成する回路と、前記クロック切換信号に応じて、前記低速クロックから前記高速クロックに切り換える切換回路とを有することを特徴とする付記１０の媒体記憶装置。

（付記１２）前記クロック切換回路は、クロックを生成する回路と、前記クロック切換信号に応じて、前記クロックの出力を許可する切換回路とを有することを特徴とする付記１０の媒体記憶装置。

（付記１３）前記情報処理ユニットは、前記割り込み制御回路のクロック切換信号を、前記割り込み処理の終了により、クリアすることを特徴とする付記１０の媒体記憶装置。

（付記１４）前記割り込み制御回路は、複数の割り込みを受け付け、前記複数の割り込み要因の種類に応じて、選択的に前記クロック切換信号を生成することを特徴とする付記１０の媒体記憶装置。

（付記１５）前記割り込み制御回路は、複数の割り込みを受け付けるための割り込みステータスレジスタと、前記割り込みステータスレジスタから前記クロック切換信号を生成するためのクロック切換用割り込みステータスレジスタとを有し、前記情報処理ユニットは、前記割り込みの受け付けに応じて、前記割り込みステータスレジスタの受け付けた割り込みをクリアし、前記割り込み処理の終了により、前記クロック切換用割り込みレジスタをクリアすることを特徴とする付記１３の媒体記憶装置。

（付記１６）前記割り込み制御回路は、前記割り込みステータスレジスタと前記クロック切換用割り込みステータスレジスタとの間に、前記複数の割り込みの要因に応じて、前記割り込みステータスレジスタから前記クロック切換用割り込みステータスレジスタにセットする割り込みを選択するセレクタを更に有することを特徴とする付記１４の媒体記憶装置。

（付記１７）前記クロック切換回路は、前記情報処理ユニットを構成する各回路に対応した複数のクロック切換回路で構成されたことを特徴とする付記１０の媒体記憶装置。

（付記１８）前記クロック切換回路の前記クロック生成回路は、分周比をプログラム可能なプログラマブルクロック分周器で構成されたことを特徴とする付記１１の媒体記憶装置。

従来、ファームウェアによってクロック切り換えを行っていたものを、割り込みのハードウェアの信号を使用し、回路クロックを切り換えることにより、リアルタイムに回路クロックの切り換えを行い、より低消費電力化を図ることができる。又、クロック切り換えのため、低速クロックでファームウェア処理しないで良いため、情報処理装置（ＭＰＵ，ＨＤＣ等）の割り込みに対する応答速度が向上する。このため、低消費電力化と高速な応答性とを両立した装置を提供するのに有用である。

本発明の一実施の形態の情報処理装置の構成図である。 図１のクロック切換回路の図である。 図１の割り込み処理フロー図である。 図３の割り込み処理の説明図である。 本発明の他の実施の形態のクロック切換回路の構成図である。 本発明の更に他の実施の形態のクロック切換回路の構成図である。

符号の説明

１０ 媒体記憶装置
１１ ＭＰＵ
１２ インタフェース制御回路
１３ メモリ（ＲＡＭ）
１４ データバッファ
１５ データバッファ制御回路
１９ 媒体（磁気デイスク）
２０ スピンドルモータ
２２ アクチュエータ（ＶＣＭ）
２５ ヘッド（磁気ヘッド）
２６ ハードデイスクコントローラ（情報処理装置）
３０ ＭＰＵユニット（情報処理装置）
３３ ＰＬＬ回路
３４ クロック切換回路
３５ 割り込み制御回路

Claims (5)

1. クロックを受けて、情報処理する情報処理装置において、
   割り込みを受けて、割り込み処理する情報処理ユニットと、
   前記割り込みを受けて、クロック切換信号を生成する割り込み制御回路と、
   前記クロック切換信号に応じて、前記情報処理ユニットに供給するクロックの周波数を切り換えるクロック切換回路とを有する
   ことを特徴とする情報処理装置。
2. 前記情報処理ユニットは、前記割り込み制御回路のクロック切換信号を、前記割り込み処理の終了により、クリアする
   ことを特徴とする請求項１の情報処理装置。
3. 前記割り込み制御回路は、複数の割り込みを受け付け、前記複数の割り込み要因の種類に応じて、選択的に前記クロック切換信号を生成する
   ことを特徴とする請求項１の情報処理装置。
4. 媒体記憶部に記憶されたデータを少なくとも読み取る媒体記憶装置において、
   前記媒体記憶部に記憶されたデータを少なくとも読み取る媒体記憶機構と、
   外部からの指示に応じて、前記媒体記憶機構を制御する制御部とを有し、
   前記制御部は、
   割り込みを受けて、割り込み処理する情報処理ユニットと、
   前記割り込みを受けて、クロック切換信号を生成する割り込み制御回路と、
   前記クロック切換信号に応じて、前記情報処理ユニットに供給するクロックの周波数を切り換えるクロック切換回路とを有する
   ことを特徴とする媒体記憶装置。
5. 前記情報処理ユニットは、前記割り込み制御回路のクロック切換信号を、前記割り込み処理の終了により、クリアする
   ことを特徴とする請求項４の媒体記憶装置。

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