JP2005327124A - ポート割付制御システム - Google Patents

Abstract

【課題】 組込み用マイコンのロジックを開発するマイコンロジック開発装置にて、各種リソースからの複数のポートをＩＦボードに割り付けるポート割付制御システムに関し、制御対象の機種に応じて複数のポートの割付けを変更可能にすることを目的とする。
【解決手段】 ロジックの演算処理を行う中央処理装置33と、ロジックのプログラムを含むデータを格納するメモリ31とを少なくとも有する第１のブロックと、第１のブロックと制御対象とのインタフェースを取るための第２のブロックと、第１および第２のブロック間に設けられ、第１のブロックの複数のポートと第２のブロックの複数の端子とを変更可能に割り付ける割付変換装置52を少なくとも有する第３のブロックとを備え、第１のブロックの中央処理装置により割付制御装置の複数のスイッチ素子を切り換え、第１のブロックのポートと第２のブロックの端子との接続関係を自動的に変更するように構成される。
【選択図】 図４

Description

本発明は、ＥＣＵ（Electronic Control Unit ：電子制御ユニット）により制御される電子制御機器に組み込まれて使用される組込み用マイコンのロジックを開発するマイコンロジック開発装置において、組込み用マイコンの各種の機能に対応する各種リソース（マイコン周辺リソース）から取り出される複数のポートをインタフェースボードに割り付けるためのポート割付制御システムに関する。

電子制御機器の制御、例えば、ＥＣＵ（Electronic Control Unit ：電子制御ユニット）によって制御されるエンジンの制御は、排気ガス規制等の法規要求、およびマイクロコンピュータ（以後マイコンと記す）の性能向上に応じた性能向上を図るため、年々改良を加える必要があり、現状のＥＣＵの性能に先行して新しいロジックが開発されているのが現状である。この先行ロジックに必要とされる性能に基づいて、性能がさらに向上した次期マイコンの選定が行われ、組込み用マイコンとして現状の電子制御機器に組み込まれる。ここで、現状の電子制御機器に組み込まれる組込み用マイコンは、電子制御機器のコストを低く抑えるために、現状のシステムに最適な仕様でＣＰＵ（Central Processing Unit ：中央処理装置）機能および周辺機能が選択されており、かつ、ＣＰＵやマイコン周辺リソースが一つのパッケージに組み込まれている。

以下、添付図面（図１〜図３）を用いて、従来のマイコンロジック開発装置、および当該マイコンロジック開発装置におけるポート割付方法について説明する。ただし、ここでは、ＥＣＵ（電子制御ユニット）により制御される電子制御機器として、電子制御式内燃機関（内燃機関は以下エンジンと記す）を説明する。このような電子制御式エンジンを制御対象とするような従来のマイコンロジック開発装置の構成は、例えば特開２００３−１６７７５６号公報（特許文献１）の先行技術文献に開示されている。

図１は一般の電子制御式エンジンの制御システムにおけるＥＣＵ１の構成を示すブロック図である。電子制御式エンジンでは、エンジン回転数信号や車速信号等のパルス入力、水温センサや吸気温センサ等からのアナログ入力、およびスタータスイッチ、電気負荷スイッチ、シフト位置スイッチやエアコン信号等のディジタル入力がＥＣＵ１に入力される。ＥＣＵ１は、これらの入力信号を処理する組込み用マイコン２と、組込み用マイコン２で処理された信号を増幅して出力するＥＣＵ入出力回路であるドライバ１６とを備えて構成される。このＥＣＵ１から出力されるのは、シフト制御ソレノイドやＶＶＴ（可変バルブタイミング）ソレノイドへのアナログ出力、点火信号や燃料の噴射信号等のパルス出力、ＩＳＣ（アイドル速度制御）用のパルス出力、および、チェックエンジンランプ、メインリレーやエヤコンカット信号等のディジタル信号等である。

組込み用マイコン２は、演算処理を行うメモリ９とＣＰＵ１０、および入出力（Ｉ／Ｏ）制御を行うマイコン周辺リソースが、一つのパッケージに収納されたものである。マイコン周辺リソースには、入力系のリソースと出力系のリソースとがある。図１には、入力系のリソースとして、ディジタル信号を扱う入力ポート３とラッチポート４、アナログ入力を扱うＡ／Ｄコンバータ５、およびパルス入力を扱うキャプチャ６が示してあり、出力系のリソースとしては、ディジタル出力を出力する出力ポート１２、パルス出力を出力するＰＷＭ（パルス幅変調器）１３とコンペア１４、およびアナログ出力を入出力するシリアル１５が示してある。これらのマイコン周辺リソースは、内部バス１１によってメモリ９およびＣＰＵ１０に相互に接続されている。また一方で、組込み用マイコン２の内部には、これらのマイコン周辺リソースに加えて、内部タイマ７や割り込みコントローラ８が設けられている。

電子制御式エンジンの制御システムでは、車両の運転状態を表す各センサやスイッチ類からの信号がＥＣＵ１に取り込まれる。ＥＣＵ１の入力回路では入力信号が信号処理され、組込み用マイコン２に入力される。入力された信号は前述の入力系のマイコン周辺リソースでＣＰＵ値に変換され、演算部であるメモリ９とＣＰＵ１０では入力信号から車両状態が検出され、車両状態に応じた出力要求信号が作られる。この出力要求信号は前述の出力系のマイコン周辺リソースで出力信号に変換され、組込み用マイコン２から出力される。ＥＣＵ１の入出力回路であるドライバ１６はこの出力信号に従って車両に装備された各アクチュエータを駆動し、この出力制御の結果が破線で示すように、車両からの入力信号に反映される。

図２は、図１のＥＣＵのロジックを開発する場合における従来のマイコンロジック開発装置の全体構成を示す説明図である。図２では、図１で説明したＥＣＵ１の自動車（車両）１８への搭載位置が図示されている。

図２において、ＥＣＵ１は車両１８のエンジン１９がマウントされるエンジンルームに搭載される。さらに、図２には、従来のマイコンロジック開発装置２０が示されている。図２に示すように、マイコンロジック開発装置２０は、車両１８に搭載されたＥＣＵ１に接続するコネクタを外し、このコネクタに接続コード２０Ａによって直接接続して使用することができる。２１はマイコンロジック開発装置２０の状態をモニタするための表示器、２２はマイコンロジック開発装置２０の設定を変更するための入力装置であるキーボードである。

なお、図２のマイコンロジック開発装置２０は、このように車両１８に直接接続して使用することができる他に、パーソナルコンピュータ２４の制御によって動作して、車両の色々な運転状況を疑似的に発生することができる車両の運転状況発生装置２３に接続すれば、車両が無い状態でも、電子制御式エンジン用の組込み用マイコンのロジックを開発することができる。

図３は、図２のマイコンロジック開発装置２０において、ＣＰＵボードから取り出される複数のポートをインタフェースボードに割り付ける際の従来のポート割付方法を説明するためのブロック図である。

前述のように、ＥＣＵ１（実ＥＣＵ）には、組込み用マイコン２と、ドライバ１６から構成されるＥＣＵ入出力回路２８とがあり、ＥＣＵコネクタ２９で車両側の電子制御機器と接続されている。さらに、組込み用マイコン２の中には、メモリ９に格納されていてＣＰＵ１０によって読み出されて使用されるソフトウェア（エンジン制御アプリケーション：図にはＥＮＧ制御アプリと記載）２５と、マイコン周辺リソース２６とがあり、内部バス１１で相互にデータの遣り取りができるようになっている。

また一方で、図２で説明したように、このＥＣＵ１に置き換えて使用されるマイコンロジック開発装置２０（先行ロジック開発用ＥＣＵ）は、図３では、マザーボード３０、コアボード４０、およびインタフェースボード（以後ＩＦボードと略記）５０の３つのボードから構成されている。マザーボード３０とコアボード４０がＥＣＵ１の組込み用マイコン２に対応するものであり、ＩＦボード５０がＥＣＵ１のＥＣＵ入出力回路２８に対応するものである。そして、マザーボード３０とコアボード４０とは、高速のバスインタフェースであるＰＣＩバス３９で接続されている。

マザーボード３０には、後述するメモリに格納されていてＣＰＵによって読み出されて使用されるソフトウェア（ＥＮＧ制御アプリ）３１と、ＰＣＩバス３９を通じて通信を行うためのＰＣＩ通信ソフトウェア（図３では、ＰＣＩ通信ソフトと略記）３２が設けられている。ＰＣＩバス３９を用いたＰＣＩ通信処理は、疑似マイコン周辺リソース（図３では、疑似マイコン周辺と略記）４２と遣り取りするデータを、ＰＣＩバス３９に載せる通信処理である。このマザーボード３０には、次期の先行ロジック開発用ＥＣＵを開発するに当たって、次期ＥＣＵの先行ロジックの開発に耐え得るＣＰＵの演算性能およびメモリ容量を備えさせることが重要である。

なお、現状のエンジン制御用のマイコンの性能は、ＣＰＵが６４ＭＨｚ、メモリが１Ｍバイト程度であるので、パーソナルコンピュータ等に用いられている汎用のものを用いれば、十分すぎる性能であるといえ、長期間にわたって何度でも使用することが可能となる。

また一方で、コアボード４０には、ＣＰＵとメモリを含み、前述のＰＣＩバス３９と通信を行うためのＰＣＩ通信ソフトウェア（図３では、ＰＣＩ通信ソフトと略記）４１と、組込み用マイコン２のマイコン周辺リソース２６に対応する疑似マイコン周辺リソース（図３では、疑似マイコン周辺と略記：例えば、ＦＰＧＡ（Field Programmable Gate Array）により構成される)４２とがあり、内部バス４３で相互にデータの遣り取りができるようになっている。この疑似マイコン周辺リソース４２には、図１で述べたような出力系の各種リソースを取り出すための複数のポートが設けられている。

ここで、上記のマザーボード３０およびコアボード４０の全ての構成要素を一つのボードにまとめて実装することによって、１枚のＣＰＵボードとして構成することが可能である。

さらに、ＩＦボード６０には、ＥＣＵ１のＥＣＵ入出力回路２８に対応するＥＣＵ入出力回路６１と、ＥＣＵコネクタ２９とが設けられている。このＩＦボード６０は、前述のＣＰＵボード（またはコアボード４０）と、ＥＣＵ１により制御される制御対象である電子制御機器（電子制御エンジン）とのインタフェースを取る機能を有している。ＩＦボード６０内のＥＣＵ入出力回路６１は、標準回路ブロック単位で独立させ、その組み合わせで構成される複数の端子を有しており、入出力回路の変更に対して柔軟に対応できるようにする。

前述のＣＰＵボード（またはコアボード４０）とＩＦボード６０との間には、割付変換ボード５０が設けられている。この割付変換ボード５０は、ＣＰＵボードから取り出される各種リソースに対応する複数のポートを、ＩＦボード６０の複数の端子に割り付ける機能を有している。

一般に、各種リソースに対応する複数のポートが電子制御機器内のどの制御部分（例えば、噴射制御部分または点火制御部またはその他の制御部分）に接続されるかは、制御対象の機種（例えば、カローラやセルシオ等の車種）ごとに予め定められている。割付変換ボード５０は、制御対象の機種ごとにＣＰＵボードおよびＩＦボード６０に実装される配線パターンに従って複数のポートの割付けを行っていた。このため、制御対象の機種に合わせて割付変換ボード５０を設計・製作する必要があった。
それゆえに、従来のポート割付変換ボード５０の設計から生産完了までに要する製作期間（リードタイム）が長くかかり、電子制御機器の仕様変更に対して迅速に対応することが難しくなるという問題が生じてきた。

ここで、参考のため、前述の特開２００３−１６７７５６号公報（特許文献１）以外に、従来のポート割付方法に関連した技術内容が記載された特許文献２を呈示する。特許文献２では、端子情報や割付情報を割付テーブルにタグ（バーコード）の形式で予め登録しておき、このタグの情報を読み込んで内部配線をソフトウェア的に切り換え、各々のターミナルと計算機の入出力ポートとを対応させるようにした配線割付装置の構成が開示されている。この構成では、タグの形式で登録されている端子情報等をいちいち読み込まなければならないので、複数の入出力ポートの割付けの変更に時間がかかる。それゆえに、上記のいずれの特許文献においても、図１〜図３で述べたような従来の技術と同様の問題が発生する。

特開２００３−１６７７５６号公報 特開２０００−９００４４号公報

本発明は上記問題点に鑑みてなされたものであり、制御対象の機種ごとに割付変換ボードを設計・製作することを必要とせずに制御対象の機種の変化に応じて複数のポートの割付けを容易に変更することが可能なポート割付制御システムを提供することを目的とするものである。

上記問題点を解決するために、本発明のポート割付制御システムは、電子制御ユニットに組み込まれて使用される組込み用マイコンのロジックを開発するマイコンロジック開発装置において、上記ロジックの演算処理を行う中央処理装置（ＣＰＵ）と、上記ロジックのプログラムを含むデータを格納するメモリとを少なくとも有する第１のブロックと、上記第１のブロックと上記電子制御ユニットにより制御される制御対象とのインタフェースを取るための第２のブロックと、上記第１のブロックと上記第２のブロックとの間に設けられ、上記第１のブロックから取り出される複数のポートと上記第２のブロックの複数の端子とを変更可能に割り付けるための割付変換装置を少なくとも有する第３のブロックとを備え、上記第１のブロックの上記中央処理装置により上記割付変換装置の複数のスイッチ素子を切り換えることによって、上記第１のブロックの上記複数のポートと上記第２のブロックの上記複数の端子との接続関係を自動的に変更するように構成される。

好ましくは、本発明のポート割付制御システムにおいて、上記第１のブロックの上記中央処理装置は、上記第１のブロックの上記メモリに予め格納されているポート割付表に基づいて、上記複数のポートと上記複数の端子との接続関係を自動的に変更する。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記第１のブロックに接続されている入力手段から入力される内容に基づいて、上記複数のポートと上記複数の端子との接続関係を自動的に変更するようになっている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記第１のブロックの上記中央処理装置により指示される内容に基づいて、上記複数のポートと上記複数の端子との接続関係を自動的に変更するようになっている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記割付変換装置の複数のスイッチ素子を１クロックの期間内で一度に切り換えることによって、上記複数のポートと上記複数の端子との接続関係を変更する際に発生するノイズを抑制するようにしている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記第１のブロックおよび上記第３のブロックの少なくとも一方に予備のバックアップ回路を設け、上記複数のポートと上記複数の端子とが接続されている部分における特定の箇所に断線が発生したときに、上記割付変換装置の複数のスイッチ素子を切り換えることによって、上記断線が発生している箇所を含む回路を上記バックアップ回路に変更するようにしている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記第１のブロックおよび上記第３のブロックの少なくとも一方に予備のバックアップ回路を設け、上記複数のポートと上記複数の端子とが接続されている部分における特定の箇所に短絡が発生したときに、上記割付変換装置の複数のスイッチ素子を切り換えることによって、上記短絡が発生している箇所を含む回路を切断すると共に当該回路を上記バックアップ回路に変更するようにしている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記第１のブロックおよび上記第３のブロックの少なくとも一方に予備のバックアップ回路を設け、上記第１のブロックの上記中央処理装置が、上記マイコンロジック開発装置にて発生するエラーを検出する機能を備えており、上記中央処理装置により検出されたエラーの回数が予め規定された規定回数を超えたときに、上記割付変換装置の複数のスイッチ素子を切り換えることによって、上記エラーが検出された箇所を含む回路を上記バックアップ回路に変更するようにしている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記割付変換装置の複数のスイッチ素子を切り換えて、上記第２のブロックの複数の端子に接続されている複数の回線（信号線）の少なくとも一部を束ねることにより、当該複数のポートに接続される回線の数を、上記第２のブロックの複数の端子に接続されている複数の回線の数よりも少なくするようにしている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記割付変換装置の複数のスイッチ素子を切り換えて、上記第２のブロックの複数の端子に接続されている複数の回線により伝送される信号に対し、上記割付変換装置のフィルタによる信号処理を行うことにより、当該複数のポートに接続される回線の数を、上記第２のブロックの複数の端子に接続されている複数の回線の数よりも少なくするようにしている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記割付変換装置内の複数のスイッチ素子を切り換えて、上記第２のブロックの複数の端子に接続されている複数の回線により伝送される信号に対し、上記割付変換装置のゲートウェイによる信号処理を行うことによって、当該複数のポートに接続される回線の数を、上記第２のブロックの複数の端子に接続されている複数の回線の数よりも少なくするようにしている。

さらに、好ましくは、本発明のポート割付制御システムにおいて、上記割付変換装置の複数のスイッチ素子を切り換えることによって、上記マイコンロジック開発装置を解析するための解析用モニタ信号を任意に設定することが可能である。

要約すれば、本発明では、第３のブロック（例えば、割付変換ボード）にＦＰＧＡ等の割付変換装置を設け、制御対象の機種に応じて第１のブロック（例えば、ＣＰＵボード）の複数のポートと第２のブロック（例えば、ＩＦボード）の複数の端子との接続関係（結線）を自動的に変更するようにしている。これによって、制御対象の機種ごとに割付変換ボードの設計・製作を行わなくても、マイコンロジック開発装置の動作中に制御対象の機種に応じて複数のポートの割付けを動的に変更することが可能になる。

さらに、本発明では、マイコンロジック開発装置内でエラーが発生した場合でも、第３のブロック内に設けられた割付変換装置を動作させ、当該エラーが検出された箇所をバックアップ回路に切り換えることによって、マイコンロジック開発装置の安定性を確保することが可能になる。

さらにまた、本発明では、第３のブロック内に設けられた割付変換装置の複数のスイッチ素子を切り換えて、第２のブロックの複数の端子に接続されている複数の回線の少なくとも一部を束ねることにより、第１のブロックの複数のポートに接続される回線の数が節減され、回路を簡略化することが可能になる。

さらにまた、本発明では、マイコンロジック開発装置を解析する場合に、第３のブロック内に設けられた割付変換装置を動作させることによって、特殊な信号を使用しなくても解析用のモニタ信号を容易に取り出すことができるようになり、制御対象の電子制御機器のメンテナンス性が向上する。

以下、添付図面（図４〜図１１）を参照しながら、本発明の好ましい実施の形態を説明する。

図４は、本発明の一実施例に係るポート割付制御システムの構成を示すブロック図であり、図５は、図４の割付変換装置における複数のゲート素子の構成の一例を示す模式図である。ただし、ここでは、本発明の一実施例に係るポート割付制御システム７０の構成を簡略化して示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。

図４の実施例に係るポート割付制御システム７０においては、前述の図３に示したような従来のマイコンロジック開発装置と同様に、マザーボード３０およびコアボード４０を含むＣＰＵボード３０ａ（本発明の第１のブロックに対応）と、ＩＦボード６０（本発明の第２のブロックに対応）とが設けられている。マザーボード３０とコアボード４０とは、高速のバスインタフェースであるＰＣＩバス３９で接続されている。

マザーボード３０は、組込み用マイコンの先行ロジックの演算処理を行うＣＰＵ（中央処理装置）と、先行ロジックのプログラムを含む各種のデータを格納するメモリとを備えている。より詳しくいえば、マザーボード３０には、前述の図３のマイコンロジック開発装置と同様に、メモリに格納されていてＣＰＵによって読み出されて使用されるプログラムを含むソフトウェア（ＥＮＧ制御アプリ）３１と、ＰＣＩバス３９を通じて通信を行うためのＰＣＩ通信ソフトウェア（図４では、ＰＣＩ通信ソフトと略記）３２が設けられている。ＰＣＩバス３９を用いたＰＣＩ通信処理は、疑似マイコン周辺リソース４２と遣り取りするデータを、ＰＣＩバス３９に載せる通信処理である。このマザーボード３０には、次期の先行ロジック開発用ＥＣＵを開発するに当たって、次期ＥＣＵの先行ロジックの開発に耐え得るＣＰＵの演算性能およびメモリ容量を備えさせることが重要である。

なお、現状のエンジン制御用のマイコンの性能は、ＣＰＵが６４ＭＨｚ、メモリが１Ｍバイト程度であるので、パーソナルコンピュータ等に用いられている汎用のものを用いれば、十分すぎる性能であるといえ、長期間にわたって何度でも使用することが可能となる。マザーボード３０内のＣＰＵは、後述のように、割付変換装置５２の多数のゲート素子の一部を切り換えることによって、ＣＰＵボード３０ａの出力側の複数のポートとＩＦボード６０の複数の端子との接続関係（結線）を自動的に変更する機能を有している。

また一方で、コアボード４０には、前述の図３のマイコンロジック開発装置と同様に、ＣＰＵとメモリを含み、前述のＰＣＩバス３９と通信を行うためのＰＣＩ通信ソフトウェア（図４では、ＰＣＩ通信ソフトと略記）４１と、組込み用マイコン２のマイコン周辺リソース２６に対応する疑似マイコン周辺リソース（図４では、疑似マイコン周辺と略記：例えば、ＦＰＧＡ（Field Programmable Gate Array）により構成される)４２とがあり、内部バス４３で相互にデータの遣り取りができるようになっている。この疑似マイコン周辺リソース４２には、出力系の各種リソースを取り出すための複数のポートが設けられている。ここで、コアボード４０内のＣＰＵは、マザーボード３０内のＣＰＵよりも低グレードであり、ＰＣＩ通信を行うことができる程度の処理能力を備えていればよい。さらに、コアボード４０内のメモリの記憶容量（メモリ容量）は、マザーボード３０内のメモリの記憶容量よりも小さくてよい。

ここでは、上記のマザーボード３０およびコアボード４０の全ての構成要素を一つのボードにまとめて実装することによって、１枚のＣＰＵボード３０ａとして構成している。

さらに、ＩＦボード６０には、前述の図３のマイコンロジック開発装置と同様に、ＥＣＵ１のＥＣＵ入出力回路２８に対応するＥＣＵ入出力回路６１と、ＥＣＵコネクタ２９とが設けられている。このＩＦボード６０は、前述のＣＰＵボード３０ａ（またはコアボード４０）と、ＥＣＵ１により制御される制御対象である電子制御機器（電子制御エンジン）とのインタフェースを取る機能を有している。

さらに、図４の実施例に係るポート割付制御システム７０においては、前述のＣＰＵボード３０ａとインタフェースボード６０との間に割付変換ボード５１（本発明の第３のブロックに対応）が設けられている。この割付変換ボード５１では、前述の図３の割付変換ボード５１の場合と異なり、ＣＰＵボード３０ａから取り出される各種リソースに対応する複数のポートを、ＩＦボード６０の複数の端子に変更可能に割り付けるための割付変換装置５２が搭載されている。この割付変換装置５２は、書き換え可能なハードウェアとして機能する。さらに、割付変換ボード５１には、ＣＰＵボード３０ａの複数のポートをＩＦボード６０の複数の端子との接続関係を変更するために必要なパラメータの設定を行うパラメータ設定部５３が備わっている。

好ましくは、この割付変換装置５２は、切り換え可能な多数のゲート素子（すなわち、半導体等により構成されるスイッチ素子）の組み合わせにより構成されるＦＰＧＡによって実現される。上記の割付変換装置（書き換え可能なハードウェア）５２を構成する多数のゲート素子の一部（複数のゲート素子Ｇ１〜Ｇ６）を図５に示す。

ここで、ＦＰＧＡは大規模なＰＬＤ（Programmable Logic Device ）ともよばれており、ＣＰＵボード３０ａ内のＣＰＵ（後述の図６参照）等の指示によりロジック回路のプログラミングを実行して多数のゲート素子の一部を切り換えることができるようになっている（例えば、ゲート素子の総数が約１００万個のときに、１０〜１００個程度のゲート素子の切り換えを行う）。

より詳しく説明すると、ユーザ等から制御対象の機種（例えば、カローラやセルシオ等の車種）が指定されたときに、ＣＰＵボード３０ａ内のＣＰＵの指示により、指定された機種に応じてパラメータ設定部５３内の各種のパラメータの設定値を変更するようになっている。さらに、変更後のパラメータの設定値に基づいて、割付変換装置５２を構成する多数のゲート素子の一部を切り換えることによって、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との接続関係を自動的に変更することが可能になる。

好ましくは、本発明の一実施例に係るポート割付制御システムでは、ＣＰＵボード３０ａのマザーボード内のＣＰＵにより、マザーボード内のメモリに予め格納されているポート割付表に基づいて、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との接続関係を自動的に変更することができるようになっている。

なお、図４の実施例では、１枚のＣＰＵボード３０ａの複数のポートと一枚のＩＦボード６０の複数の端子とを接続する場合について述べているが、２枚以上のＣＰＵボードのポートと２枚以上のＩＦボードの端子とを相互に接続する場合においても、本発明のポート割付制御システムが適用可能であることはいうまでもない。

図６は、図４のＣＰＵボードの内部構成の一例を示すブロック図である。ＣＰＵボード３０ａ内のマザーボード３０は、図４で説明したソフトウェア（ＥＮＧ制御アプリ）を含む各種のデータを記憶するための記憶容量が大きいメモリ３１、汎用の高性能のＣＰＵ（例えば、動作周波数が８５０ＭＨｚ）３３、内部タイマ３５、ＰＣＩバス３９に接続するＰＣＩバスインタフェース３６、および、これらを相互に接続する内部バス３７を有している。ここで、ＣＰＵ３３は、メモリ３１に格納されているソフトウェアを使用して、割付変換装置５２の多数のゲート素子の一部を切り換える機能を有していている。これによって、ＣＰＵボード３０ａの出力側の複数のポートとＩＦボード６０の複数の端子との接続関係を自動的に変更することが可能になる。

また一方で、ＣＰＵボード３０ａ内のコアボード４０は、ＰＣＩバス３９に接続するＰＣＩバスインタフェース４４、マザーボード３０に搭載されたＣＰＵ３３よりも低グレードのＣＰＵ４５、マイコン周辺の機能と同等の機能を実現する疑似マイコン周辺リソース（例えば、ＦＰＧＡ）４２、内部バス４３、ＰＣＩバス３９に接続する共有メモリ４６、および、内部バス４３に接続する内部メモリ４７を有している。ここで、コアボード４０に搭載されるＣＰＵ４５は、ＰＣＩ通信処理を行うことができる程度の処理能力（例えば、汎用３２ビットＣＰＵで動作周波数が１６ＭＨｚ程度）であればよい。コアボード４０の機能は、ＥＣＵ１におけるＥＮＧ制御アプリ（ソフトウェア）２５とマイコン周辺リソース２６とが遣り取りするデータをＰＣＩバス３９を経由して受け取り、疑似マイコン周辺リソース（ＦＰＧＡ）４２へ受け渡すことである。

ＦＰＧＡ等の割付変換ボード５１に接続される疑似マイコン周辺リソース４２は、好ましくは、ソフトウェアにより組むことが可能な複数のブロックのＦＰＧＡにより構成されており、マイコン周辺リソースの変更に柔軟に対応させることができる。より具体的には、チャネル数を増加させたり新しい機能のリソースを追加したりする場合等に、ソフトウェアにより新しいブロックのＦＰＧＡを設けることによって容易に対応させることができる。

図４〜図６の実施例に係るポート割付制御システムによれば、割付変換ボード５１にＦＰＧＡ等の割付変換装置５２を設け、ＣＰＵにより割付変換装置５２の複数のゲート素子を切り換えることによって、制御対象の機種に応じてＣＰＵボード３２ａの複数のポートとＩＦボード６０の複数の端子との接続関係を自動的に変更することができる。これによって、制御対象の機種ごとに割付変換ボードの設計・製作を行わなくても、制御対象の機種に応じて複数のポートの割付けを動的に変更することが可能になる。

さらに、上記実施例に係るポート割付制御システムによれば、マイコンロジック開発装置内でエラーが発生した場合でも、割付変換ボード５１に搭載された割付変換装置５２を動作させ、当該エラーが検出された箇所をバックアップ回路に切り換えることによって、マイコンロジック開発装置の安定性を確保することが可能になる。

さらにまた、上記実施例に係るポート割付制御システムによれば、マイコンロジック開発装置を解析する場合に、割付変換ボード５１に搭載された割付変換装置５２を動作させることによって、特殊な信号を使用しなくても解析用のモニタ信号を容易に取り出すことができるようになり、電子制御機器のメンテナンス性が向上する。

ついで、図７〜図１１に基づき、本発明の実施例に係るポート割付制御システムを動作させて、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との接続関係（結線）を自動的に変更する場合の具体的な方法について説明する。

図７は、本発明の実施例で使用されるポート割付表の一例を示すデータフォーマット図である。ここでは、図４に示したような本発明の実施例において、ＣＰＵボード内のＣＰＵ３３（図６参照）により、メモリ３１（図６参照）に予め格納されているポート割付表に基づいて、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との結線を自動的に変更する場合を想定する。

図７に示すポート割付表では、制御対象の機種ごとに、ＣＰＵボード側の情報とＩＦボード側の情報との対応関係が示されている。ＣＰＵボード側の情報には、ＣＰＵボードの特定のポートのポート名（例えば、Ｐ００、Ｐ０１…）と、当該ポートの機能（例えば、パルス入力を扱うキャプチャ１…）と、当該ポートから出力される信号（例えば、ＮＥ３６、Ｇ２…）とが含まれる。また一方で、ＩＦボード側の情報には、ＣＰＵボードの特定のポート（例えば、Ｐ００、Ｐ０１…）に対応するＩＦボード側のボード（例えば、ＩＦ１…）と、当該ＩＦボード側のコネクタ（例えば、ＥＣＵコネクタのＣＮ１…）と、当該ＩＦボード側のコネクタのピン（例えば、ピンＣ１５、Ｃ１６…）とが含まれる。

制御対象の機種に応じてＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との結線を変更したい場合、ＣＰＵボード３０ａ内のＣＰＵ３３は、制御対象の機種に対応するポート割付表をメモリ３１から読み出し、当該ポート割付表に記述されているＣＰＵボード側の情報とＩＦボード側の情報との対応関係に基づいて、パラメータ設定部５３内の各種のパラメータの設定値を変更すべき旨の指示を与える。さらに、変更後のパラメータの設定値に基づいて、割付変換装置５２の複数のゲート素子を切り換えることによって、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との結線を自動的に変更することが可能である。

ここで、ユーザ等が、ＣＰＵボード３０ａに接続されているパーソナルコンピュータ等の入力手段を用いて制御対象の機種に関する情報を入力した場合、ＣＰＵボード３０ａ内のＣＰＵ３３は、この入力手段から送られてくる情報に基づいて、パラメータ設定部５３内の各種のパラメータの設定値を変更すべき旨の指示を与える。この場合も、変更後のパラメータの設定値に基づいて、割付変換装置５２の複数のゲート素子を切り換えることによって、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との結線を自動的に変更することが可能である。

さらに、ＣＰＵボード３０ａ内のＣＰＵ３３は、制御対象の制御仕様等の変更に応じて、パラメータ設定部５３内の各種のパラメータの設定値を変更すべき旨の指示を与える。この場合も、変更後のパラメータの設定値に基づいて、割付変換装置５２の複数のゲート素子を切り換えることによって、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との結線を自動的に変更することが可能である。

図８は、ＣＰＵからの指示により自動的に結線を変更する手順を説明するためのタイムチャートである。ここでは、図４に示したような本発明の実施例において、ＣＰＵボード３０ａ内のＣＰＵ３３の指示によりＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子との結線を自動的に変更する場合の一連の動作について説明する。

第１に、ＣＰＵは、一定の周期を有するクロック（１）に同期して、時間（ｔ）に対し所定の期間だけ、ＣＰＵボードの複数のポートとＩＦボードの複数の端子との結線を変更する旨を示す結線変更中フラグ（図８の（２）では出力レベル“１”）を設定する。この結線変更中フラグが設定されている期間では、マイコンロジック開発装置に関する情報がＣＰＵボードに伝送されないようになっているので、マイコンロジック開発装置の動作中にＣＰＵボードの複数のポートとＩＦボードの複数の端子との結線を動的に変更することが可能になる、
第２に、ＣＰＵは、制御対象の機種や制御仕様等の変更に応じて、パラメータ設定部内の各種のパラメータの設定値を変更する指示を与え、変更後のパラメータの設定値に基づいて、ＣＰＵボードの複数のポートとＩＦボードの複数の端子との結線を変更すべき旨の配線指示（図８の（３）では出力レベル“１”または“０”）を割付変換装置に与える。

第３に、ＣＰＵからの指示によって、割付変換装置内の複数のゲート素子（図８では、４つのゲート素子のみ示す）が１クロックの期間内で一度に切り換わる（図８の実配線ゲート（４）では、出力レベルが“１”から“０”へ、または“１”から“０”へ変化する）。

一般に、ＣＰＵボードの複数のポートとＩＦボードの複数の端子との結線を変更する場合、複数のゲート素子が切り換わるタイミングがそれぞれ異なっており、１クロックの期間を越えて複数のゲート素子が順次切り換わるので、どうしても大きなノイズが発生するようになる。

これに対し、図８のタイムチャートでは、前述の第１〜第３の動作から明らかなように、１クロックの期間内といったような非常に短い期間内で結線変更対象のゲート素子が一度に切り換わるようになっているので、複数のゲート素子が切り換わる際に発生するノイズが顕著に抑制される。

好ましくは、図４に示したような本発明の実施例において、ＣＰＵボード３０ａおよび割付変換ボード５１の少なくとも一方に予備のバックアップ回路を設けている。ここで、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子とが接続されている部分における特定の箇所に断線が発生したときに、割付変換装置５２の複数のゲート素子を切り換えることによって、断線が発生している箇所を含む回路を上記バックアップ回路に変更するようにしている。

また一方で、ＣＰＵボード３０ａの複数のポートとＩＦボード６０の複数の端子とが接続されている部分における特定の箇所に短絡が発生したときに、割付変換装置５２の複数のゲート素子を切り換えることによって、短絡が発生している箇所を含む回路を切断すると共に当該回路を上記バックアップ回路に変更するようにしている。

さらに、好ましくは、ＣＰＵボード３０ａ内のＣＰＵ３３が、マイコンロジック開発装置にて発生するエラーを検出する機能を備えており、ＣＰＵ３３により検出されたエラーの回数が予め規定された規定回数を超えたときに、割付変換装置５２の複数のゲート素子を切り換えることによって、上記エラーが検出された箇所を含む回路を上記バックアップ回路に変更するようにしている。

これによって、マイコンロジック開発装置内でエラーが発生した場合でも、ＩＦボード内に設けられた割付変換装置を動作させ、当該エラーが検出された箇所をバックアップ回路に切り換えることによって、マイコンロジック開発装置の安定性を確保することが可能になる。

また一方で、図４に示したような本発明の実施例において、ＩＦボード６０の複数の端子に接続されている複数の回線により伝送される信号をディジタル信号に変換している。さらに、パラメータ設定部５３にて設定されたパラメータの設定値をもとに割付変換装置５２の複数のゲート素子を切り換えて、ＩＦボード６０の複数の端子に接続されている複数の回線の少なくとも一部を束ねてからＣＰＵボード３０ａに伝送するようにしている。例えば、ＩＦボード６０の複数の端子に接続されている４本の回線から伝送される信号を４ビットのディジタル信号に変換することにより、４本の回線を１本に束ねることができる。これによって、ＣＰＵボード３０ａの複数のポートに接続されるべき回線の数が、ＩＦボード６０の複数の端子に接続されている複数の回線の数よりも少なくなり、ＣＰＵボード３０ａのポート数が節減されてマイコンロジック開発装置の周辺回路の簡素化が図れる。

図９は、図４の割付変換ボードにおいてフィルタによる信号処理を行ってから信号線を１本に束ねる方法を説明するためのブロック図である。

図４に示したような実施例では、ＩＦボード６０の複数の端子を通して伝送される信号に対し、高周波のノイズや低周波のノイズが外部から侵入することがある。この場合、パラメータ設定部５３にて設定されたパラメータの設定値をもとに割付変換装置５２の複数のゲート素子を切り換えて、ＩＦボード６０の複数の端子を通して伝送される信号に対し、割付変換装置内のフィルタ５４による信号処理を行うようにしている。例えば、フィルタ５４により処理された後に４本の回線（信号線）から伝送される信号を４ビットのディジタル信号に変換することにより、４本の回線を１本に束ねることができる。

これによって、ＩＦボード６０をわざわざ取り替えなくても、外部からＩＦボード６０に侵入するノイズを抑制することが可能になる。さらに、ＣＰＵボード３０ａの複数のポートに接続されるべき回線の数が、ＩＦボード６０の複数の端子に接続されている複数の回線の数よりも少なくなり、ＣＰＵボード３０ａのポート数が節減されてマイコンロジック開発装置の周辺回路の簡素化が図れる。

図１０は、図４の割付変換ボードにおいてゲートウェイ処理を行う方法を説明するためのブロック図である。

ここでは、ＩＦボード６０の複数の端子に接続されている複数の回線により伝送される信号として、ＵＡＲＴ（Universal Asynchronous Receiver-Transceiver ：非同期シリアル通信用送受信回路）、ＳＣＩ（Scalable Coherent Interface ：シリアル・インタフェースの一つ）、ＣＡＮ（Controller Area Network ：車内ＬＡＮの規格の一つ）、およびＬＩＮ（Local Interconnect Network：車内ＬＡＮの規格の一つ）のシリアル・インタフェースをそれぞれ利用した４種類のシリアル通信信号を伝送する場合を想定する。

さらに、ここでは、４種類のシリアル・インタフェースの中で最も高速のＣＡＮのインタフェースにより全てのシリアル通信信号を集約することができる点に着目し、４種類のシリアル通信信号を割付変換装置５２にて一旦受信した後に、パラメータの設定値をもとに割付変換装置５２の複数のゲート素子を切り換えて、ゲートウェイによる信号の形式変換処理を行うようにしている。最終的に、４種類のシリアル通信信号をＣＡＮのシリアル・インタフェースによる信号に変換してから、ＣＰＵボード３０ａの一つのポートに伝送するようにしている。

これによって、ＣＰＵボード３０ａの複数のポートに接続されるべき回線の数が、ＩＦボード６０の複数の端子に接続されている複数の回線の数よりも少なくなり、ＣＰＵボード３０ａのポート数が節減されてマイコンロジック開発装置の周辺回路の簡素化が図れる。

図１１は、図４の割付変換ボードにおいて解析用のモニタ信号を取り出す方法を説明するためのブロック図である。ここでは、ＩＦボード６０の複数の端子に接続されている複数の回線により伝送される信号として、マイクロロジック開発装置を解析するための４種類のアナログの解析用信号Ａ１、Ａ２、Ａ３およびＡ４を伝送する場合を想定する。

さらに、ここでは、割付変換装置５２内のＡ／Ｄ変換回路（図示していない）および論理和ゲート回路５５を介して上記解析用信号Ａ１、Ａ２、Ａ３およびＡ４をディジタル信号に変換した後に、一つのパルス計測信号ＰＭとして出力するようにしている。図１１の下部に示すように、ディジタル形式のパルス計測信号ＰＭには、時間（ｔ）（ＳＴＡＲＴのタイミング後）に対してシリアル形式の解析用信号Ａ１、Ａ２、Ａ３およびＡ４が含まれていることになる（パルス計測信号ＰＭの出力レベルは、“１”または“０”になる）。

また一方で、パラメータの設定値をもとに割付変換装置５２の複数のゲート素子を切り換えて、マイコンロジック開発装置を解析するための解析用モニタ信号Ｍ１〜Ｍ４を任意に設定することが可能である。この解析用モニタ信号Ｍ１〜Ｍ４は、割付変換装置５２から任意に取り出すことができるので、ユーザ等は、解析用モニタ信号Ｍ１〜Ｍ４に基づいてマイコンロジック開発装置の解析結果を監視することが可能である。

これによって、マイコンロジック開発装置を解析する場合に、ＩＦボード内に設けられた割付変換装置を動作させることによって、特殊な信号を使用しなくても解析用のモニタ信号を容易に取り出すことができるようになり、制御対象の電子制御機器のメンテナンス性が向上する。

本発明は、ＥＣＵにより制御される車両の電子制御式エンジン等の電子制御機器に組み込まれて使用される組込み用マイコンのロジックを開発するマイコンロジック開発装置に適用することが可能である。

一般の電子制御式エンジンの制御システムにおけるＥＣＵの構成を示すブロック図である。 図１のＥＣＵのロジックを開発する場合における従来のマイコンロジック開発装置の全体構成を示す説明図である。 従来のポート割付方法を説明するためのブロック図である。 本発明の一実施例に係るポート割付制御システムの構成を示すブロック図である。 図４の割付変換装置における複数のゲート素子の構成の一例を示す模式図である。 図４のＣＰＵボードの内部構成の一例を示すブロック図である。 本発明の実施例で使用されるポート割付表の一例を示すデータフォーマット図である。 ＣＰＵからの指示により自動的に結線を変更する手順を説明するためのタイムチャートである。 図４の割付変換ボードにおいてフィルタによる信号処理を行ってから信号線を１本に束ねる方法を説明するためのブロック図である。 図４の割付変換ボードにおいてゲートウェイ処理を行う方法を説明するためのブロック図である。 図４の割付変換ボードにおいて解析用のモニタ信号を取り出す方法を説明するためのブロック図である。

符号の説明

１…ＥＣＵ（電子制御ユニット）
２…組込み用マイコン
７…内部タイマ
８…割り込みコントローラ
９…メモリ
１０…ＣＰＵ（中央処理装置）
１１…内部バス
２０…マイコンロジック開発装置
２５…ソフトウェア
２６…マイコン周辺リソース
２８…ＥＣＵ入出力回路
２９…ＥＣＵコネクタ
３０…マザーボード
３０ａ…ＣＰＵボード
３１…ソフトウェア
３２…ＰＣＩ通信ソフト
３３…ＣＰＵ
３５…内部タイマ
３６…ＰＣＩバスインタフェース
３７…内部バス
３９…ＰＣＩバス
４０…コアボード
４１…ＰＣＩ通信ソフト
４２…疑似マイコン周辺リソース（ＦＰＧＡ）
４３…内部バス
４４…ＰＣＩバスインタフェース
４５…ＣＰＵ
４６…共有メモリ
４７…内部メモリ
４８…タイマ
５０…割付変換ボード
５１…割付変換ボード
５２…割付変換装置
５３…パラメータ設定部
５４…フィルタ
５５…論理和ゲート回路
６０…ＩＦ（インタフェース）ボード
６１…ＥＣＵ入出力回路
７０…ポート割付制御システム

Claims (12)

1. 電子制御ユニットに組み込まれて使用される組込み用マイコンのロジックを開発するマイコンロジック開発装置に関するポート割付制御システムであって、
   前記ロジックの演算処理を行う中央処理装置と、前記ロジックのプログラムを含むデータを格納するメモリとを少なくとも有する第１のブロックと、
   前記第１のブロックと前記電子制御ユニットにより制御される制御対象とのインタフェースを取るための第２のブロックと、
   前記第１のブロックと前記第２のブロックとの間に設けられ、前記第１のブロックから取り出される複数のポートと前記第２のブロックの複数の端子とを変更可能に割り付けるための割付変換装置を少なくとも有する第３のブロックとを備え、
   前記第１のブロックの前記中央処理装置により前記割付変換装置の複数のスイッチ素子を切り換えることによって、前記第１のブロックの前記複数のポートと前記第２のブロックの前記複数の端子との接続関係を自動的に変更するように構成されることを特徴とするポート割付制御システム。
2. 前記第１のブロックの前記中央処理装置が、前記第１のブロックの前記メモリに予め格納されているポート割付表に基づいて、前記複数のポートと前記複数の端子との接続関係を自動的に変更することを特徴とする請求項１記載のポート割付制御システム。
3. 前記第１のブロックに接続されている入力手段から入力される内容に基づいて、前記複数のポートと前記複数の端子との接続関係を自動的に変更することを特徴とする請求項１記載のポート割付制御システム。
4. 前記第１のブロックの前記中央処理装置により指示される内容に基づいて、前記複数のポートと前記複数の端子との接続関係を自動的に変更することを特徴とする請求項１記載のポート割付制御システム。
5. 前記割付変換装置の複数のスイッチ素子を１クロックの期間内で一度に切り換えることによって、前記複数のポートと前記複数の端子との接続関係を変更する際に発生するノイズを抑制するようにしたことを特徴とする請求項１記載のポート割付制御システム。
6. 前記第１のブロックおよび前記第３のブロックの少なくとも一方に予備のバックアップ回路を設け、前記複数のポートと前記複数の端子とが接続されている部分における特定の箇所に断線が発生したときに、前記割付変換装置の複数のスイッチ素子を切り換えることによって、前記断線が発生している箇所を含む回路を前記バックアップ回路に変更するようにしたことを特徴とする請求項１記載のポート割付制御システム。
7. 前記第１のブロックおよび前記第３のブロックの少なくとも一方に予備のバックアップ回路を設け、前記複数のポートと前記複数の端子とが接続されている部分における特定の箇所に短絡が発生したときに、前記割付変換装置の複数のスイッチ素子を切り換えることによって、前記短絡が発生している箇所を含む回路を切断すると共に当該回路を前記バックアップ回路に変更するようにしたことを特徴とする請求項１記載のポート割付制御システム。
8. 前記第１のブロックおよび前記第３のブロックの少なくとも一方に予備のバックアップ回路を設け、前記第１のブロックの前記中央処理装置が、前記マイコンロジック開発装置にて発生するエラーを検出する機能を備えており、
   前記中央処理装置により検出されたエラーの回数が予め規定された規定回数を超えたときに、前記割付変換装置の複数のスイッチ素子を切り換えることによって、前記エラーが検出された箇所を含む回路を前記バックアップ回路に変更するようにしたことを特徴とする請求項１記載のポート割付制御システム。
9. 前記割付変換装置の複数のスイッチ素子を切り換えて、前記第２のブロックの複数の端子に接続されている複数の回線の少なくとも一部を束ねることにより、該割付変換装置に接続される回線の数を、前記第２のブロックの複数の端子に接続されている複数の回線の数よりも少なくするようにしたことを特徴とする請求項１記載のポート割付制御システム。
10. 前記割付変換装置の複数のスイッチ素子を切り換えて、前記第２のブロックの複数の端子に接続されている複数の回線により伝送される信号に対し、前記割付変換装置のフィルタによる信号処理を行うことにより、該複数のポートに接続される回線の数を、前記第２のブロックの複数の端子に接続されている複数の回線の数よりも少なくするようにしたことを特徴とする請求項１記載のポート割付制御システム。
11. 前記割付変換装置の複数のスイッチ素子を切り換えて、前記第２のブロックの複数の端子に接続されている複数の回線により伝送される信号に対し、前記割付変換装置のゲートウェイによる信号処理を行うことによって、該複数のポートに接続される回線の数を、前記第２のブロックの複数の端子に接続されている複数の回線の数よりも少なくするようにしたことを特徴とする請求項１記載のポート割付制御システム。
12. 前記割付変換装置の複数のスイッチ素子を切り換えることによって、前記マイコンロジック開発装置を解析するための解析用モニタ信号を任意に設定することが可能であることを特徴とする請求項１記載のポート割付制御システム。

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