JPH06332981A - 集積回路の構成を決定するための方法および装置 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路の構成を決定するための方法および
装置。 【構成】 集積回路の設計を補助するために、それら集
積回路の機能を、特にトランスピュータを備えた並列処
理構造マシン内でシュミレートする。この並列処理構造
マシンのリソースの割当をモニターし、製造しようとす
るＡＳＩＣ回路の動作特性を査定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路の構成を決定
するための方法および装置に関するものである。主に、
算術および／または論理演算ユニット（以下、単に「算
術論理演算ユニット」と称する）とプログラムメモリと
１つ以上の作業レジスタとを備えた特定用途向け集積回
路すなわちＡＳＩＣに関するものである。本発明は、簡
単で、その特定用途向けであるために、より強力な汎用
型の回路よりも低コストであるような、特定用途向け集
積回路を製造することにかかわる。本発明はさらに、こ
のような回路の設計を自動化することにかかわる。

【０００２】

【従来の技術】現在、電子制御システムの自動化にかか
わる技術者には、本質的に２つの選択肢がある。つま
り、全ての論理機能を集積化したワイヤード回路を作ろ
うとするか、あるいは、算術論理演算ユニットとプログ
ラムメモリと作業レジスタとを基本的に備えたマイクロ
プロセッサを基本としたシステム（以下、「マイクロプ
ロセッサベースシステム」とも称する）にたよるかであ
る。後者の方法は、いくつかのケースにおいては常に必
要不可欠というものではないが、現在広がりつつある方
法である。しかしながら、後者の方法を行うには基本的
な欠点がある。

【０００３】マイクロプロセッサベースシステムを利用
するには、設計者はまず初めに使いたいマイクロプロセ
ッサのタイプを選択する。市場で購入可能な各種マイク
ロプロセッサの中から、自分の要求に最も適すると思わ
れるものを選択する。実際問題として、ほとんどの場
合、実際上彼の要求に見合っていないということにもか
かわらず、設計者は、自分が最も良く知る回路を選択し
てしまうようである。当の回路の使用に従って、設計者
は、アプリケーション、つまり最終的にこのマイクロプ
ロセッサ回路のプログラムメモリにロードされてその動
作を決定するプログラムを設定する。

【０００４】各種のマイクロプロセッサが存在する場合
には、どのような用途であっても、その範囲内で最も強
力なユニットを選択し、その用途において考えられる全
ての機能を可能にしたいという強い気持ちがはたらく。
当然、最も強力な回路は最も高価な回路でもあり、その
アプリケーションが非常に多数の機器において使用され
るように設計されている場合には、このように極度に単
純化された理論に基づいて動くことは考えられないこと
である。例えば、自動車の分野においては、車のウイン
カーランプに搭載されたマイクロプロセッサが、コスト
を抑えるために最大限単純化されるであろう場合が想像
される。

【０００５】この場合、特定用途向け回路の設計にあず
かる設計者は、余りに強力なマイクロプロセッサを選択
して製品が非常にコストの高いものになってしまうか、
あるいは十分に強力でないマイクロプロセッサを選択し
た場合には適当な回路の精度を見出すまで数回選択をし
直さなければならないという無駄を冒すことになる。さ
らに、マイクロプロセッサというグループにおいては、
そのグループに独特ないくつかの特徴が、設計しようと
する回路に望まれる動作と相いれない可能性がある。こ
の事実は、設計の着手時には全く明らかではなく、特定
用途向け回路を研究する場合に、時間の無駄を生じる可
能性がある。こういった事例は特に、マイクロプロセッ
サが行うタスクが複雑であるために、最終的に、例えば
試験されるマイクロプロセッサグループの標準的な時間
遅延値に含まれるビット数よりも多いビットで時間遅延
の値を規定することが必要であることがわかった場合に
起こる。時間遅延の値は、動作サイクルにおいてマイク
ロプロセッサが行う各種の動作を決定するビットのシー
ケンスである。

【０００６】現在知られているマイクロプロセッサの特
筆すべき特徴の１つは、マルチタスクマイクロプロセッ
サではないということである。なぜならば、現今では、
割り込みレベルというコンセプトに沿って個々のマイク
ロプロセッサの動作が組織化されているからである。特
定の割り込みレベルのタスクは、常に、それよりも割り
込みレベルの低いタスクに優先して完了するように実行
される。実際には、マイクロプロセッサが割り込みレベ
ルの低いタスクを行っている時に、より高いレベルにあ
るタスクの実行に直面した場合、このマイクロプロセッ
サは低レベルのタスクを中断してより高いレベルのタス
クを実行する。続いて、高レベルのタスクを終了した
後、低レベルのタスクの続きから再開する。この場合、
マイクロプロセッサの動作は、マルチタスクではなく、
むしろタイムシェアリング動作である。

【０００７】以下に述べる１つの例においては、自動化
された家庭用設備の分野において、制御および／または
指示信号を、配電ネットワークを介して電流キャリヤに
よって送るという方法が検討されている。現存の各種プ
ロトコルに照らせば、電源ネットワークに接続された個
々の装置にビットチェック装置を設置するという方法が
公知である。受信モードでは、ビットチェック装置は、
受信されたビットがが確立されたプロトコルに適合する
ことを確認する。送信モードでは、ビットチェック装置
は、装置によって送信されたビットがこのプロトコルに
従って送信されていることを確認する。

【０００８】1992年４月30日出願のフランス国特許出願
第92 05423号（対応日本出願＝特願平5-128315号）で
は、本出願人は、システム内のマイクロプロセッサがこ
のビットチェック動作を行うようになされたシステムを
提案した。1992年12月14日出願のもう１つのフランス国
特許出願第92 15039号（対応日本出願＝特願平5-342436
号）では、同出願人は、装置と電気分配ネットワークと
の間のインターフェースを設定することの可能な、つま
りビットチェック機能を満足することの可能なマイクロ
プロセッサを基本とした「特定用途向け回路」を用いた
システムを提案した。いずれに場合も、送信を行う時に
は、マイクロプロセッサはメッセージの送信と共に送信
されたメッセージのチェックも行わなければならない。
従って、この場合、同時に複数のタスクを実行しなけれ
ばならない。

【０００９】動作速度とビット伝送速度を考えれば、高
速のマイクロプロセッサを選択して、タイムシェアリン
グモードで上記のタスクがそれぞれ同時に行われている
ような印象を与えるような処理を行うことが可能であ
る。これは、高速のマイクロプロセッサを使用しない限
り不可能で、高速のマイクロプロセッサはつまり、より
高価なマイクロプロセッサということになる。

【００１０】それができない場合には、現在の技術にお
いては、必要な機能（そのうち幾つかは同時であっても
よい）を満足する専用のマイクロプロセッサを備えた特
定用途向け回路を探し出す必要がある。自動化された家
庭用設備の分野では、設計しなければならないそのよう
な回路の数は膨大である。

【００１１】

【発明が解決しようとする課題】本発明は、このような
回路の設計を容易にし、作業ツールを設計者の自由にな
るようにし、速やかにリソースの矛盾（マイクロプロセ
ッサ、またはデータ、アドレスあるいは制御バスの飽
和）を認識して、単一のマイクロプロセッサを基本とし
た回路を備えたソフトウエアの形態とする代わりに、回
路の特定部位をどの程度まで、ハードウエアの形態（配
線回路）にしなければならないかを査定することを可能
にすることを目的としている。

【００１２】

【課題を解決するための手段】以上の問題を解決するた
めに、本発明では、設計しようとする専用回路によって
行われるべき機能を、並列処理構造マシン（１つの実施
例ではトランスピュータを備えている）によって、シュ
ミレートする。トランスピュータを備えた並列処理構造
マシンは、非常に強力なマシンで、原理により、各々が
委ねられるであろうあらゆるタスクを実施できるように
なされている数個のマイクロプロセッサを備えている。

【００１３】並列処理構造マシンはさらに、各タスクを
実行するのに最も適していると思われるマイクロプロセ
ッサにタスクを分配する自分自身のプログラマ回路また
はスケジュラー回路を有している。つまり実際的には、
トランスピュータの集積回路におけるそれらの分配を考
慮して、使用可能なマイクロプロセッサあるいはそれに
最も近いマイクロプロセッサにタスクを分配するように
なっている。以上のことが成されたならば、並列処理構
造マシンのパワーを考慮して、実行すべき全てのタスク
が確実に実行されることになる。

【００１４】本発明では、全ての分配動作はスケジュラ
ー回路によって行われ、特にそれらの開始および終了、
並びにスケジュラー回路によって選択されたマイクロプ
ロセッサの指定が監視されて記録され、実行すべきタス
クのリストが作製される。このリストに照らして、特定
用途集積回路の設計者は、より速やかに、アプリケーシ
ョン全体を実行するのに最も適するであろう回路を査定
することができる。そのようにして選択されたＡＳＩＣ
回路は、サイズおよびコストの点から、当のアプリケー
ションに適合可能となる。実行すべきタスクのリスト
は、それぞれのタスクについて、各マイクロプロセッサ
の使用時間を示す。例えば、単一のマイクロプロセッサ
を基本とした特定用途向け集積回路を選択するのが望ま
しい場合には、これらの時間の合計が、そのタスクにか
かる時間よりも短くなければならない。

【００１５】従って、本発明によるならば、算術論理演
算ユニットと、不揮発性プログラムメモリと、１つ以上
の作業レジスタとを備えたＡＳＩＣ型の集積回路の構成
を決定する方法において、決定されるべき集積回路が行
うべきタスクのリストを準備し、所与の環境における所
与のアプリケーションについて、ＡＳＩＣ型集積回路に
対してアップラインまたはその外部にあると回路より与
えられるデジタル信号を受信し、受信した信号を処理し
て、その処理済の信号を、ＡＳＩＣ型集積回路に対して
ダウンラインまたはその外部にある回路に送るというタ
スクを行い、コンピュータプログラムにおいて上記タス
クを互いに系統化するという段階よりなる方法が提供さ
れる。

【００１６】上記方法において、上記タスクを、所与の
数のマイクロプロセッサ回路に接続されてそれらマイク
ロプロセッサ回路にタスクを実行させるスケジュラー回
路を備えたトランスピュータを基本としたマシンと呼ば
れる並列処理構造マシン内でシュミレートされ、上記ス
ケジュラー回路が、いわゆるアップライン回路より、タ
スクの実施を求めるリクエストを受信し、このスケジュ
ラー回路が、各タスクの実行のために、それを行うのに
最も適したマイクロプロセッサ回路を１つ選択して、そ
マイクロプロセッサにこのタスクをさせ、さらに処理済
のデータをいわゆるダウンライン回路へと送信し、スケ
ジュラー回路によって分配されたタスクの実行のシーケ
ンスと継続時間を監視、記録して、このシーケンスおよ
び継続時間を調べ、特に処理リソースに衝突が生じるお
それがある場合には、このタスクの実行の時点を調べ、
作製しようとするＡＳＩＣ型集積回路の性質を決定す
る。

【００１７】本発明によるならば更に、算術論理演算ユ
ニットと、不揮発性プログラムメモリと、１つ以上の作
業レジスタとを備えるよう構成されたＡＳＩＣ型の集積
回路の構成を決定する装置であって、決定しようとする
集積回路が実行しなければならないタスクのリストを含
むメモリと、ＡＳＩＣ型の集積回路に対してアップライ
ンまたはその外部にある回路によって与えられるデジタ
ル信号を受信するための入力ポートと、特定の数のマイ
クロプロセッサ回路に接続されてそれらマイクロプロセ
ッサ回路にタスクを実行させるスケジュラー回路を備
え、上記スケジュラー回路が、アップライン回路として
知られている回路から送られてくる、タスクの実行に関
するリクエストを受信するように構成されている、いわ
ゆるトランスミッタを基本とした並列処理構造マシン
と、

【００１８】処理済のデジタル信号を、上記ＡＳＩＣ型
の集積回路に対してダウンラインまたはその外部にある
回路へと送信するための出力ポートと、実行すべきタス
クの実行に関するリクエストの期間の開始点と、スケジ
ュラー回路により選択された、それらのタスクを行うの
に最も適するマイクロプロセッサの指定と、処理済のデ
ータがいわゆるダウンラインの回路へ送信されることに
よって監視される実行終了時点とを記録する記録専用マ
イクロプロセッサとを備えている装置が提供される。添
付した図を参照して行う以下の記載により、本発明はよ
り明確に理解されよう。これらの図は単に例示のための
もので本発明を限定するものではない。

【００１９】

【実施例】図１は本発明による決定装置を示している。
メモリ１は、決定されるべき集積回路が実行しなければ
ならないタスクのリストを含んでいる。このリストは、
例えば、好ましくはＣ言語で書かれ、ＶＨＤＬ（Ｖｅｒ
ｙ Ｈｉｅｒａｒｃｈｉｃａｌ Ｄｅｓｃｒｉｐｔｉ
ｏｎ Ｌａｎｇｕａｇｅ）として知られているＩＥＥＥ
軍用基準の言語（1984年アメリカ合衆国軍当局よりNo.4
54として公示されたもの）に翻訳されるように構成され
たコンピュータプログラムで構成される。この言語は、
ＡＤＡ言語に由来するもので、1988年にフランスで、Ａ
ＳＩＣ型の集積回路の決定を行うために標準化されたも
のである。ＶＨＤＬ型言語は、例えば、合衆国ＣＡＤＥ
ＮＣＥ社によって製造されているソフトウエアプログラ
ムＣＡＤＥＮＣＥ、および同じく合衆国の別のソフトウ
エアプログラムＭＯＮＴＯＲにおいて実施されている。
従って、所定の用途およびアプリケーションにおいて
は、プログラム内で必要な指示を構成するために知られ
ている方法がすでに存在する。

【００２０】本発明装置はさらに、入力ポートあるいは
出力ポートとして使用されるポート２〜６を有する。例
えばポート２は、互いに区別されて、制御バス、データ
バスおよびアドレスバスを備える標準型のコネクタであ
る。ポート３はＲＳ２３２またはＲＳ４２２型のインタ
ーフェースであり、限られた数のワイヤに有用な信号を
送信するための変換プロトコルによるものである。ポー
ト４、５および６はそれぞれひとづずつ回路から送信手
段への接続を行う専用のポートである。この接続はそれ
ぞれツイストペア、同軸接続または電流キャリヤにより
成っている。特にＲＦ送信または光ファイバによる送信
においては、その他のタイプのポートを使用することも
考えられる。

【００２１】以上のポートは、参照番号７〜９で示すよ
うなアップライン回路を集積回路に接続させるものであ
る。設計する集積回路がモータに関するものであれば、
アップライン回路は例えば、モータに流れ込む電流のス
ループットを測定する電流計であり、デジタル測定の場
合には、モータに組み合わされてデジタル信号を出すタ
コジェネレータとなろう。図１の回路は、メモリ１に含
まれるプログラムを適用する際に、このようにしてアッ
プライン回路７〜９より受信する信号の処理をシュミレ
ートすることになろう。その後、処理済の信号をダウン
ラインの回路（ここではたまたま別の回路７〜９）に送
信することになろう。例えば、ダウンライン回路は回路
８でアップライン回路は回路９でもよく、あるいはその
逆に、ダウンライン回路は回路９でアップライン回路は
回路８でもよい。

【００２２】タスクをシュミレートするには、本発明の
装置は、例えばイギリスＩＮＭＯＳ社製のＴ425 型のト
ランスピュータで構成される並列処理構造マシンを備え
ている。このトランスピュータ10、以上のポート回路２
〜６および各種回路のメモリは汎用バスＢによって全て
接続されている。

【００２３】図２はこの型のトランスピュータの動作原
理を示すものである。そのようなトランスピュータ10は
所与の数のマイクロプロセッサ11〜14を有し、所与の数
のタスクを行えるようになっている。つまり、デジタル
信号の受信し、それら信号の処理を行い、さらに処理終
了後にそれらを送信するというタスクを行えるようにな
っている。これらの回路はそれぞれ参照番号15〜18で示
す１つ以上のスケジュラー回路またはプログラマ回路に
依存しており、これらスケジュラー回路は、タスクの実
行を１つまたはその他のマイクロプロセッサに割り当て
るためのものである。

【００２４】例えば、本実施例によれば、スケジュラー
回路16は、マイクロプロセッサ12またはマイクロプロセ
ッサ13に、与えられたタスクを実施させる。これらのマ
イクロプロセッサはそれぞれ、並列処理構造マシンのリ
ソースを構成されている。スケジュラー回路15〜18は、
それらリソースを、様々なタスクの実行に割り当てる。
この割当は所定の時間に開始され、当該マイクロプロセ
ッサによってタスクが実施されるまで継続する。そのよ
うな並列処理構造マシンに関する調査報告は、前述の企
業より市販のトランスピュータに備えられているデータ
シートに記載されている。スケージュラー回路15〜18の
動作を可能にするプログラムは、プログラムメモリ19
（図１）に含まれている。

【００２５】本発明では、或る環境を与えるトランスピ
ュータ10を有する図１に示すような電子カード20に、ス
ケジュラー回路15〜18または汎用のスケジュラー回路に
よって送信される命令をモニタするための追加のマイク
ロプロセッサ21が付加されている。このマイクロプロセ
ッサもまた、バスＢに接続されている。

【００２６】タスクを実行する際、特にタスク１を実行
するには、外部回路、例えば前述のビットチェック装置
を備えたいわゆるメディア・アクセス制御回路すなわち
ＭＡＣ回路が、スケジュラー回路15に指示を送り、例え
ば接続モジュール６を細かく調べるために、キャリヤ電
流ネットワークのラインにメッセージを送り出すことが
できることを示す。タスク１の最初の部分では、スケジ
ュラー回路15はマイクロプセッサ11に、データメモリの
内容をＭＡＣ回路からモジュール６に接続されたモジュ
レータに転送し、このモジュラーに動作を開始させて、
デジタル信号がキャリヤ電流ラインと組み合わされる前
にそのデジタル信号をモジュレートさせるのに必要な命
令のシーケンスを組み立てるタスクを任せる。ほぼ同時
に、スケジュラー回路15は、モジュレータがキャリヤ電
流ライン上に送信信号の存在を検出したことを示すモジ
ュレータのビットチェック装置からのもう１つの指示を
受信することになる。これがタスク１の第２の部分であ
る。

【００２７】スケジュラー回路15は従って、常に、それ
に割り当てられたリソースのステータス、つまりそれら
のリソースが使用可能であるか、または使用中であるか
を知っていることになる。マイクロプロセッサ11に送信
された指示のシーケンスによって（それらが実行されて
いることを確認するのはこのマイクロプロセッサ11にま
かされている）、スケジュラー回路15はマイクロプロセ
ッサ11の利用可能性を査定することができる。ビットの
チェックを行うには、スケジュラー回路11が続いて同じ
マイクロプロセッサ11または別のマイクロプロセッサ12
に、このビットチェック機能につながる命令の実行とい
うタスクを委ねる。

【００２８】所定の動作について上記の方法を続けて行
うことによって、スケジュラー回路およびマイクロプロ
セッサを有する並列処理構造マシンは、容易に、与えら
れた全てのタスクを行うことができるようになる。マシ
ン10は常に非常に強力であり得る。必要であれば、さら
に強力なマシンを選択する。

【００２９】マイクロプセッサ21が、１つまたは複数の
スケジュラー回路15〜18の制御バスをモニターし、動作
を求めるコールの開始点、例えばビットの転送またはチ
ェックを求めるリクエストから発生するコールの開始点
を検出する。そのようなリクエストの期間および開始点
は、マイクロプロセッサ21に直接組み合わされた、例え
ばＥＥＰＲＯＭ型のメモリ22に記憶される。このマイク
ロプロセッサ21は、同じくメモリ22に、開始されたタス
クの性質と開始時点と共に、スケジュラー回路15によっ
てタスクの実行に割りあてられたマイクロプロセッサ11
または12の指定を記録する。受信後、タスクの実行が終
了した段階で、外部回路が肯定応答メッセージとして使
用されるデジタル信号を送信する。そのような肯定応答
メッセージは、並列処理構造マシンによって取り扱われ
る。肯定応答メッセージは、マイクロプロセッサ21が特
に当該タスクが終了したことを確認するように働く。

【００３０】タスクが実行されたならば、プリンタ23を
用いて、メモリ22に記憶されているリストを印刷するこ
とができる。その後、回路設計者は、このリストを用い
て製造しようとする回路を選択する。設計者は、なんら
制限的な仮説を立てることなく、さらに多くの情報を得
ることができる。

【００３１】変形例として、特定のマイクロプロセッサ
21を備える代わりに、並列処理構造マシン10にさらにタ
スクを委ねることもできよう。つまり、このタスクと
は、１つまたは複数のスケジュラー回路15〜18によって
与えられる指示文をモニタするというものである。この
場合、マイクロプロセッサのうちの１つ、例えばマイク
ロプロセッサ14にこの特定のタスク、つまり図２のタス
クＮを委ねる。この場合、マイクロプロセッサ21を使用
するハードウエアによる方法は、ソフトウエアを用いた
方法に代えられる。つまり、メモリ１は実行すべき指示
文の記憶に関する相補的なプログラムを含んでいる。

【図面の簡単な説明】

【図１】 本発明の方法を実施するための装置の概略
図。

【図２】 マシンのマイクロプロセッサに所与の数のタ
スクを実行させるための並列処理構造の構成例を示す機
能図。

【符号の説明】

１・・・メモリ ２、３、４、５、６・・・ポート ７、８、９・・・アップライン回路 10・・・トランスピュータ 11、12、13、14、21・・・マイクロプロセッサ 15、16、17、18・・・スケジュラーまたはプログラマー
回路 19・・・プログラムメモリ 20・・・電子カード 22・・・メモリ 23・・・プリンタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 算術論理演算ユニットと、不揮発性プロ
   グラムメモリと、１つ以上の作業レジスタとを備えたＡ
   ＳＩＣ型の集積回路の構成を決定する方法において、 決定されるべき集積回路が行うべきタスクのリストを準
   備し、 所与の環境における所与のアプリケーションについて、
   ＡＳＩＣ型集積回路に対してアップラインまたはその外
   部にあると回路より与えられるデジタル信号を受信し、
   受信した信号を処理して、その処理済の信号を、ＡＳＩ
   Ｃ型集積回路に対してダウンラインまたはその外部にあ
   る回路に送るというタスクを行い、 コンピュータプログラムにおいて上記タスクを互いに系
   統化するという段階を有し、更に、 上記タスクを、所与の数のマイクロプロセッサ回路に接
   続されてそれらマイクロプロセッサ回路にタスクを実行
   させるスケジュラー回路を備えたトランスピュータを基
   本としたマシンと呼ばれる並列処理構造マシン内でシュ
   ミレートされ、上記スケジュラー回路が、いわゆるアッ
   プライン回路より、タスクの実施を求めるリクエストを
   受信し、このスケジュラー回路が、各タスクの実行のた
   めに、それを行うのに最も適したマイクロプロセッサ回
   路を１つ選択して、そマイクロプロセッサにこのタスク
   をさせ、さらに処理済のデータをいわゆるダウンライン
   回路へと送信し、 スケジュラー回路によって分配されたタスクの実行のシ
   ーケンスと継続時間を監視、記録して、このシーケンス
   および継続時間を調べ、特に処理リソースに衝突が生じ
   るおそれがある場合には、このタスクの実行の時点を調
   べ、作製しようとするＡＳＩＣ型集積回路の性質を決定
   する、ことを特徴とする方法。
2. 【請求項２】 スケジュラー回路によって分配されたタ
   スクの実行のシーケンスと継続時間を監視記録するため
   に、 このタスク専門のマイクロプロセッサを用いて、実行す
   べきタスクの実行に関するリクエストの期間の開始点
   と、スケジュラー回路により選択された、それらのタス
   クを行うのに最も適するマイクロプロセッサの指定と、
   処理済のデータがいわゆるダウンラインの回路へ送信さ
   れることによって監視される実行終了時点を記録し、 これらの記録をプリントすることを特徴とする請求項１
   に記載の方法。
3. 【請求項３】 算術論理演算ユニットと、不揮発性プロ
   グラムメモリと、１つ以上の作業レジスタとを備えるよ
   う構成されたＡＳＩＣ型の集積回路の構成を決定する装
   置において、 決定しようとする集積回路が実行しなければならないタ
   スクのリストを含むメモリと、 ＡＳＩＣ型の集積回路に対してアップラインまたはその
   外部にある回路によって与えられるデジタル信号を受信
   するための入力ポートと、 特定の数のマイクロプロセッサ回路に接続されてそれら
   マイクロプロセッサ回路にタスクを実行させるスケジュ
   ラー回路を備え、上記スケジュラー回路が、アップライ
   ン回路として知られている回路から送られてくる、タス
   クの実行に関するリクエストを受信するように構成され
   ている、いわゆるトランスミッタを基本とした並列処理
   構造マシンと、 処理済のデジタル信号を、上記ＡＳＩＣ型の集積回路に
   対してダウンラインまたはその外部にある回路へと送信
   するための出力ポートと、 実行すべきタスクの実行に関するリクエストの期間の開
   始点と、スケジュラー回路により選択された、それらの
   タスクを行うのに最も適するマイクロプロセッサの指定
   と、処理済のデータがいわゆるダウンラインの回路へ送
   信されることによって監視される実行終了時点とを記録
   する記録専用マイクロプロセッサとを備えることを特徴
   とする装置。
4. 【請求項４】 上記記録専門マイクロプロセッサが、並
   列処理構造マシンのマイクロプロセッサの内の１つであ
   ることを特徴とする請求項３に記載の装置。