CN110442548B - 片上系统及其接口数据处理方法和装置 - Google Patents

Abstract

本发明公开了一种片上系统及其接口数据处理方法和装置，所述片上系统的接口数据处理方法包括：获取包含状态信息和数据信息的接口数据处理信号，根据状态信息确定接口数据处理信号对应的工作状态类型；在工作状态类型为下载状态时，对数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与MCU内核对应的MCU模块类型以及与FPGA内核对应的FPGA模块类型；将下载数据写入与模块类型对应的MCU内核的存储器或者FPGA内核的存储器中。本发明实现了MCU内核和FPGA内核的下载或调试模式的自动切换，节省了片上系统的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。

Description

片上系统及其接口数据处理方法和装置

技术领域

本发明涉及半导体芯片技术，尤其涉及一种片上系统及其接口数据处理方法和装置。

背景技术

目前，随着半导体产业进入超深亚微米乃至纳米加工时代，在单一集成电路芯片上就可以实现一个复杂的电子系统是必然的发展趋势，SoC（System on Chip，片上系统）越来越被广泛应用，且JTAG（Joint Test Action Group，联合测试行为组织）接口在片上系统中是不可缺少的一部分，在现有技术中，片上系统中包含MCU（Microcontroller Unit，单片微型计算机）内核和FPGA（Field－Programmable Gate Array，现场可编程门阵列）内核，且MCU内核和FPGA内核均会单独预留JTAG接口，如图9所示，片上系统通过预留的两个JTAG接口与外部计算机设备连接，计算机设备只能通过MCU编译器与调试器准确地连接片上系统的MCU内核的JTAG接口才能进行烧写下载模式的数据或调试模式的数据，而且，计算机设备只能通过FPGA编译器与调试器准确地连接片上系统的FPGA内核的JTAG接口进行烧写下载模式的数据或调试模式的数据，该方案的不足之处在于：首先，片上系统预留的两个JTAG接口，均会占用片上系统的端口资源，造成片上系统端口资源浪费；同时，由于需要根据数据的不同人工选择分别对应于MCU内核和FPGA内核的不同的接口，且MCU内核和FPGA内核均存在下载模式和调试模式，因此也需要人工选择不同的模式，其过程繁琐、操作不便且容易出错，如果接口或者模式选择错误，将会使得片上系统造成烧写错误。

发明内容

本发明提供一种片上系统及其接口数据处理方法和装置，本发明通过片上系统的接口数据处理装置实现了MCU内核和FPGA内核的自动识别，同时实现了MCU内核和FPGA内核的下载或调试模式的自动切换，节省了片上系统的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。

一种片上系统的接口数据处理装置，包括预设接口和JTAG接口模块，所述JTAG接口模块包括：

模式切换模块，所述模式切换模块连接所述预设接口，并用于获取包含状态信息和数据信息的接口数据处理信号，根据所述状态信息确定所述接口数据处理信号对应的工作状态类型；所述工作状态类型包括下载状态；

解码器，用于在所述工作状态类型为下载状态时，对所述数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与所述MCU内核对应的MCU模块类型以及与所述FPGA内核对应的FPGA模块类型；

下载选择器，用于将所述下载数据写入与所述模块类型对应的MCU内核的存储器或者FPGA内核的存储器中。

一种片上系统的接口数据处理方法，包括：

模式切换模块获取包含状态信息和数据信息的接口数据处理信号，所述模式切换模块根据所述状态信息确定所述接口数据处理信号对应的工作状态类型；所述工作状态类型包括下载状态；

在所述工作状态类型为下载状态时，解码器对所述数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与所述MCU内核对应的MCU模块类型以及与所述FPGA内核对应的FPGA模块类型；

下载选择器将所述下载数据写入与所述模块类型对应的MCU内核的存储器或者FPGA内核的存储器中。

一种片上系统，包括MCU内核、FPGA内核和上述片上系统的接口数据处理装置，所述片上系统的接口数据处理装置与所述MCU内核以及所述FPGA内核通信连接。

本发明片上系统及其接口数据处理方法和装置，通过获取接口数据处理信号后，所述接口数据处理信号包括状态信息和数据信息，根据所述接口数据处理信号中的状态信息识别工作状态类型，在所述工作状态类型为下载状态时，对所述接口数据处理信号中的数据信息进行解码，获取所述数据信息中的下载数据和模块类型，并将所述下载数据写入与所述模块类型对应的MCU内核的存储器或者FPGA内核的存储器中，其中所述模块类型包括与所述MCU内核对应的MCU模块类型以及与所述FPGA内核对应的FPGA模块类型，如此，实现了MCU内核和FPGA内核的下载或调试模式的自动切换，节省了片上系统的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例的描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一实施例中片上系统的接口数据处理方法的流程图；

图2是本发明另一实施例中片上系统的接口数据处理方法的流程图；

图3是本发明又一实施例中片上系统的接口数据处理方法的流程图；

图4是本发明一实施例中片上系统的接口数据处理装置的JTAG接口模块的原理框图；

图5是本发明另一实施例中片上系统的接口数据处理装置的JTAG接口模块的原理框图；

图6是本发明又一实施例中片上系统的接口数据处理装置的JTAG接口模块的原理框图；

图7是本发明一实施例中片上系统与计算机设备连接的示意图；

图8是本发明再一实施例中片上系统的接口数据处理装置的JTAG接口模块的原理框图；

图9是现有技术中片上系统与计算机设备连接的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明提供一种片上系统及其接口数据处理方法和装置，实现了MCU内核和FPGA内核的下载或调试模式的自动切换，节省了片上系统的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。

本发明的片上系统的接口数据处理方法可应用在片上系统中。如图1所示，所述片上系统的接口数据处理方法包括以下步骤S10-S30：

S10，模式切换模块11获取包含状态信息和数据信息的接口数据处理信号，根据所述状态信息确定所述接口数据处理信号对应的工作状态类型；所述工作状态类型包括下载状态。

可理解地，本实施例中，图4中所示的模式切换模块11可以通过图7中所示的预设接口41获取接口数据处理信号，并根据所述接口数据处理信号的状态信息确定与该状态信息相对应的工作状态类型，在所述工作状态类型为下载状态时，进入步骤S20，所述模式切换模块11将接口数据处理信号的数据信息发送至图4中所示的解码器12，以最终实现图7中所示的MCU内核和图7中所示的FPGA内核3的下载模式的自动切换。在所述工作状态类型为调试状态时，进入步骤S40，所述模式切换模块11将所述接口数据处理信号的数据信息发送至MCU内核2中，以供MCU内核2根据该数据信息的具体内容对所述数据信息进行不同的调试操作，以最终实现MCU内核2和FPGA内核3的调试模式的自动切换。

作为优选，所述预设接口41为JTAG接口，且所述JTAG接口包括模式选择端口、时钟端口、数据输入端口、数据输出端口和请求端口，模式选择端口（TMS，Test Mode SelectionInput）用于提供控制状态切换信号，时钟端口（TCK，Test Clock Input）用于提供时钟信号，数据输入端口（TDI，Test Data Input）用于提供数据输入信号，数据输出端口（TDO，Test Data Output）用于提供数据输出信号，请求端口用于接收所述接口数据处理信号的状态信息。

优选地，所述数据信息为通过JTAG接口的模式选择端口、时钟端口、数据输入端口和数据输出端口传输数据至模式切换模块11信息，所述数据信息包括MCU内核2的下载数据、FPGA内核3的下载数据、MCU调试数据和FPGA调试数据，其中，所述MCU内核2的下载数据为下载至MCU内核的存储器21的数据，所述FPGA内核3的下载数据为下载至FPGA内核的存储器31的数据，所述MCU调试数据为MCU调试命令的集合并发送至MCU内核2的数据，所述FPGA调试数据为FPGA调试命令的集合并发送至FPGA内核3的数据。

其中，所述状态信息是确定所述接口数据处理信号对应的工作状态类型的信息，其中，由于所述工作状态类型至少存在两种工作状态的类型，所以所述状态信息至少存在两种不同的信息与之相对应。优选地，所述状态信息为一位基本逻辑电平的信息，也即一位由两个基本逻辑“0”或“1”的信息，其中逻辑“0”代表低电平，逻辑“1”代表高电平，所述状态信息可以由“0”（低电平）变成“1”（高电平），也可以由“1”（高电平）变“0”（低电平），即高低电平可以进行跳变。所述工作状态类型包括但不限定于为下载状态、调试状态等；各所述工作状态分别与一种触发方式关联，触发方式包括但不限定于高电平触发方式、低电平触发方式、上升沿触发方式、下降沿触发方式等，在所述状态信息与所述触发方式匹配时，即表明该触发方式关联的工作状态类型与该状态信息匹配，也即，所述接口数据处理信号对应的工作状态类型即为与该触发方式关联的工作状态类型。比如，接口数据处理信号的状态信息为低电平“0”时，下载状态关联的触发方式为低电平触发方式，此时，确定所述接口数据处理信号对应的工作状态类型为下载状态。

S20，在所述工作状态类型为下载状态时，解码器12对所述数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与所述MCU内核2对应的MCU模块类型以及与所述FPGA内核3对应的FPGA模块类型。

可理解地，在所述工作状态类型为下载状态时，解码器12对接收到所述数据信息进行解码，获取所述数据信息中的帧头信息，其中所述帧头信息为数据信息中前面的自定义位长度的特殊保留字段，将所述帧头信息转换成与所述帧头信息相对应的预设位数的目标标识，根据所述目标标识确定模块类型，并将数据信息标记为与模块类型相匹配的下载数据，所述解码器12将所述模块类型和所述下载数据发送至图4中所示的下载选择器13。

S30，下载选择器13将所述下载数据写入与所述模块类型对应的MCU内核的存储器21或者FPGA内核的存储器31中。

可理解地，下载选择器13接收所述模块类型和下载数据后，首先，根据所述模块类型确定与所述模块类型匹配的传输路径，其中所述传输路径包括与MCU内核2相连接的MCU内核2传输路径和与FPGA内核3相连接的FPGA内核3传输路径，各所述传输路径与所述模块类型一一关联，即MCU模块类型与MCU内核2传输路径关联，FPGA模块类型与FPGA内核3传输路径关联，例如：在模块类型为MCU模块类型时，所述下载选择器13就确定为MCU内核2传输路径。然后，所述下载选择器13将接收的下载数据通过与所述模块类型匹配的传输路径输出至相应的MCU内核2或者FPGA内核3，例如：将MCU下载数据通过MCU内核2传输路径输出至MCU内核2。所述下载选择器13通过所述下载数据令MCU内核2或者FPGA内核3进入下载状态，MCU内核2或者FPGA内核3可以对接收到的所述下载数据进行解析之后，根据解析到的有效数据进入下载状态，因此，在该实施例中，可以仅将解析出有效数据存储至MCU内核的存储器21或者FPGA内核的存储器31中，所述有效数据指可写入存储器的数据格式的数据，例如：上述例子，MCU下载数据中包含了MCU下载指令，MCU内核2接收到MCU下载数据后，进入下载状态，继续接收MCU下载数据，并将MCU下载数据解析出有效数据存储至MCU内核的存储器21中。

本发明在根据接口数据处理信号中的状态信息识别工作状态类型之后，在所述工作状态类型为下载状态时，对所述接口数据处理信号中的数据信息进行解码，获取所述数据信息中的下载数据和模块类型，并将所述下载数据写入与所述模块类型对应的MCU内核的存储器21或者FPGA内核的存储器31中，如此，实现了MCU内核2和FPGA内核3的下载模式或调试模式的自动切换，节省了片上系统的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。

在一实施例中，所述工作状态类型还包括调试状态；如图2所示，所述步骤S10之后，也即根据所述状态信息确定所述接口数据处理信号对应的工作状态类型之后，还包括：

S40，在所述工作状态类型为调试状态时，第一调试单元14将所述数据信息输出至所述MCU内核2中，以供所述MCU内核2在解析所述数据信息为MCU调试数据之后，根据所述MCU调试数据进行调试。

优选地，所述状态信息为一位基本逻辑电平的信息，也即一位由两个基本逻辑“0”或“1”的信息，其中逻辑“0”代表低电平，逻辑“1”代表高电平，所述状态信息可以由“0”（低电平）变成“1”（高电平），也可以由“1”（高电平）变“0”（低电平），即高低电平可以进行跳变。所述工作状态类型包括但不限定于为下载状态、调试状态等；各所述工作状态分别与一种触发方式关联，触发方式包括但不限定于高电平触发方式、低电平触发方式、上升沿触发方式、下降沿触发方式等，在所述状态信息与所述触发方式匹配时，即表明该触发方式关联的工作状态类型与该状态信息匹配，也即，所述接口数据处理信号对应的工作状态类型即为与该触发方式关联的工作状态类型。比如，接口数据处理信号的状态信息为高电平“1”时，调试状态关联的触发方式为高电平触发方式，此时，确定所述接口数据处理信号对应的工作状态类型为调试状态。

可理解地，确定接收到的所述接口数据处理信号的工作状态类型为调试状态后，将所述数据信息通过图5中所示的第一调试单元14输出至MCU内核2的调试访问端口。

在一实施例中，输出至MCU内核2中的所述数据信息包括MCU调试数据和FPGA调试数据，其中， MCU内核2可以根据接收到的MCU调试数据进入调试状态， FPGA内核3可以根据FPGA调试数据进入调试状态。在本实施例中，MCU内核2将对接收到的数据信息进行解析，以判定该数据信息中包含的是MCU调试数据或FPGA调试数据，若该数据信息中包含的是MCU调试数据，则MCU内核2将直接根据解析出的该MCU调试数据进入调试状态；否则，若该数据信息中包含的是FPGA调试数据，则会将解析出的该FPGA调试数据最终输出至FPGA内核3，以使得FPGA内核3根据该FPGA调试数据进入调试状态。可理解地，FPGA调试数据可以伴随后续步骤S50中的输出指令输出至图6中所示的接收单元15，进而由图6中所示的第二调试单元16将解析之后的所述FPGA调试数据发送至所述FPGA内核3；FPGA调试数据亦可以直接由MCU内核2将FPGA调试数据发送至FPGA内核3。在该实施例中，MCU内核2仅需要根据MCU调试数据进行调试处理，FPGA调试数据将会被发送至所述FPGA内核3进行调试处理；因此，FPGA内核3仅需要根据FPGA调试数据进行调试处理，减少了FPGA内核3的处理运行时间，同时也实现了FPGA内核3调试和MCU内核2调试模式的自动切换。

在另一实施例中，步骤S10中获取包含状态信息和数据信息的接口数据处理信号之前，已经对数据信息进行预先处理，也即，将所述数据信息中的FPGA调试数据进行剔除（FPGA调试数据直接被发送至FPGA内核3中进行调试），也即，该实施例中的数据信息中仅包含MCU调试数据，因此无需对接收到的数据信息进行解析去判定该数据信息中包含的是MCU调试数据或FPGA调试数据，而是只要在确认工作状态类型为调试状态时，即可直接判定接收到数据信息中包含的仅为MCU调试数据，并根据该MCU调试数据进入调试状态。在该实施例中，MCU内核2无需对数据信息进行判定该数据信息中包含的是MCU调试数据或FPGA调试数据的过程，显然降低了MCU内核2的负载，提升了其运行速度。

在另一实施例中，如图3所示，所述在所述工作状态类型为调试状态时，所述步骤S40之后，也即所述将所述数据信息输出至所述MCU内核2中之后，还包括：

S50，接收单元15接收所述MCU内核2对所述数据信息进行解析之后反馈的输出指令，所述输出指令是在解析之后的所述数据信息为FPGA调试数据之后发出。

可理解地，所述MCU内核2对所述数据信息进行解析，若确定所述数据信息为FPGA调试数据，所述MCU内核2反馈发出输出指令，所述接收单元15接收所述输出指令。此时，若所述输出指令中包含FPGA调试数据，可以在步骤S60中将所述FPGA调试数据输出至FPGA内核3。若所述输出指令中并不包含FPGA调试数据，所述接收单元15亦可直接指示所述MCU内核2直接将所述FPGA调试数据输出至FPGA内核3。

S60，第二调试单元16将解析之后的所述FPGA调试数据发送至所述FPGA内核3中，以供所述FPGA内核3根据所述FPGA调试数据进行调试。

可理解地，在所述数据信息确定为FPGA调试数据时，第二调试单元16将解析之后的所述FPGA调试数据发送至所述FPGA内核3， FPGA内核3进入调试状态，FPGA内核3开始根据所述FPGA调试数据进行调试操作，与此同时， MCU内核2无需根据解析出的所述FPGA调试数据进行调试操作，也就节省了MCU内核2的处理运行时间。

在一实施例中，所述步骤S20中，所述对所述数据信息进行解码以获取下载数据以及模块类型，包括：

S301，所述解码器12按照预设数据包规则获取所述数据信息中的帧头信息，将所述帧头信息转换为预设位数的目标标识，根据所述目标标识确认所述模块类型，并将所述数据信息标记为与所述模块类型相匹配的下载数据。

可理解地，在所述工作状态类型为下载状态时，所述解码器12对所述接口数据处理信号的数据信息进行解码处理；首先，根据所述预设数据包规则获取所述数据信息的帧头信息，其中所述数据信息包括帧头信息，所述帧头信息为数据信息中前面的自定义位长度的特殊保留字段，并将帧头信息转换成与所述帧头信息相对应的预设位数的目标标识，其中，所述帧头信息包括MCU下载帧头信息和FPGA下载帧头信息，各所述帧头信息分别与一种预设位数的目标标识关联，所述预设位数的目标标识包括MCU标识和FPGA标识，其中，预设位数可以为1位基本逻辑电平或2位基本逻辑电平，在此不做限制，在所述数据信息的帧头信息与所述帧头信息匹配时，则将该数据信息的帧头信息转换成与该帧头信息相对应的目标标识，而所述目标标识又与一种所述模块类型关联，所述模块类型包括与所述MCU内核2对应的MCU模块类型以及与所述FPGA内核3对应的FPGA模块类型，在所述数据信息的帧头信息转换后的目标标识与所述目标标识匹配时，即表明该目标标识关联的该模块类型与该数据信息匹配，也即，所述接口数据处理信号的数据信息对应的模块类型为与该目标标识关联的模块类型，从而确定所述接口数据处理信号的数据信息的模块类型；例如：数据包规则定义数据信息由32位字符串数据组成，其中前8位字符串定义成帧头信息，并建立帧头信息与目标标识的转换关联关系，如果帧头信息为MCU下载帧头信息（00001111）时，则将其转换成MCU标识，其中MCU标识为一位低电平（0）的目标标识，而MCU标识又与MCU模块类型相关联，即如果帧头信息为MCU下载帧头信息时，则确定该数据信息的模块类型为MCU模块类型。

其次，获取下载数据，即所述下载数据包括MCU内核2的下载数据和FPGA内核3的下载数据，各所述下载数据分别与一种所述模块类型关联，根据获取的所述接口数据处理信号的数据信息的模块类型标记为与所述下载数据分别与一种所述模块类型相关联的下载数据，例如：将MCU内核2的下载数据与MCU模块类型相关联，在数据信息的模块类型为MCU模块类型时，则将该数据信息标记为MCU内核2的下载数据。最后，所述解码器12将获取的模块类型和下载数据发送至下载选择器13。如此实现了MCU内核2的下载模式和FPGA内核3的下载模式的自动切换，无需人工选择，其操作简便。

应理解，上述实施例中各步骤的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本发明实施例的实施过程构成任何限定。

本发明提供一种片上系统的接口数据处理装置，所述片上系统的接口数据处理装置与上述实施例中片上系统的接口数据处理方法对应。如图4所示，该接口数据处理方装置包括预设接口41和JTAG接口模块42，所述JTAG接口模块42包括：

模式切换模块11，所述模式切换模块11连接所述预设接口41，并用于获取包含状态信息和数据信息的接口数据处理信号，根据所述状态信息确定所述接口数据处理信号对应的工作状态类型；所述工作状态类型包括下载状态。

解码器12，用于在所述工作状态类型为下载状态时，对所述数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与所述MCU内核2对应的MCU模块类型以及与所述FPGA内核3对应的FPGA模块类型。

下载选择器13，用于将所述下载数据写入与所述模块类型对应的MCU内核的存储器21或者FPGA内核的存储器31中。

上述实施例的片上系统的接口数据处理装置，在根据接口数据处理信号中的状态信息识别工作状态类型之后，在所述工作状态类型为下载状态时，对所述接口数据处理信号中的数据信息进行解码，获取所述数据信息中的下载数据和模块类型，并将所述下载数据写入与所述模块类型对应的MCU内核的存储器21或者FPGA内核的存储器31中，如此，实现了MCU内核2和FPGA内核3的下载模式或调试模式的自动切换，节省了片上系统的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。

在一实施例中，如图5所示，所述工作状态类型还包括调试状态；所述JTAG接口模块42还包括：

第一调试单元14，用于在所述工作状态类型为调试状态时，将所述数据信息输出至所述MCU内核2中，以供所述MCU内核2在解析所述数据信息为MCU调试数据之后，根据所述MCU调试数据进行调试。

在一实施例中，如图6所示，所述JTAG接口模块42还包括：

接收单元15，用于接收所述MCU内核2对所述数据信息进行解析之后反馈的输出指令，所述输出指令是在解析之后的所述数据信息为FPGA调试数据之后发出；

第二调试单元16，用于将解析之后的所述FPGA调试数据发送至所述FPGA内核3中，以供所述FPGA内核3根据所述FPGA调试数据进行调试。

在一实施例中，所述解码器12还用于按照预设数据包规则获取所述数据信息中的帧头信息，将所述帧头信息转换为预设位数的目标标识，根据所述目标标识确认所述模块类型，并将所述数据信息标记为与所述模块类型相匹配的下载数据。

在一实施例中，如图8所示，所述模式切换模块11连接所述解码器12，同时所述模式切换模块11连接所述MCU内核2中的所述第一调试单元14，所述解码器12连接所述下载选择器13，所述下载选择器分别连接MCU内核的存储器21和FPGA内核的存储器31。

所述模式切换模块11获取接口数据处理信号，并根据所述接口数据处理信号的状态信息确定与该状态信息相对应的工作状态类型，在所述工作状态类型为下载状态时，所述模式切换模块11将接口数据处理信号的数据信息发送至所述解码器12，所述解码器12对接收到所述数据信息进行解码，所述解码器12将所述模块类型和所述下载数据发送至所述下载选择器13，所述下载选择器13根据所述模块类型确定与所述模块类型匹配的传输路径输出至相应的MCU内核2或者FPGA内核3，所述下载选择器13通过所述下载数据令MCU内核2或者FPGA内核3进入下载状态，MCU内核2或者FPGA内核3可以对接收到的所述下载数据进行解析之后，根据解析到的有效数据进入下载状态，因此，在该实施例中，可以仅将解析出有效数据存储至MCU内核的存储器21或者FPGA内核的存储器31中。在所述工作状态类型为调试状态时，所述模式切换模块11将所述接口数据处理信号的数据信息发送至MCU内核2中的所述第一调试单元14，以供MCU内核2根据该数据信息的具体内容对所述数据信息进行调试操作。

关于片上系统的接口数据处理装置的具体限定可以参见上文中对于片上系统的接口数据处理方法的限定，在此不再赘述。所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。

本发明提供了一种片上系统1，如图7所示，该片上系统1包括MCU内核2、FPGA内核3和片上系统的接口数据处理装置4。其中，该片上系统的接口数据处理装置4执行时以实现上述片上系统的接口数据处理方法，所述片上系统的接口数据处理装置4与所述MCU内核2以及所述FPGA内核3通信连接。

在本发明中，所述片上系统1是指有上述的MCU内核2、FPGA内核3和片上系统的接口数据处理装置4等集成的一个完整的单个芯片，且该片上系统1与计算机设备5通信连接。所述计算机设备5包括MCU编译器与调试器51和FPGA编译器与调试器52，所述计算机设备5可以通过MCU编译器与调试器51或FPGA编译器与调试器52向所述片上系统1发送接口数据处理信号。而所述片上系统1通过所述片上系统1的预设接口41接收所述接口数据处理信号，实现了MCU内核2和FPGA内核3的下载或调试模式的自动切换，节省了片上系统1的端口资源，其操作简便，避免了MCU内核和FPGA内核的选择错误或模式选择错误造成的片上系统的烧写错误。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种片上系统的接口数据处理装置，其特征在于，包括预设接口和JTAG接口模块，所述JTAG接口模块包括：

模式切换模块，所述模式切换模块连接所述预设接口，并用于获取包含状态信息和数据信息的接口数据处理信号，根据所述状态信息确定所述接口数据处理信号对应的工作状态类型；所述工作状态类型包括下载状态；

解码器，用于在所述工作状态类型为下载状态时，对所述数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与MCU内核对应的MCU模块类型以及与FPGA内核对应的FPGA模块类型；

下载选择器，用于将所述下载数据写入与所述模块类型对应的MCU内核的存储器或者FPGA内核的存储器中。

2.根据权利要求1所述片上系统的接口数据处理装置，其特征在于，所述预设接口为JTAG接口，且所述JTAG接口包括模式选择端口、时钟端口、数据输入端口、数据输出端口和用于接收所述状态信息的请求端口。

3.如权利要求1所述片上系统的接口数据处理装置，其特征在于，所述工作状态类型还包括调试状态；

所述JTAG接口模块还包括：

第一调试单元，用于在所述工作状态类型为调试状态时，将所述数据信息输出至所述MCU内核中，以供所述MCU内核在解析所述数据信息为MCU调试数据之后，根据所述MCU调试数据进行调试。

4.如权利要求1所述片上系统的接口数据处理装置，其特征在于，所述JTAG接口模块还包括：

接收单元，用于接收所述MCU内核对所述数据信息进行解析之后反馈的输出指令，所述输出指令是在解析之后的所述数据信息为FPGA调试数据之后发出；

第二调试单元，用于将解析之后的所述FPGA调试数据发送至所述FPGA内核中，以供所述FPGA内核根据所述FPGA调试数据进行调试。

5.如权利要求1所述片上系统的接口数据处理装置，其特征在于，所述解码器还用于按照预设数据包规则获取所述数据信息中的帧头信息，将所述帧头信息转换为预设位数的目标标识，根据所述目标标识确认所述模块类型，并将所述数据信息标记为与所述模块类型相匹配的下载数据。

6.一种片上系统的接口数据处理方法，其特征在于，包括：

模式切换模块获取包含状态信息和数据信息的接口数据处理信号，所述模式切换模块根据所述状态信息确定所述接口数据处理信号对应的工作状态类型；所述工作状态类型包括下载状态；

在所述工作状态类型为下载状态时，解码器对所述数据信息进行解码以获取下载数据以及模块类型；所述模块类型包括与MCU内核对应的MCU模块类型以及与FPGA内核对应的FPGA模块类型；

下载选择器将所述下载数据写入与所述模块类型对应的MCU内核的存储器或者FPGA内核的存储器中。

7.根据权利要求6所述片上系统的接口数据处理方法，其特征在于，所述工作状态类型还包括调试状态；

所述根据所述状态信息确定所述接口数据处理信号对应的工作状态类型之后，还包括：

在所述工作状态类型为调试状态时，第一调试单元将所述数据信息输出至所述MCU内核中，以供所述MCU内核在解析所述数据信息为MCU调试数据之后，根据所述MCU调试数据进行调试。

8.根据权利要求6所述片上系统的接口数据处理方法，其特征在于，所述在所述工作状态类型为调试状态时，将所述数据信息输出至所述MCU内核中之后，还包括：

接收单元接收所述MCU内核对所述数据信息进行解析之后反馈的输出指令，所述输出指令是在解析之后的所述数据信息为FPGA调试数据之后发出；

第二调试单元将解析之后的所述FPGA调试数据发送至所述FPGA内核中，以供所述FPGA内核根据所述FPGA调试数据进行调试。

9.根据权利要求6所述片上系统的接口数据处理方法，其特征在于，所述对所述数据信息进行解码以获取下载数据以及模块类型，包括：

所述解码器按照预设数据包规则获取所述数据信息中的帧头信息，将所述帧头信息转换为预设位数的目标标识，根据所述目标标识确认所述模块类型，并将所述数据信息标记为与所述模块类型相匹配的下载数据。

10.一种片上系统，其特征在于，包括MCU内核、FPGA内核和如权利要求1至5任一项所述的片上系统的接口数据处理装置，所述片上系统的接口数据处理装置与所述MCU内核以及所述FPGA内核通信连接。

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