JP2005309858A - 入出力制御回路 - Google Patents

Abstract

【課題】 簡単な構成で、複数のモードに対応可能にして多用途に用いることができるようにする。
【解決手段】 各ＡＳＩＣ５２は、検出信号ＳＤ、ＰＷＭ値のパラレル入力、出力を行える３２個の入出力端子ｔｍと、シリアルデータを入力、出力するデータ受信端子ＤＲ、データ送信端子ＤＸとを有し、端子「／ＯＥＬ」、「／ＯＥＨ」に入力される制御信号の状態「Ｈ／Ｌ」で定まる３つの入出力制御モードに対応可能である。端子「／ＯＥＬ」、「／ＯＥＨ」に入力される制御信号が「Ｌ」、「Ｈ」であるとき、入出力モードとなり、入出力端子ｔｍ（１）〜ｔｍ（１６）、ｔｍ（１７）〜ｔｍ（３２）が、対応するＡ／Ｄ変換器５３のパラレル出力端子、パラレル入力端子として機能し、入力ライン５７Ａ、出力ライン５７Ｂがデータ受信端子ＤＲ、データ送信端子ＤＸに接続される。
【選択図】 図５

Description

本発明は、データをシリアル及びパラレルに入出力する入出力制御回路に関する。

従来、自動ピアノ等において、鍵あるいはペダル等の操作子の動作を検出すると共に、その検出値に基づくフィードバック制御により操作子を駆動することが行われている。この種の装置では、入力される上記検出値を制御部に送ると共に、制御部からのＰＷＭ値をシリアル入力して各操作子のアクチュエータにパラレル出力するようにすると一般に都合がよいが、仮に、これを行う入出力制御回路を専用に構成したとすると、操作子数が多いこともあって、回路構成が複雑化する傾向にある。

一方、下記特許文献１に例示されるように、２つのシフトレジスタを設け、一方のシフトレジスタはシリアルデータを取り込むと共に、他方のシフトレジスタは前記一方のシフトレジスタの出力または上記シリアルデータを取り込むように構成し、これら２つのシフトレジスタの出力が、そのまま、あるいはビット反転されてパラレル出力されるようにした回路が知られている。
特開平６−２８３１３号公報

しかしながら、上記特許文献１に示されるような回路では、シリアルまたはパラレルに入力されるデータを扱う際、より多様なモードに対応する上で、改善の余地があった。

本発明は上記従来技術の問題を解決するためになされたものであり、その目的は、簡単な構成で、複数のモードに対応可能にして多用途に用いることができる入出力制御回路を提供することにある。

上記目的を達成するために本発明の請求項１の入出力制御回路は、多段構成の第１、第２の入出力バッファ（５４）と、前記第１、第２の入出力バッファの各段に対応し、個々のデータをパラレルに入出力する第１、第２の複数のパラレル入力及びパラレル出力端子（ｔｍ（１）〜ｔｍ（１６）、ｔｍ（１７）〜ｔｍ（３２））と、シリアル入力端子（ＤＲ）と、シリアル出力端子（ＤＸ）と、前記シリアル入力端子に接続され、該シリアル入力端子に供給されるシリアルデータを前記第１の入出力バッファに入力する第１のシリアル入力ライン（５７Ａ）と、前記第２の入出力バッファにシリアルデータを入力する第２のシリアル入力ライン（５７Ｃ）と、前記シリアル出力端子と前記第２のシリアル入力ラインとに選択的に接続され、前記第１の入出力バッファからシリアルデータを出力する第１のシリアル出力ライン（５７Ｂ）と、前記シリアル出力端子に接続され、シリアルデータを前記第２の入出力バッファから前記シリアル出力端子に出力する第２のシリアル出力ライン（５７Ｄ）と、モード信号を入力するモード信号入力端子（／ＯＥＬ、／ＯＥＨ）と、前記モード信号入力端子に入力されるモード信号に応じて、前記第１、第２の複数のパラレル入力及びパラレル出力端子、前記第１のシリアル出力ライン、並びに前記第２のシリアル入力ラインの、各動作の切り替えを行う動作切替手段（５６、５８）とを有することを特徴とする。

上記目的を達成するために本発明の請求項４の入出力制御回路は、多段構成の入出力バッファ（５４）と、前記入出力バッファの各段に対応し、個々のデータをパラレルに入出力する複数のパラレル入力及びパラレル出力端子（ｔｍ（１）〜ｔｍ（１６））と、前記入出力バッファにシリアルデータを入力するシリアル入力ライン（５７Ａ）と、前記入出力バッファからシリアルデータを出力するシリアル出力ライン（５７Ｂ）と、モード信号を入力するモード信号入力端子（／ＯＥＬ）と、前記モード信号入力端子に入力されるモード信号に応じて、前記複数のパラレル入力及びパラレル出力端子、前記シリアル入力ライン、並びに前記シリアル出力ラインの、各動作の切り替えを行う動作切替手段（５６、５８Ａ、５８Ｂ）とを有することを特徴とする。

ここで、上記請求項４において、例えば、次のように構成してもよい。

すなわち、上記請求項４において、前記動作切替手段による切り替えによって、第１モード信号に対応する第１モードでは、前記複数のパラレル入力及びパラレル出力ラインがそれぞれパラレル入力及びパラレル出力を行い、前記シリアル入力ラインから前記入出力バッファに入力されるシリアルデータ（ＰＷＭ値）が前記複数のパラレル出力ラインからパラレル出力されると共に、前記複数のパラレル入力ラインから前記入出力バッファに入力されるパラレルデータ（ＳＤ乃至Ａ／Ｄ値）が前記シリアル出力ラインからシリアル出力される。さらには、前記動作切替手段による切り替えによって、第２モード信号に対応する第２モードでは、前記複数のパラレル出力ラインがパラレル出力を行い、前記シリアル入力ラインから前記入出力バッファに入力されるシリアルデータが前記パラレル出力ラインからパラレル出力され、一方、第３モード信号に対応する第３モードでは、前記複数のパラレル入力ラインがパラレル入力を行い、前記複数のパラレル入力ラインから前記入出力バッファに入力されるパラレルデータが前記シリアル出力ラインからシリアル出力される。

なお、上記括弧内の符号等は例示である。

本発明によれば、簡単な構成で、複数のモードに対応可能にして多用途に用いることができる。

以下、本発明の実施の形態を図面を参照して説明する。

図１は、本発明の一実施の形態に係る入出力制御回路が適用される鍵盤装置の構成を、ある１つの鍵に着目して示した部分断面図である。本鍵盤装置３０は、自動演奏ピアノとして構成される。鍵盤装置３０は、通常のアコーステックピアノと同様、鍵３１の運動をハンマ３２に伝達するアクションメカニズム３３と、ハンマ３２により打撃される弦３４と、弦３４の振動を止めるためのダンパ３６とを備えている。以降、鍵３１の奏者側を「前方」と称する。

また、不図示のソレノイドコイルを有するキードライブユニット２０が、鍵３１ごとに設けられ、鍵３１の後端部側の下方に配置されている。また、キーセンサユニット３７が各鍵３１に対応して設けられる。キーセンサユニット３７は、各鍵３１の前部下方に配置され、対応する鍵３１のストローク中における位置を示すアナログ信号である検出信号ＳＤを出力する。

演奏データ中の発音イベントデータで規定される音高に対応するキードライブユニット２０に駆動信号が供給されると、そのプランジャが上昇し、該プランジャの頂部が対応する鍵３１の後端部裏面に当接して該鍵３１を突き上げる。これにより鍵３１が押下され、弦３４がハンマ３２により叩かれることによりピアノ音が発音されるようになっている。また、各キードライブユニット２０には、そのプランジャの移動速度を検出する速度センサ（図示せず）が設けられている。

鍵盤装置３０にはまた、ダンパ３６を駆動するためのペダルＰＤが設けられる。また、ペダルＰＤを駆動するためのペダルアクチュエータ２６と、ペダルＰＤの位置を検出する位置センサ２７とが設けられている。詳細は図示しないが、ペダルアクチュエータ２６は公知の構成のもので、ペダルＰＤに連結されたプランジャ２９と、該プランジャ２９に巻装されたソレノイドコイル２８とを有し（いずれも図２参照）、駆動信号が供給されると、上記プランジャ２９が動作してペダルＰＤが駆動されるようになっている。

鍵盤装置３０はまた、コントロールユニット４０、Ｉ／Ｏ（入出力）ユニット５０を備える。コントロールユニット４０は、Ｉ／Ｏユニット５０との間で各種信号をやりとりし、例えば、Ｉ／Ｏユニット５０に、演奏データ、同期信号等を送る。この演奏データは、例えば、ＭＩＤＩ（Musical Instrument Digital Interface）コードで構成され、鍵３１及びペダルＰＤの動作を規定する。

Ｉ／Ｏユニット５０には、上述したキーセンサユニット３７からの検出信号ＳＤが入力されるほか、位置センサ２７の検出信号Ｐｙ（ｐ）が供給され、各キードライブユニット２０の上記速度センサからも、同様に速度検出信号Ｖｙ（ｋ）が供給される。本実施の形態では、Ｉ／Ｏユニット５０は、上記演奏データと、検出信号Ｐｙ（ｐ）及び検出信号ＳＤとに基づき励磁電流として電流指示値ｕ（ｐ）、ｕ（ｋ）を生成し、それぞれペダルアクチュエータ２６、キードライブユニット２０に供給する。これら電流指示値ｕ（ｐ）、ｕ（ｋ）は、実際には、ペダルアクチュエータ２６、キードライブユニット２０のそれぞれのソレノイドコイルに流すべき平均電流の目標値に応じたデューティ比となるようにパルス幅変調を施したＰＷＭ信号である。

演奏データに基づく自動演奏においては、Ｉ／Ｏユニット５０が、上記演奏データに応じて生成される各時刻におけるペダルＰＤ及び鍵３１の各位置に対応した位置制御データと、検出信号Ｐｙ（ｐ）、及び検出信号ＳＤのデジタルデータ変換値（後述するＡ／Ｄ値）とをそれぞれ比較し、両者がそれぞれ一致するように電流指示値ｕ（ｐ）、ｕ（ｋ）を随時更新して出力することでサーボ制御を行う。これにより、演奏データに従って、ペダルＰＤ及び鍵３１が駆動されて、自動演奏がなされる。なお、本実施の形態では、鍵３１のフィードバック駆動制御に検出信号ＳＤを用いるが、これに代えて、あるいはこれに加えて、上記速度検出信号Ｖｙ（ｋ）を用いるようにしてもよい。

ところで、後述するように、奏者のピアノ演奏中に、検出信号ＳＤを収集してこれをデータ化すれば、奏者の行ったピアノ演奏をデータ保存(演奏記録)することができる。Ｉ／Ｏユニット５０の詳細は後述する。

図２は、鍵盤装置３０の制御機構の構成を示すブロック図である。

鍵盤装置３０の制御機構は、ＣＰＵ１１に、バス１５を通じて、上記キードライブユニット２０、ペダルアクチュエータ２６、位置センサ２７、キーセンサユニット３７のほか、鍵盤部ＫＢ、ＲＯＭ１２、ＲＡＭ１３、ＭＩＤＩインターフェイス（ＭＩＤＩＩ／Ｆ）１４、タイマ１６、表示部１７、外部記憶装置１８、操作部１９、音源回路２１、効果回路２２及び記憶部２５が接続されて構成される。音源回路２１には効果回路２２を介してサウンドシステム２３が接続されている。

ＣＰＵ１１は、本装置３０全体の制御を司る。ＲＯＭ１２は、ＣＰＵ１１が実行する制御プログラムやテーブルデータ等の各種データを記憶する。ＲＡＭ１３は、演奏データ、テキストデータ等の各種入力情報、各種フラグやバッファデータ及び演算結果等を一時的に記憶する。ＭＩＤＩＩ／Ｆ１４は、不図示のＭＩＤＩ機器等からの演奏データをＭＩＤＩ信号として入力する。タイマ１６は、タイマ割り込み処理における割り込み時間や各種時間を計時する。表示部１７は、例えばＬＣＤを含んで構成され、楽譜等の各種情報を表示する。外部記憶装置１８は、フレキシブルディスク等の不図示の可搬記憶媒体に対してアクセス可能に構成され、これら可搬記憶媒体に対して演奏データ等のデータを読み書きすることができる。操作部１９は、不図示の各種操作子を有し、自動演奏のスタート／ストップの指示、曲選択等の指示、各種設定等を行う。記憶部２５は、フラッシュメモリ等の不揮発メモリで構成され、演奏データ等の各種データを記憶することができる。鍵盤部ＫＢには、上記鍵３１が含まれる。

音源回路２１は、演奏データを楽音信号に変換する。効果回路２２は、音源回路２１から入力される楽音信号に各種効果を付与し、ＤＡＣ（Digital-to-Analog Converter）やアンプ、スピーカ等のサウンドシステム２３が、効果回路２２から入力される楽音信号等を音響に変換する。

なお、上記コントロールユニット４０及びＩ／Ｏユニット５０の機能は、実際には、ＣＰＵ１１、タイマ１６、ＲＯＭ１２、ＲＡＭ１３等の協働作用によって実現される。

図３は、コントロールユニット４０及びＩ／Ｏユニット５０の構成を示すブロック図である。同図では特に、後述する入出力制御モードのうち、「入出力モード」での接続状態が示されている。

Ｉ／Ｏユニット５０には、デジタルシグナルプロセッサ（以下、「ＤＳＰ」と称する）５１と、６個のＡＳＩＣ（Application Specific Integrated Circuit）５２（５２（１）〜５２（６）とが実装されている。

各ＡＳＩＣ５２はいずれも同様に構成され、検出信号ＳＤのパラレル入力、または電流指示値ｕ（ｐ）、ｕ（ｋ）のパラレル出力のための３２個の入出力端子ｔｍ（ｔｍ（１）〜ｔｍ（３２）、図４参照）を有している。以降、駆動情報である電流指示値ｕ（ｋ）を「ＰＷＭ値」とも称する。ＡＳＩＣ５２はまた、外部へシリアルデータを出力するデータ送信端子（データエクスクルーシブ）ＤＸ、外部からシリアルデータを入力するデータ受信端子（データレシーブ端子）ＤＲを有している。そして、図３に示すように、これら端子ＤＸ、端子ＤＲでＡＳＩＣ５２同士がカスケード接続されて、６つのＡＳＩＣ５２がシリアル接続されている。ＡＳＩＣ５２の詳細は後述する。

本実施の形態では、鍵３１を８８個制御することを想定し、「入出力モード」では、６個のＡＳＩＣ５２で９６チャンネル分に対応できるようになっている。すなわち、ＡＳＩＣ５２（１）〜５２（６）には、１つのＡＳＩＣ５２に対して１６鍵が低音域の鍵３１から順に割り当てられている。なお、余るチャンネルの一部はペダルＰＤ用に割り当てられ、検出信号Ｐｙ（ｐ）に基づいてペダルＰＤが駆動制御されるが、制御態様は鍵３１の場合と同様であるので、以下では鍵３１についてのみ説明し、ペダルＰＤの制御の詳細説明は省略する。

コントロールユニット４０は、記憶媒体（外部記憶装置１８等）に記憶されている、または外部からＭＩＤＩＩ／Ｆ１４を介して入力される演奏データをＤＳＰ５１に送る。ＤＳＰ５１は、シリアルクロック信号ＳＣＫ（８ＭＨｚ）及びワードシンク信号ＷＳを生成し、これらを各ＡＳＩＣ５２（１）〜５２（６）に個々に送る。図３を用いた「入出力モード」の説明は後述する。

図４は、１つのＡＳＩＣ５２の平面図にＡＳＩＣ５２が有する各端子の名称を併記した図である。

ＡＳＩＣ５２は、上記入出力端子ｔｍ、データ送信端子ＤＸ、データ受信端子ＤＲのほか、端子「／ＯＥＬ」、端子「／ＯＥＨ」、端子「ＷＳ」、端子「ＳＣＫ」等を有する。この他の端子は、説明を省略するが、電源やグランド電位を入力するための端子等である。

端子「／ＯＥＬ」は、入出力端子ｔｍ（１）〜ｔｍ（１６）が入力端子／出力端子のいずれとして機能するかを規定するための制御信号（モード信号）が入力される端子である。端子「／ＯＥＨ」は、入出力端子ｔｍ（１７）〜ｔｍ（３２）が入力端子／出力端子のいずれとして機能するかを規定するための制御信号（モード信号）が入力される端子である。端子「ＷＳ」、端子「ＳＣＫ」は、それぞれワードシンク信号ＷＳ、シリアルクロック信号ＳＣＫが入力される端子である。

図５は、１つのＡＳＩＣ５２の内部構成を示す回路図である。同図において、データ送信端子ＤＸ、データ受信端子ＤＲが便宜上各２つ示されているが、これらは別のものではなく、それぞれ単一の同一端子である。

ＡＳＩＣ５２は、同図下側の１６段のブロックＢＬ（１）〜ＢＬ（１６）を有するブロック群ＬＢＬと、同図上側の１６段のブロックＢＬ（１７）〜ＢＬ（３２）を有するブロック群ＵＢＬとを備える。１つのブロックＢＬが、１つのチャンネルに対応する。

ブロックＢＬ（１）は、入出力端子ｔｍ（３２）に、Ａ／Ｄ変換器５３（１）、シフトレジスタ（ＳＨＩＦＴ）５４（１）、ラッチ回路（ＰＷＭ）５５（１）、スイッチ回路５６（１）及び入出力端子ｔｍ（１）が直列に接続されて構成される。ブロックＢＬ（２）〜ＢＬ（１６）もブロックＢＬ（１）と同様に構成される。ブロックＢＬ（１７）は、スイッチ回路５６（１６）と入出力端子ｔｍ（１６）との接続線に接続されたＡ／Ｄ変換器５３（１７）に、シフトレジスタ５４（１７）、ラッチ回路５５（１７）、スイッチ回路５６（１７）及び入出力端子ｔｍ（１７）が直列に接続されて構成される。ブロックＢＬ（１８）〜ＢＬ（３２）もブロックＢＬ（１７）と同様に構成される。

ブロックＢＬ（２）〜ＢＬ（１５）、及びブロックＢＬ（１８）〜ＢＬ（３１）においては、隣接するブロックＢＬのシフトレジスタ５４が直列に接続されている。ブロックＢＬ（１）のシフトレジスタ５４（１）の入力側には、入力ライン５７Ａが、ブロックＢＬ（１６）のシフトレジスタ５４（１）の出力側には、出力ライン５７Ｂが、ブロックＢＬ（１７）のシフトレジスタ５４（１７）の入力側には、入力ライン５７Ｃが、ブロックＢＬ（３２）のシフトレジスタ５４（３２）の出力側には、出力ライン５７Ｄが、それぞれ接続されている。

また、入力ライン５７Ａのデータ受信端子ＤＲとの接続／非接続を切り替えるスイッチ５８Ａ、出力ライン５７Ｂのデータ送信端子ＤＸまたは端子ｃｔ１との接続を選択的に切り替えるスイッチ５８Ｂ、入力ライン５７Ｃのデータ受信端子ＤＲまたは端子ｃｔ２との接続を選択的に切り替えるスイッチ５８Ｃ、出力ライン５７Ｄのデータ送信端子ＤＸとの接続／非接続を切り替えるスイッチ５８Ｄが設けられている。端子ｃｔ１と端子ｃｔ２はライン接続されている。

さらに、端子「／ＯＥＬ」がスイッチ回路５６（１）〜５６（１６）に接続され、端子「／ＯＥＨ」がスイッチ回路５６（１７）〜５６（３２）に接続されている。端子「／ＯＥＬ」、「／ＯＥＨ」は、図示はしないが、スイッチ５８（５８Ａ、５８Ｂ、５８Ｃ、５８Ｄ）にも接続されている。Ａ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５は、それぞれ１０ｂｉｔ、１６ｂｉｔ、９ｂｉｔのデータを扱えるようになっている。

シリアルクロック信号ＳＣＫの立ち下がりのタイミングで、シフトレジスタ５４内でデータが１ｂｉｔずつシフトし、最後のｂｉｔのデータは後続のシフトレジスタ５４の先頭ｂｉｔに転送される。Ａ／Ｄ変換器５３は、検出信号ＳＤが入力される場合は、それをＡ／Ｄ変換して保持する。ワードシンク信号ＷＳの立ち下がりのタイミングで、Ａ／Ｄ変換器５３、シフトレジスタ５４がそれぞれデータを保持している場合は、それらのデータ（全ｂｉｔのデータ）がそれぞれ対応するシフトレジスタ５４、ラッチ回路５５に転送されると共に、ラッチ回路５５がデータを保持している場合は、ラッチ回路５５のデータ（全ｂｉｔのデータ）が対応するスイッチ回路５６を介して対応する入出力端子ｔｍに出力される。

ここで、ＡＳＩＣ５２は、３つの入出力制御モードに対応可能に構成されている。入出力制御モードには、各ＡＳＩＣ５２がシリアル入出力を行うと共に１６チャンネルでパラレル入力及びパラレル出力を行う「入出力モード（第１モード）」、各ＡＳＩＣ５２が３２チャンネルでパラレル出力を行う「出力専用モード（第２モード）」、及び各ＡＳＩＣ５２が３２チャンネルでパラレル入力を行う「入力専用モード（第３モード）」がある。入出力制御モードは、端子「／ＯＥＬ」及び端子「／ＯＥＨ」に入力される制御信号の状態「Ｈ（ｈｉｇｈ）」、「Ｌ（ｌｏｗ）」により定まる。

図６は、コントロールユニット４０及びＩ／Ｏユニット５０の構成を、出力専用モードでの接続状態で示すブロック図である。図７は、コントロールユニット４０及びＩ／Ｏユニット５０の構成を、入力専用モードでの接続状態で示すブロック図である。図８は、各入出力制御モードによる１つのＡＳＩＣ５２におけるデータの流れを示す模式図である。同図（ａ）、（ｃ）、（ｄ）がそれぞれ「入出力モード」、「出力専用モード」、「入力専用モード」を示す。なお、同図（ｂ）は、「入出力モード」の変形例であり、後述の上記３モードの説明後に述べる。

『入出力モード』
まず、入出力モードの動作を説明する。

端子「／ＯＥＬ」／端子「／ＯＥＨ」に入力される制御信号が「Ｌ／Ｈ」（第１モード信号）のとき「入出力モード」となり、この入出力モードでは、シリアルクロック信号ＳＣＫの立ち下がりが１６（チャンネル）×６（個）×１６（ｂｉｔ）＝１５３６回発生する毎にワードシンク信号ＷＳの立ち下がりが１回発生する。入出力モードでは、ブロックＢＬ（１）〜ＢＬ（１６）が１６個の鍵３１に対応し、ブロックＢＬ（１７）〜ＢＬ（３２）は実質的に使用されない。

端子「／ＯＥＬ」に入力される制御信号が「Ｌ」であることにより、図５に示すスイッチ回路５６（１）〜５６（１６）が入出力端子ｔｍ（１）〜ｔｍ（１６）へのデータ出力を可能とし、入出力端子ｔｍ（１）〜ｔｍ（１６）はラッチ回路５５（１）〜５５（１６）からのパラレル出力端子として機能する。このとき、入出力端子ｔｍ（１）〜ｔｍ（１６）は、キードライブユニット２０に配線接続される。一方、端子「／ＯＥＨ」に入力される制御信号が「Ｈ」であることにより、スイッチ回路５６（１７）〜５６（３２）が入出力端子ｔｍ（１７）〜ｔｍ（３２）へのデータ出力を不能とし、入出力端子ｔｍ（１７）〜ｔｍ（３２）はＡ／Ｄ変換器５３（１）〜５３（１６）へのパラレル入力端子として機能する。このとき、入出力端子ｔｍ（１７）〜ｔｍ（３２）は、キーセンサユニット３７と配線接続される。

さらに、端子「／ＯＥＬ」／端子「／ＯＥＨ」に入力される制御信号が「Ｌ」／「Ｈ」であることにより、スイッチ５８Ａ、５８Ｂが動作して、入力ライン５７Ａがデータ受信端子ＤＲに接続されると共に、出力ライン５７Ｂがデータ送信端子ＤＸに接続される。なお、入出力モードでは、入力ライン５７Ｃ及び出力ライン５７Ｄの接続状態はデータの流れに影響しない。

データの流れは次のようになる。すなわち、図３に示すように、シリアルクロック信号ＳＣＫの立ち下がりタイミングに従って、ＤＳＰ５１は、その出力端子ｄｘから、ＰＷＭ値をＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに供給すると共に、ＡＳＩＣ５２（６）のデータ送信端子ＤＸからの、アナログの検出信号ＳＤをＡ／Ｄ変換したデジタルデータ（以下、「Ａ／Ｄ値」と称する）をシリアルに受信端子ｄｒで受信する。上述のように、ＰＷＭ値は、電流指示値ｕ（ｋ）であって、演奏データとＡ／Ｄ値とに基づきＤＳＰ５１により生成される。図８（ａ）で説明すると、各ＡＳＩＣ５２におけるブロック群ＬＢＬにおいて、ＰＷＭ値がデータ受信端子ＤＲにシリアルに入力されると共に、検出信号ＳＤがパラレルに入力される。これらと並行して、ＰＷＭ値がパラレルに出力されると共に、Ａ／Ｄ値がデータ送信端子ＤＸにシリアルに出力される。このことを、時系列的に説明すると、次のようになる。

図９は、入出力モードにおけるＩ／Ｏユニット５０内のデータ処理を示すタイムチャートである。同図（ａ）〜（ｆ）の各処理は、時間ｔの進行に従って同図右方に進む。同図（ａ）はワードシンク信号ＷＳの立ち下がりタイミングを示す。同図（ｂ）はＡ／Ｄ変換器５３における処理内容、同図（ｃ）〜（ｅ）はＤＳＰ５１における処理内容、同図（ｆ）はラッチ回路５５における処理内容をそれぞれ示す。図１０は、Ｉ／Ｏユニット５０におけるデータの流れを示す模式図である。同図において、「Ａ／Ｄ」、「ＳＨＩＦＴ」、「ＰＷＭ」はそれぞれ、６個分のＡＳＩＣ５２のＡ／Ｄ変換器５３、シフトレジスタ５４、ラッチ回路５５をひとかたまりにした集合要素に相当する。

図９、図１０において、ｎ番目のワードシンク信号ＷＳの立ち下がりタイミングにＤＳＰ５１で制御演算（演奏データとＡ／Ｄ値とに基づくＰＷＭ値の生成）の対象となるデータ群を「ｎ」で示す。また、図１０において、ｎ等の下の（Ａ／Ｄ）、（ＰＷＭ）の表記はそれぞれ、そのデータ群「ｎ」がＡ／Ｄ値、ＰＷＭ値であることを示している。

図１０（ａ）に示すように、データ群「ｎ」がＤＳＰ５１で制御演算されているとき（図９（ｄ）のｎ）、それと並行して、以下の動作がシリアルクロック信号ＳＣＫに同期してなされる。まず、既に制御演算を終えてＰＷＭ値となっているデータ群「ｎ−１」が、ＤＳＰ５１の出力端子ｄｘからＡＳＩＣ５２（１）のデータ受信端子ＤＲに１ｂｉｔずつシリアルに転送される（図９（ｅ）のｎ−１）。データ受信端子ＤＲに受信されたデータ群「ｎ−１」は、シフトレジスタ５４内を１ｂｉｔずつシフトすると共に、シフトレジスタ５４に既に保持されていたＡ／Ｄ値であるデータ群「ｎ＋１」が、１ｂｉｔずつシフトしつつＡＳＩＣ５２（６）のデータ送信端子ＤＸからＤＳＰ５１の受信端子ｄｒへ１ｂｉｔずつシリアルに転送される（図９（ｃ）のｎ＋１）。

また、これらと並行して、各ＡＳＩＣ５２のＡ／Ｄ変換器５３は、対応する入出力端子ｔｍ（１７）〜ｔｍ（３２）（図５参照）からアナログの検出信号ＳＤをパラレルに受信しつつそれらをＡ／Ｄ変換し、次の（ｎ＋１番目の）ワードシンク信号ＷＳの立ち下がりまでにＡ／Ｄ値であるデータ群「ｎ＋２」を準備する（図９（ｂ）のｎ＋２）。さらに、各ＡＳＩＣ５２のラッチ回路５５は、既に保持しているＰＷＭ値であるデータ群「ｎ−２」を、次のワードシンク信号ＷＳの立ち下がりまでに、対応する入出力端子ｔｍ（１）〜ｔｍ（１６）（図５参照）からパラレルに出力する（図９（ｆ）のｎ−２）。

このようにして、次のワードシンク信号ＷＳの立ち下がりが発生するまでには、図１０（ｂ）に示すように、ＤＳＰ５１にデータ群「ｎ」、「ｎ＋１」が、Ａ／Ｄ変換器５３にデータ群「ｎ＋２」が、シフトレジスタ５４のデータ群「ｎ−１」が、それぞれ保持された状態となる。そして、ｎ＋１番目のワードシンク信号ＷＳの立ち下がりのタイミングで、図１０（ｂ）、（ｃ）に示すように、シフトレジスタ５４のデータ群「ｎ−１」が対応するラッチ回路５５に転送されると同時に、Ａ／Ｄ変換器５３のデータ群「ｎ＋２」が対応するシフトレジスタ５４に転送される。従って、ワードシンク信号ＷＳの立ち下がり毎に、キードライブユニット２０を制御する電流指示値ｕ（ｋ）（のデューティ比）が更新されることになる。

その後は、図１０（ｄ）に示すように、処理対象のデータ群が１つ新しくなるだけであり、その次のワードシンク信号ＷＳの立ち下がりまでにおける動作の態様は、図１０（ａ）で説明したのと全く同様である。

このように、入出力モードでは、シフトレジスタ５４におけるＡ／Ｄ値のシリアル／パラレル転送動作が同時にＰＷＭ値のシリアル／パラレル転送動作にもなっているので、シフトレジスタ５４がＡ／Ｄ値転送とＰＷＭ値転送の２機能を兼ねる。従って、Ａ／Ｄ値転送用とＰＷＭ値転送用とでシフトレジスタ５４を別個に設ける構成に比し、回路構成が簡単で済む。

『出力専用モード』
次に、出力専用モードの動作を説明する。

端子「／ＯＥＬ」／端子「／ＯＥＨ」に入力される制御信号が「Ｌ／Ｌ」（第２モード信号）のとき「出力専用モード」となり、この出力専用モードでは、シリアルクロック信号ＳＣＫの立ち下がりが３２（チャンネル）×６（個）×１６（ｂｉｔ）＝３９７２回発生する毎にワードシンク信号ＷＳの立ち下がりが１回発生する。出力専用モードでは、ブロックＢＬ（１）〜ＢＬ（３２）が３２チャンネル（３２個の鍵３１）に対応し、入出力端子ｔｍ（１）〜ｔｍ（３２）はいずれも出力端子として機能する。

出力専用モードは、例えば、演奏データに基づき、フィードバック制御を行うことなく自動演奏を行わせる、いわゆる再生専用の用途への適用が想定される。ＡＳＩＣ５２を出力専用モードで用いる場合は、１つのＡＳＩＣ５２で３２チャンネル分に対応するので、６個のＡＳＩＣ５２で最大１９２チャンネルまで対応することができる。従って、例えば８８個の鍵３１を駆動することに限っていえば、ＡＳＩＣ５２を３つ設ければ足りる。

端子「／ＯＥＬ」、端子「／ＯＥＨ」に入力される制御信号がいずれも「Ｌ」であることにより、スイッチ回路５６（１）〜５６（３２）が、ラッチ回路５５（１）〜５５（３２）から入出力端子ｔｍ（１）〜ｔｍ（３２）へのデータ出力を可能とし、入出力端子ｔｍ（１）〜ｔｍ（３２）はラッチ回路５５（１）〜５５（３２）からのパラレル出力端子として機能する。このとき、入出力端子ｔｍ（１）〜ｔｍ（３２）は、キードライブユニット２０に配線接続される。さらに、スイッチ５８Ａ、５８Ｂ、５８Ｃ、５８Ｄが動作して、入力ライン５７Ａがデータ受信端子ＤＲに接続され、出力ライン５７Ｄがデータ送信端子ＤＸに接続され、出力ライン５７Ｂと入力ライン５７Ｃとが接続状態となる。

データの流れは次のようになる。まず、「出力専用モード」では、ＰＷＭ値は、ＤＳＰ５１により、演奏データにのみ基づいて（Ａ／Ｄ値に基づかないで）算出される。そして、図６に示すように、ＤＳＰ５１は、その出力端子ｄｘから、ＰＷＭ値をＡＳＩＣ５２（１）のデータ受信端子ＤＲにシリアルに供給する。図８（ｃ）も参照して説明すると、ＰＷＭ値が、各ＡＳＩＣ５２におけるブロック群ＬＢＬにおいてデータ受信端子ＤＲからシリアルに入力されると共に、ブロック群ＬＢＬ、出力ライン５７Ｂ及び入力ライン５７Ｃを介してブロック群ＵＢＬにも転送される（さらには、後続のＡＳＩＣ５２のブロック群ＬＢＬ、ＵＢＬにも転送される）。これと並行して、ブロック群ＬＢＬ、ＵＢＬに既に入力されているＰＷＭ値がパラレルに出力される。Ａ／Ｄ値の入出力はなされない。

図５も参照して説明すると、ワードシンク信号ＷＳの立ち下がりのタイミングで、各シフトレジスタ５４に保持されているＰＷＭ値が対応するラッチ回路５５に転送される。そして、次のワードシンク信号ＷＳの立ち下がりまでの間に、シリアルクロック信号ＳＣＫに同期して、ＡＳＩＣ５２（１）のデータ受信端子ＤＲに受信されるＰＷＭ値が、ＡＳＩＣ５２（１）〜５２（６）のシフトレジスタ５４内を１ｂｉｔずつシフトする。これと並行して、各ＡＳＩＣ５２のラッチ回路５５（１）〜５５（３２）が、既に保持しているＰＷＭ値を、対応する入出力端子ｔｍ（１）〜ｔｍ（３２）からパラレルに出力する。

『入力専用モード』
次に、入力専用モードの動作を説明する。

端子「／ＯＥＬ」／端子「／ＯＥＨ」に入力される制御信号が「Ｈ／Ｈ」（第３モード信号）のとき「入力専用モード」となり、この入力専用モードでは、出力専用モードと同様に、シリアルクロック信号ＳＣＫの立ち下がりが３９７２回発生する毎にワードシンク信号ＷＳの立ち下がりが１回発生する。入力専用モードでは、ブロックＢＬ（１）〜ＢＬ（３２）が３２チャンネル（鍵３１の３２個分）に対応し、入出力端子ｔｍ（１）〜ｔｍ（３２）はいずれも入力端子として機能する。

入力専用モードは、例えば、奏者の鍵盤演奏をデジタルデータとして記録する記録専用の用途への適用が想定される。ＡＳＩＣ５２を入力専用モードで用いる場合は、例えば８８個の鍵３１の操作を記録することに限っていえば、ＡＳＩＣ５２を３つ設ければ足りる。

端子「／ＯＥＬ」、端子「／ＯＥＨ」に入力される制御信号がいずれも「Ｈ」であることにより、スイッチ回路５６（１）〜５６（３２）が、ラッチ回路５５（１）〜５５（３２）から入出力端子ｔｍ（１）〜ｔｍ（３２）へのデータ出力を不能とし、入出力端子ｔｍ（１）〜ｔｍ（３２）は、Ａ／Ｄ変換器５３へのパラレル入力端子として機能する。具体的には、入出力端子ｔｍ（１）〜ｔｍ（１６）が、Ａ／Ｄ変換器５３（３２）〜５３（１７）へのパラレル入力端子として機能し、入出力端子ｔｍ（１７）〜ｔｍ（３２）が、Ａ／Ｄ変換器５３（１６）〜５３（１）へのパラレル入力端子として機能する。このとき、入出力端子ｔｍ（１）〜ｔｍ（３２）は、キーセンサユニット３７と配線接続される。さらに、スイッチ５８Ａ、５８Ｂ、５８Ｃ、５８Ｄが動作して、入力ライン５７Ａがデータ受信端子ＤＲに接続され、出力ライン５７Ｄがデータ送信端子ＤＸに接続され、出力ライン５７Ｂと入力ライン５７Ｃとが接続状態となる。

データの流れは次のようになる。すなわち、図８（ｄ）も参照して説明すると、各ＡＳＩＣ５２におけるブロック群ＬＢＬ、ＵＢＬにおいて、検出信号ＳＤがパラレルに入力されるのと並行して、ブロック群ＵＢＬにおいて既に入力されてデジタルデータに変換されているＡ／Ｄ値がデータ送信端子ＤＸからシリアルに出力されると共に、ブロック群ＬＢＬにおいて既に入力されてデジタルデータに変換されているＡ／Ｄ値が、出力ライン５７Ｂ、入力ライン５７Ｃ及びブロック群ＵＢＬを介してデータ送信端子ＤＸからシリアルに出力される。図７に示すように、ＤＳＰ５１は、その受信端子ｄｒで、上記出力されたＡ／Ｄ値をシリアルに受信する。ＰＷＭ値の生成及び入出力はなされない。

図５も参照して説明すると、ワードシンク信号ＷＳの立ち下がりのタイミングで、各Ａ／Ｄ変換器５３に保持されているＡ／Ｄ値が対応するシフトレジスタ５４に転送される。そして、次のワードシンク信号ＷＳの立ち下がりまでの間に、シリアルクロック信号ＳＣＫに同期して、シフトレジスタ５４に転送されたＡ／Ｄ値が、ＡＳＩＣ５２（１）〜５２（６）のシフトレジスタ５４内を１ｂｉｔずつシフトする。これと並行して、各Ａ／Ｄ変換器５３が、対応する入出力端子ｔｍ（１）〜ｔｍ（３２）から検出信号ＳＤをパラレルに入力すると共にＡ／Ｄ変換を行う。

本実施の形態によれば、シフトレジスタ５４を、入出力制御モードに応じてデータのシリアル入出力及びパラレル入出力に用いることができるので、各モードに個別に対応するシフトレジスタ５４をそれぞれ別個に設ける場合に比し、ＡＳＩＣ５２の構成が簡単であるだけでなく、ＡＳＩＣ５２を多用途に用いることができる。しかも、ＡＳＩＣ５２におけるブロックＢＬの段数を変更するか、またはＩ／Ｏユニット５０に実装されるＡＳＩＣ５２の数を変更することで、制御可能なチャンネル数を任意に変更できることから、ＡＳＩＣ５２の汎用性が高く、鍵盤装置３０だけでなく、各種の装置への適用が容易である。従って、ＡＳＩＣ５２の数は、それが搭載される装置の種類や機種等に応じて設定すればよく、さらには、ブロックＢＬの段数の変更を組み合わせれば、より多種の装置に、ブロックＢＬの無駄を最小限に抑えて適用可能にして、コストを抑えることが容易となる。

また、入出力端子ｔｍが、入出力制御モードに応じて入力端子、出力端子のいずれかとして機能するので、入力端子、出力端子を個別に設ける構成に比し、構成を簡単にすることができる。

また、制御対象とするチャンネル数を含む制御処理の内容は、ＤＳＰ５１における制御アルゴリズムの変更等によって容易に改変可能であることからも、ＡＳＩＣ５２の汎用性が高いといえる。

なお、本実施の形態において、全入出力制御モードにおいて、スイッチ５８Ａ、５８Ｄを廃止すると共に、入力ライン５７Ａ、出力ライン５７Ｄをデータ受信端子ＤＲ、データ送信端子ＤＸに常に接続状態にしておき、入出力モードにおいてだけ、ブロック群ＵＢＬに対するデータの供給を停止するようにしてもよい。

なお、本実施の形態における入出力モードでは、ブロック群ＵＢＬが使用されないが、これとは逆に、ブロック群ＵＢＬを使用しブロック群ＬＢＬを使用しないようにしても、入出力モードが実現可能である。すなわち、端子「／ＯＥＬ」／端子「／ＯＥＨ」に入力される制御信号を「Ｈ／Ｌ」とし、図８（ｂ）に示すように、図８（ａ）でブロック群ＬＢＬが果たす機能と同様の機能をブロック群ＵＢＬが果たすようにしても、入出力モードと同じ制御が可能となる。

なお、ＡＳＩＣ５２を、１６チャンネルで入出力する入出力モードにのみ用いる場合は、各ＡＳＩＣ５２は、ブロック群ＬＢＬ、ＵＢＬのいずれか一方（入出力端子ｔｍについては３２個の入出力端子ｔｍ（１）〜ｔｍ（３２）を備えるもの）のみを備えるように構成してもよい。

なお、上述したように、ＡＳＩＣ５２の数は、記録専用、またはフィードバック制御無しの再生専用に用いる場合は、本実施の形態のようなフィードバック制御有りの構成に比し半分の数で足りる。あるいは、本実施の形態において、入力専用モード、または出力専用モードでは、ＡＳＩＣ５２の３つを用い、他の３つはデータをスルーさせるように接続関係を制御するようにしてもよい。

なお、検出信号ＳＤは鍵３１の押下位置を示す位置データであるが、フィードバック制御に用いるデータはこれに限られず、例えば、速度、加速度等の、鍵３１の変位に基づく物理量のデータであってもよい。また、ＡＳＩＣ５２を用いて処理されるデータとして例示した、検出信号ＳＤ乃至Ａ／Ｄ値、ＰＷＭ値は一例であり、他の種類の装置の他のデータについても広く処理対象にすることができる。

本発明の一実施の形態に係る入出力制御回路が適用される鍵盤装置の構成を、ある１つの鍵に着目して示した部分断面図である。 鍵盤装置の制御機構の構成を示すブロック図である。 コントロールユニット及びＩ／Ｏユニットの構成を、入出力モードでの接続状態で示すブロック図である。 １つのＡＳＩＣの平面図にＡＳＩＣが有する各端子の名称を併記した図である。 １つのＡＳＩＣの内部構成を示す回路図である。 コントロールユニット及びＩ／Ｏユニットの構成を、出力専用モードでの接続状態で示すブロック図である。 コントロールユニット及びＩ／Ｏユニットの構成を、入力専用モードでの接続状態で示すブロック図である。 各入出力制御モードによる１つのＡＳＩＣにおけるデータの流れを示す模式図である。 入出力モードにおけるＩ／Ｏユニット内のデータ処理を示すタイムチャートである。 Ｉ／Ｏユニットにおけるデータの流れを示す模式図である。

符号の説明

１１ ＣＰＵ、 ４０ コントロールユニット、 ５０ Ｉ／Ｏユニット、 ５１ ＤＳＰ、 ５２ ＡＳＩＣ、 ５３ Ａ／Ｄ変換器、 ５４（１）〜５４（１６） シフトレジスタ（第１の入出力バッファ、入出力バッファ）、 ５４（１７）〜５４（３２） シフトレジスタ（第２の入出力バッファ、入出力バッファ）、 ５５ ラッチ回路、 ５６ スイッチ回路（動作切替手段の一部）、 ５７Ａ 入力ライン（第１のシリアル入力ライン、シリアル入力ライン）、 ５７Ｂ 出力ライン（第１のシリアル出力ライン、シリアル出力ライン）、 ５７Ｃ 入力ライン（第２のシリアル入力ライン）、 ５７Ｄ 出力ライン（第２のシリアル出力ライン）、 ５８（５８Ａ、５８Ｂ、５８Ｃ、５８Ｄ） スイッチ（動作切替手段の一部）、 ｔｍ 入出力端子（パラレル入力端子及びパラレル出力端子）、 ＤＲ データ受信端子（シリアル入力端子）、 ＤＸ データ送信端子（シリアル出力端子）、 ＢＬ ブロック、 ＬＢＬ、ＵＢＬ ブロック群、 「／ＯＥＬ」 端子（モード信号入力端子）、 「／ＯＥＨ」 端子（モード信号入力端子）

Claims (4)

1. 多段構成の第１、第２の入出力バッファと、
   前記第１、第２の入出力バッファの各段に対応し、個々のデータをパラレルに入出力する第１、第２の複数のパラレル入力及びパラレル出力端子と、
   シリアル入力端子と、
   シリアル出力端子と、
   前記シリアル入力端子に接続され、該シリアル入力端子に供給されるシリアルデータを前記第１の入出力バッファに入力する第１のシリアル入力ラインと、
   前記第２の入出力バッファにシリアルデータを入力する第２のシリアル入力ラインと、
   前記シリアル出力端子と前記第２のシリアル入力ラインとに選択的に接続され、前記第１の入出力バッファからシリアルデータを出力する第１のシリアル出力ラインと、
   前記シリアル出力端子に接続され、シリアルデータを前記第２の入出力バッファから前記シリアル出力端子に出力する第２のシリアル出力ラインと、
   モード信号を入力するモード信号入力端子と、
   前記モード信号入力端子に入力されるモード信号に応じて、前記第１、第２の複数のパラレル入力及びパラレル出力端子、前記第１のシリアル出力ライン、並びに前記第２のシリアル入力ラインの、各動作の切り替えを行う動作切替手段とを有することを特徴とする入出力制御回路。
2. 前記動作切替手段による切り替えによって、第１モード信号に対応する第１モードでは、前記第１の複数のパラレル入力及びパラレル出力端子がそれぞれパラレル入力及びパラレル出力を行い、前記第１のシリアル出力ラインが前記シリアル出力端子に接続されて、前記第１のシリアル入力ラインから前記第１の入出力バッファに入力されるシリアルデータが前記第１の複数のパラレル出力端子からパラレル出力されると共に、前記第１の複数のパラレル入力端子から前記第１の入出力バッファに入力されるパラレルデータが前記第１のシリアル出力ラインから前記シリアル出力端子にシリアル出力されることを特徴とする請求項１記載の入出力制御回路。
3. 前記動作切替手段による切り替えによって、第２モード信号に対応する第２モードでは、前記第１、第２の複数のパラレル出力端子がパラレル出力を行い、前記第１のシリアル出力ラインが前記第２のシリアル入力ラインに接続されて、前記第１のシリアル入力ラインから前記第１の入出力バッファに入力されるシリアルデータと該第１の入出力バッファを介して前記第２の入出力バッファに入力されるシリアルデータとがそれぞれ前記第１、第２の複数のパラレル出力端子からパラレル出力され、一方、第３モード信号に対応する第３モードでは、前記第１、第２の複数のパラレル入力端子がパラレル入力を行い、前記第１のシリアル出力ラインが前記第２のシリアル入力ラインに接続されて、前記第１、第２の複数のパラレル入力端子からそれぞれ前記第１、第２の入出力バッファに入力されるパラレルデータが前記第２のシリアル出力ラインから前記シリアル出力端子にシリアル出力されることを特徴とする請求項２記載の入出力制御回路。
4. 多段構成の入出力バッファと、
   前記入出力バッファの各段に対応し、個々のデータをパラレルに入出力する複数のパラレル入力及びパラレル出力端子と、
   前記入出力バッファにシリアルデータを入力するシリアル入力ラインと、
   前記入出力バッファからシリアルデータを出力するシリアル出力ラインと、
   モード信号を入力するモード信号入力端子と、
   前記モード信号入力端子に入力されるモード信号に応じて、前記複数のパラレル入力及びパラレル出力端子、前記シリアル入力ライン、並びに前記シリアル出力ラインの、各動作の切り替えを行う動作切替手段とを有することを特徴とする入出力制御回路。

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