JP2005303251A - 集積回路のパッケージ方法 - Google Patents

集積回路のパッケージ方法 Download PDF

Info

Publication number
JP2005303251A
JP2005303251A JP2004238436A JP2004238436A JP2005303251A JP 2005303251 A JP2005303251 A JP 2005303251A JP 2004238436 A JP2004238436 A JP 2004238436A JP 2004238436 A JP2004238436 A JP 2004238436A JP 2005303251 A JP2005303251 A JP 2005303251A
Authority
JP
Japan
Prior art keywords
lead frame
integrated circuit
chip
wire
frame unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004238436A
Other languages
English (en)
Inventor
Shih-Hsiung Lien
世雄 連
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Optimum Care International Tech Inc
Original Assignee
Optimum Care International Tech Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Optimum Care International Tech Inc filed Critical Optimum Care International Tech Inc
Publication of JP2005303251A publication Critical patent/JP2005303251A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】集積回路のパッケージ方法を提供する。
【解決手段】ウエハ研磨、ウエハ粘着、ダイシング、ダイボンド及びワイヤボンドなどの工程を経てカットした複数のチップ１を各リードフレームユニット４１にそれぞれマウントし、各リードフレームユニットを各チップ１の対外導電デバイスとし、チップ１のワイヤボンディング箇所を選んで封止材料６を使用して連続滴下或いは塗布を実施して気密封止し、加熱して該封止材料を凝固させ、プレスカットでチップ１をリードフレームユニットともども切り離し（カット）、以上により応用に供することができる集積回路を製造し、パッケージとカットの簡易化、スピードアップ及び製造コスト削減などの効果が得られる。
【選択図】図９

Description

本発明は集積回路のパッケージ方法に関し、特にチップをリードフレームにマウントしてワイヤをはんだ接合した後で封止材滴下、過熱及びカットの方法の製造工程を行う集積回路のパッケージ方法設計に関する。
公知の集積回路構造は図１に示すように、ダイシングしたチップ１０をリードフレームユニット２０上に粘着固定し、該リードフレーム２０は配列状態の複数のピン２０１を具えて、チップ１０とピン２０１の選定面にワイヤ３０をはんだ接合できるようにし、各ピン２０１をチップ１０の対外導電デバイスとしている。該ワイヤ３０は非常に精密であるから、外力による破損を回避するために公知の製造工程ではパッケージングによってこれを気密封止する。つまり金型などの設備を用いてチップ１０とリードフレームユニット２０の周囲を覆い包み、金型に絶縁性封止材料を注入して、該チップ１０とリードフレームユニット２０の周囲に封止部４０を構成している。これにより図２に示すように、パッケージングが完了した集積回路をカットして離し、関連業者の使用に提供できるようにする。
公知のパッケージ方法ではトランスファーモールドを使用しなければならず、多種各サイズ、各タイプの金型を準備する必要があるため、集積回路のパッケージコストを下げられなくしており、またたくさんの金型は品質管理上の手間を増やしてしまう。更に、金型がチップ１０とリードフレームユニット２０の周囲を覆うとき、各ピン２０１の間の隙間は遮断されていないため、高圧で封止材料を注入すると封止材料がリードフレームユニット２０の外へ流れ出てしまうことがよくあり、パッケージ製品の不具合となる。遮断材を用いて封止材料が各ピン２０１の間からあふれるのを防ごうとしても、リードフレームユニット２０の各ピンは非常に細密であるため、実施には困難があり、工程における手間が増えるだけでなく、ピン２０１を破損し易くなる。また、公知集積回路はパッケージ後にカットする方法で集積回路を切り離す（リードフレームその他の廃棄物を排除する）ため、図２に示すように一つ一つカットしていくしかなく、大量生産効率に影響する。
本発明は集積回路のパッケージ方法設計を提供することを目的とし、チップをリードフレームユニットにマウントしてワイヤボンディングを行った後、封止材滴下、過熱及びカットの方法の製造工程を行う集積回路パッケージ方法とその構造設計により、製造プロセスの簡素化、スピードアップ、コスト削減及び集積回路品質を制御し、さらに大量生産に適するといった効果を達成することを課題とする。
上記目的のため、本発明の実施内容は、ウエハ研磨、ウエハ粘着、ダイシング、ダイボンド及びワイヤボンドといった一般の工程を通して、ダイシングした複数のチップをそれぞれリードフレームの各リードフレームユニットに組み立て固定し、各リードフレームユニットの複数のピンを各チップの対外導電デバイスとし、以上によりチップのワイヤボンディング箇所を選んで封止材料を連続滴下或いは塗布して気密封止し、加熱して該封止材料を凝固させ、プレス方式でチップとリードフレームユニットを切り離し（打ち抜き）、これによって使用に供することができる集積回路を製造する。
本発明の集積回路製造工程の方法と設計により、製造プロセスが簡易で、スピードアップでき、コストを削減でき、集積回路の品質を制御し易く大量生産に適しているといった効果が達成される。
本発明の集積回路パッケージ方法の設計は、各種電子製品に実装使用でき、特定機能を具えた集積回路パッケージ方法とその構造設計において、パッケージ製造工程の方法を図３に示す。
（Ａ）ウエハ研磨：円形にスライスしたウエハ１０にバックグラインド加工を施して、暑さを製品規格寸法に制御する。このウエハ１０バックグラインド加工については実際の必要に応じて行い、研磨を実施しなくてもよい。
（Ｂ）ウエハ粘着：図４に示すように、上述の研磨後或いは研磨の必要がないウエハ１０を、粘着物２（粘着テープなど）によって金属フレーム３に仮固定して後工程での使用に供する。
（Ｃ）ダイシング：パンチ（ダイヤモンドカッターなど）の設計を利用して該ウエハをカットし、独立ユニットを複数有して暫時金属フレーム（リング）上に粘着固定されているチップ１を形成するようにする。
（Ｄ）ダイボンド：カットしたチップ１を吸着設備でリードフレーム４の各リードフレームユニット４１上に移動し、粘着物（粘着テープや接着剤）でチップ１とリードフレームユニット４１を粘着固定する。該リードフレーム４とリードフレームユニット４１の構造は、図５に示すように、板材（銅片など）の表面に連続してプレスして複数のリードフレームユニット４１を形成し、各リードフレームユニット４１は切断分離されていない複数の配列状態のピン４１１を具え、該ピン４１１をチップ１の対外導電デバイスとする。
（Ｅ）ワイヤボンド：図６に示すように、ワイヤ５（金ワイヤなど）を機器でチップ１の電気的接点とピン４１１の内側の選定箇所との間にはんだ接合し、チップ１がピン４１１を通して外部と電気的に接続できるようにする。
（Ｆ）封止材滴下：図７に示すように、チップ１のワイヤ５で対外電気的接続を構成してある箇所を選び、溶融して液状になった封止材料６（絶縁材料）を連続して直接滴下し、ワイヤ５の電気的接続箇所を気密封止する。
（Ｇ）加熱：滴下完了した封止材料６に適温で加熱して、封止材料６を固化させて封止部６−１とし、図９及び図１０に示すように、該封止部６−１がワイヤ５の電気的接続箇所を気密封止を形成する。各リードフレームユニット４１のピン４１１の外端は露出状態を呈する。
（Ｈ）打ち抜き：図８に示すように、上述のパッケージを完成するプロセスから、更に進んでパンチプレス方式を用いて、各リードフレームユニット４１のリード４１１外端の余剰の材料を切除し、これにより構造にチップ１、リードフレームユニット４１、リード４１１、ワイヤ５と封止部６−１を具える集積回路に分離することができ、特定の電子製品への使用に供することができる。
以上の集積回路パッケージ方法設計により、本発明により構成する集積回路構造は、図９と図１０に示すように、上面に特定機能性のチップ１を設け、底部に複数の配列状ピン４１１を具えて構成するリードフレームユニット４１を設け、チップ１と各ピン４１１との間にワイヤ５を設けて電気的接続を構成し、該ワイヤ５の電気的接続の箇所に封止部６−１を具えて気密封止を構成し、各ピン４１１の外側端と底面を残して回路基板と接続する箇所として、各種電子製品にはんだ接合して使用できる集積回路とする。
本発明の上述の「封止材滴下」（Ｆ）工程方法の実施は、溶融して適当な粘度にした液状封止材料６を、直接滴下してワイヤ５の電気的接続箇所を気密封止し、適温で加熱して固化して封止部６−１を形成するため、該封止部６−１はワイヤ５の電気的接続箇所を保護する作用を具える。
この工程を実施すれば、公知の金型設備を省略できるため、製造プロセスを簡素化、スピードアップ、低コスト化でき、集積回路品質の制御が容易になり大量生産に適するなどといった効果が得られる。また、本発明は「打ち抜き」（Ｈ）工程で、パンチプレス方式で独立ユニットの集積回路を切り離し、上述のリードフレーム４の余剰材料を排除するから、パンチ金型の設計によって一度に多数個の集積回路を切り離すことができ、公知の一つずつ切断する方法を改善してより一層集積回路生産の製造を加速でき、大量生産に適している。
ここで注記するが、本発明に掲げる「封止材滴下」（Ｆ）の工程方法の実施は、「塗布」によって達成してもよい。図１１に示すように、該チップ１の一面にワイヤ５で対外電気的接続できる構成を実施した箇所（面）に、まず板材７を覆いかぶせ、該板材７はワイヤの電気的接続箇所に対応して少なくとも一つの開口部７１を設け、封止材料６を板材７の上に置いてブレード７２で封止材料６を押し動かして開口部７１に充填して、封止材料６がワイヤ５の電気的接続箇所を気密封止するようにする。続いて板材７を取り除いてから「加熱」（Ｇ）工程を実施して、同様に封止部６−１がワイヤ５の電気的接続箇所を気密封止する構造を構成でき、後続の打ち抜き（Ｈ）工程を行って独立ユニットの集積回路を作製できる。よって、この項で板材７とブレード７２を使って「塗布」の製造を行う場合も、公知のトランスファーモールドを使用する必要がなく、上述と同様に製造プロセスを簡素化、スピードアップ、低コスト化でき、集積回路品質の制御が容易になり大量生産に適するなどといった効果が得られる。
公知の集積回路の構成の断面略図である。 公知の集積回路とリードフレームの他の部位を切断分離する略図である。 本発明の集積回路パッケージ製造工程のフロー略図である。 本発明のウエハ粘着の方法の略図である。 本発明のリードフレームとリードフレームユニットの構造の略図である。 本発明のワイヤボンディングの方法の略図である。 本発明の封止材滴下の方法の略図である。 本発明の打ち抜き方法の略図である。 本発明の集積回路の構成構造の断面略図である。 本発明の集積回路構成構造の底面立体図である。 本発明の封止材料塗布の実施略図である。
符号の説明
Ａ ウエハ研磨
Ｂ ウエハ粘着
Ｃ ダイシング
Ｄ ダイボンド
Ｅ ワイヤボンド
Ｆ 封止材滴下
Ｇ 加熱
Ｈ 打ち抜き
１０ ウエハ
２０ リードフレームユニット
２０１ ピン
３０ ワイヤ
４０ 封止部
１ チップ
２ 粘着物
３ 金属フレーム
４ リードフレーム
４１ リードフレームユニット
４１１ ピン
５ ワイヤ
６ 封止材料
６１ 封止部
７ 板材
７１ 開口部
７２ ブレード

Claims (2)

  1. 集積回路のパッケージ方法は順に、ウエハ研磨、ウエハ粘着、ウエハダイシング、ダイボンド、ワイヤボンドの方法を含み、複数のチップをそれぞれリードフレームの各リードフレームユニット上に固定し、該リードフレームユニットは複数の配列状態のピンを具え、更にワイヤでチップの電気的接点とリードフレームユニットの各ピンとの間を接続して、後続のパッケージ作業に供し、
    後続パッケージ作業は、
    （ａ）該チップのワイヤで外部と電気的に接続できるように構成してある箇所を選定し、溶融して適当な粘度を有する液体封止材料を使用してそのまま滴下を行い、これにより該ワイヤの電気的接続箇所を気密封止し、
    （ｂ）続いて滴下を完了した封止材料に適温で加熱して、該封止材料を硬化させて封止部を形成し、
    （ｃ）最後にパンチプレス方式を用いて、各リードフレームユニットのリード外端の余剰の材料を切除し、これによりチップ、リードフレームユニット、複数のピン、ワイヤ及び封止部を具えた集積回路に切り離すようにして成ることを特徴とする集積回路のパッケージ方法。
  2. 該後続のパッケージ作業は、チップの一面にワイヤで外部と電気的に接続できる部位を構成を実施してあり、予め板材で覆い、該板材はワイヤの電気的接続箇所に対応して開口部を設けてあり、これに、封止材料を板材の上に置いてブレードで封止材料を押し動かして開口部に充填することにより、封止材料がワイヤの電気的接続箇所を気密封止するようにして成ることを特徴とする請求項１記載の集積回路のパッケージ方法。

JP2004238436A 2004-04-07 2004-08-18 集積回路のパッケージ方法 Pending JP2005303251A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW093109595A TWI230426B (en) 2004-04-07 2004-04-07 Packaging method of integrated circuit

Publications (1)

Publication Number Publication Date
JP2005303251A true JP2005303251A (ja) 2005-10-27

Family

ID=35061078

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004238436A Pending JP2005303251A (ja) 2004-04-07 2004-08-18 集積回路のパッケージ方法

Country Status (3)

Country Link
US (1) US7074651B2 (ja)
JP (1) JP2005303251A (ja)
TW (1) TWI230426B (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7342308B2 (en) 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US7821122B2 (en) 2005-12-22 2010-10-26 Atmel Corporation Method and system for increasing circuitry interconnection and component capacity in a multi-component package
DE102006012755B4 (de) * 2006-03-17 2012-06-21 Qimonda Ag Verfahren zur Herstellung von Halbleiterbauelementen
SG149725A1 (en) 2007-07-24 2009-02-27 Micron Technology Inc Thin semiconductor die packages and associated systems and methods
SG149724A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Semicoductor dies with recesses, associated leadframes, and associated systems and methods
WO2009039550A1 (en) * 2007-09-25 2009-04-02 Silverbrook Research Pty Ltd Method of wire bond encapsulation profiling
US7618842B2 (en) * 2007-09-25 2009-11-17 Silverbrook Research Pty Ltd Method of applying encapsulant to wire bonds
US7659141B2 (en) * 2007-09-25 2010-02-09 Silverbrook Research Pty Ltd Wire bond encapsulant application control
US7741720B2 (en) 2007-09-25 2010-06-22 Silverbrook Research Pty Ltd Electronic device with wire bonds adhered between integrated circuits dies and printed circuit boards
US7669751B2 (en) 2007-09-25 2010-03-02 Silverbrook Research Pty Ltd Method of forming low profile wire bonds between integrated circuits dies and printed circuit boards
US8604898B2 (en) 2009-04-20 2013-12-10 International Business Machines Corporation Vertical integrated circuit switches, design structure and methods of fabricating same
US8691341B2 (en) * 2011-09-30 2014-04-08 Lexmark International, Inc. Method of controlling the height of encapsulant on an inkjet printhead
CN107481944B (zh) * 2017-07-14 2019-08-20 李军 一种半导体器件混合封装方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5250843A (en) * 1991-03-27 1993-10-05 Integrated System Assemblies Corp. Multichip integrated circuit modules
JP3241251B2 (ja) * 1994-12-16 2001-12-25 キヤノン株式会社 電子放出素子の製造方法及び電子源基板の製造方法
US6342434B1 (en) * 1995-12-04 2002-01-29 Hitachi, Ltd. Methods of processing semiconductor wafer, and producing IC card, and carrier
DE69840914D1 (de) * 1997-10-14 2009-07-30 Patterning Technologies Ltd Methode zur Herstellung eines elektrischen Kondensators
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6921974B2 (en) * 2003-03-28 2005-07-26 United Test & Assembly Center Ltd. Packaged device with thermal enhancement and method of packaging

Also Published As

Publication number Publication date
TW200416906A (en) 2004-09-01
US7074651B2 (en) 2006-07-11
TWI230426B (en) 2005-04-01
US20050227414A1 (en) 2005-10-13

Similar Documents

Publication Publication Date Title
JP2003174124A (ja) 半導体装置の外部電極形成方法
US10297534B2 (en) Integrated circuit (IC) package with a solder receiving area and associated methods
JP2005303251A (ja) 集積回路のパッケージ方法
CN106711113B (zh) 具有集成散热片的半导体封装体
JP2004349728A (ja) カプセル化電子部品、特に集積回路の製造方法
US20180122728A1 (en) Semiconductor packages and methods for forming same
CN105144358B (zh) 半导体装置的制造方法
CN108321092A (zh) 电路部件的制造方法和电路部件
JP4719630B2 (ja) 転写基板の製造方法
US11390519B2 (en) Method for manufacturing a MEMS sensor
JP4257807B2 (ja) 電子部品の製造方法
JP2003068962A (ja) 半導体装置製造用のフレームおよび半導体装置の製造方法
JPH08227964A (ja) リードフレーム、半導体集積回路装置、半導体集積回路装置製造方法及び半導体集積回路装置製造装置
JP6859634B2 (ja) 中空パッケージの製造方法
JP4485210B2 (ja) 半導体デバイス、電子機器、半導体デバイスの製造方法及び電子機器の製造方法
JP4446719B2 (ja) 樹脂封止型半導体装置の製造方法
EP1630866A1 (en) Packaging method for integrated circuits
JP2009246079A (ja) 半導体パッケージおよびその製造方法
JP2011040640A (ja) 半導体装置の製造方法
JP2009141287A (ja) 半導体装置の製造方法および半導体装置
JP4471863B2 (ja) 半導体装置及びその製造方法
KR100723211B1 (ko) 집적회로 칩 패키징 방법
JP2002246531A (ja) リードフレーム及びそれを用いた樹脂封止型半導体装置の製造方法
US9252124B2 (en) Circuit module having a substrate, semiconductor chip, and molding material formed by dicing
JP2004266195A (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060621

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090119

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090629