JP2005303249A - 半導体デバイスの製造方法 - Google Patents

Abstract

【課題】 不純物が少なく、光デバイス材料や高効率太陽電池材料や熱−電気抵抗材料に好適な半導体デバイスを得る。
【解決手段】 シリコン基板１に形成した極薄酸化膜２上に分子線エピタキシャル法を用いてＩＶ族半導体５（Ｓｉ、Ｇｅ）と金属６を蒸着することで、シリコン系化合物半導体のナノメーターサイズの微結晶（ナノドット）３を超高密度に形成して、半導体デバイスを得る。シリコン系化合物半導体のドット３には不純物が少なく、光デバイス材料や高効率太陽電池材料や熱−電気抵抗材料に好適なデバイスを得ることができる。
【選択図】 図２

Description

本発明は、シリコン系化合物半導体のドットを有する半導体デバイスの製造方法に関する。

シリコン系化合物半導体は種々の材料に利用できるものとして有望視されており、中でも、β−ＦｅＳｉ_２の光デバイスへの利用が強く期待されている。このようなシリコン系化合物半導体の薄膜を形成する技術としては種々のものが報告されているが、高品質な薄膜を形成するには至っていない。また、β−ＦｅＳｉ_２をＲＤＥ法で成膜した後にアニールする方法も報告されているが、欠陥を有していて、実用化レベルには至っていない。以下、これらの点につき詳述する。

シリコン系化合物半導体は、Ｓｉ基板上のモノリシックな多機能デバイスの実現を可能とする材料であり、光デバイス材料、高効率太陽電池材料、熱−電気抵抗材料、磁性デバイス材料として有望視されている。しかし、結晶構造、相図が複雑なものが多く、結晶成長が困難であることが知られている。

このようなシリコン系化合物半導体の薄膜を形成する技術としては、Ion
Beam Synthesis（ＩＢＳ）法、Reactive Deposition Epitaxy（ＲＤＥ）法、Solid Phase Epitaxy（ＳＰＥ）法、Molecular
Beam Epitaxy（ＭＢＥ）法、Pulsed Laser Deposition（ＰＬＤ
）法等、種々のものが報告されている。しかし、どの方法を用いても、不純物の無い、高品質なシリコン系化合物半導体の薄膜を得ることは困難である。

ところで、シリコン系化合物半導体の中でも、β−ＦｅＳｉ_２は、０．８−０．８５ｅＶのバンドギャップを有し、高光吸収計数、耐熱性、耐酸化性等の優れた特性をもつことが知られている。また、β−ＦｅＳｉ_２は、歪みの導入によって間接型半導体から直接型半導体になるという報告があり、光デバイスとしての利用が強く期待されている。そして、ＩＢＳ法、ＰＬＤ法、ＭＢＥ法などでの製造が試みられている。

β−ＦｅＳｉ_２はＲＤＥ法で成膜したのち、９００℃でアニールすることで膜状のβ−ＦｅＳｉ_２が凝集して、数百ｎｍ程度のアイランド（島状部）が形成されるという報告がある。この材料を用いて室温でエレクトロルミネッセンス測定した結果、室温で発光することが報告されている（例えば、非特許文献１参照）。しかし、欠陥が多いため、発光のためには大きな電流量を必要とし、β−ＦｅＳｉ_２の光デバイスへの可能性の明示に止まっている。

一方、シリコン系半導体においてナノメーターサイズの微結晶（ナノドット）の開発研究が精力的に行われており、近年極薄Ｓｉ酸化膜を利用して、ＳｉとＧｅのナノドットを超高密度（＞１０^１２ｃｍ^−２）に形成する技術が開発された（例えば、非特許文献２，３参照）。

末益 崇（Ｔａｋａｓｈｉ Ｓｕｅｍａｓｕ）、高倉 健一郎（Ｋ ｅｎ’ｉｃｈｉｒｏ Ｔａｋａｋｕｒａ）、長谷川 文夫（Ｆｕｍｉｏ Ｈａｓｅ ｇａｗａ）、「Ｒｏｏｍ Ｔｅｍｐｅｒａｔｕｒｅ １．６μｍ Ｅｌｅｃｔｒｏｌ ｕｍｉｎｅｓｃｅｎｃｅ ｆｒｏｍ ａ Ｓｉ−ｂａｓｅｄ Ｌｉｇｈｔ Ｅｍｉｔ ｔｉｎｇ Ｄｉｏｄｅ ｗｉｔｈ β−ＦｅＳｉ２ Ａｃｔｉｖｅ Ｒｅｇｉｏｎ」 、ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス（Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）、第３９巻（２０００ ）、Ｐｔ２，Ｎｏ．１０，ｐｐ．Ｌ１０１３−Ｌ１０１５ Ａ．Ａ．Ｓｈｋｌｙａｅｖ、柴田 元司（Ｍ．Ｓｈｉｂａｔａ）、 市川 昌和（Ｍ．Ｉｃｈｉｋａｗａ）、「Ｈｉｇｈ−ｄｅｎｓｉｔｙ ｕｌｔｒａｓ ｍａｌｌ ｅｐｉｔａｘｉａｌ Ｇｅ ｉｓｌａｎｄｓ ｏｎ Ｓｉ（１１１）ｓｕ ｒｆａｃｅｓ ｗｉｔｈ ａ ＳｉＯ２ ｃｏｖｅｒａｇｅ」、フィジカル・レビュ ー（Ｐｈｙｓ．Ｒｅｖ．）Ｂ６２，（２０００）１５４０． Ａ．Ａ．Ｓｈｋｌｙａｅｖ、市川 昌和（Ｍ．Ｉｃｈｉｋａｗａ） 、「Ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ Ｓｉ ｉｓｌａｎｄｓ ｏｎ Ｓｉ（０ ０１）ｓｕｒｆａｃｅｓ」、フィジカル・レビュー（Ｐｈｙｓ．Ｒｅｖ．）Ｂ６５， （２００１）

しかしながら、光デバイス材料や高効率太陽電池材料や熱−電気抵抗材料として好適な、良質のシリコン系化合物半導体（β−ＦｅＳｉ_２など）を製造する方法は未だ確立されていない。

本発明は、光デバイス等として好適に用いることのできる半導体デバイスの製造方法を提供することを目的とするものである。

請求項１に係る発明は、図１乃至図５に例示するものであって、単結晶シリコン基板（１）に基板側酸化膜（２）を形成する工程と、Ｓｉ又はＧｅのＩＶ族半導体（５）と、Ｆｅ，Ｍｇ，Ｂａ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎ，Ｒｅ，Ｒｕ，Ｏｓ，Ｉｒの金属のうち少なくとも一つの金属（６）を前記基板側酸化膜（２）に蒸着することに基づきシリコン系化合物半導体のドット（３）を作製する工程と、を有する半導体デバイスの製造方法についてのものである。

請求項２に係る発明は、図６(a) (b) に例示するものであって、請求項１に係る発明において、前記シリコン系化合物半導体のドット（３）を埋めるようにスペーサー層（４）を形成する工程、を有することを特徴とする。

請求項３に係る発明は、請求項２に係る発明において、前記スペーサー層（４）は、Ｓｉ又はＳｉ_１−ｘＧｅ_ｘにて形成された、ことを特徴とする。

請求項４に係る発明は、請求項２又は３に記載の発明において、前記スペーサー層（４）を形成する工程（図６(a) (b) 参照）と、
該スペーサー層（４）を熱酸化してスペーサー層側酸化膜（１２）を形成する工程（同図(c) 参照）と、
前記ＩＶ族半導体（５）と前記金属（６）とを前記スペーサー層側酸化膜（１２）に蒸着することに基づきシリコン系化合物半導体のドット（１３）を作製する工程（同図(c) 参照）と、を少なくとも１回実施することを特徴とする。

請求項５に係る発明は、請求項１乃至４のいずれか１項に記載の発明において、前記基板側酸化膜（２）又は前記スペーサー層側酸化膜（１２）は、Ｓｉ、Ｇｅ或いはＳｉＧｅ混晶の層を酸素雰囲気中で熱酸化して１ｎｍ以下の厚さに形成した、ことを特徴とする。

請求項６に係る発明は、請求項５に係る発明において、前記基板側酸化膜（２）又は前記スペーサー層側酸化膜（１２）は、Ｓｉ酸化膜又はＳｉ_１−ｘＧｅ_ｘ酸化膜であることを特徴とする。

請求項７に係る発明は、請求項１乃至６のいずれか１項に記載の発明において、前記ＩＶ族半導体（５）及び前記金属（６）を蒸着するときの基板温度は、２００℃から７００℃の範囲であって、エピタキシャル成長をさせるか非エピタキシャル成長をさせるかに応じて調整する、ことを特徴とする。

請求項８に係る発明は、図２に例示するものであって、請求項１乃至７のいずれか１項に記載の発明において、ＩＶ族半導体（５）の蒸着を先に行ってＩＶ族半導体の核（５Ａ）を形成し、その後、金属（６）の蒸着を行ってシリコン系化合物半導体のドット（３）を作製する、ことを特徴とする。

請求項９に係る発明は、請求項８に記載の発明において、前記ＩＶ族半導体（５）にＳｉを用い、前記金属（６）にＦｅを用いて、前記Ｓｉ及び前記Ｆｅを反応させて鉄シリサイドのドット（３）を作製する、ことを特徴とする。

請求項１０に係る発明は、請求項９に係る発明において、Ｓｉ及びＦｅの蒸着に分子線エピタキシャル法を用いる、ことを特徴とする。

請求項１１に係る発明は、請求項９又は１０に記載の発明において、Ｓｉの蒸着だけを行うときの基板温度は２００℃から７００℃の範囲内である、ことを特徴とする。

請求項１２に係る発明は、請求項９又は１０に記載の発明において、Ｆｅの蒸着だけを行うときの基板温度は４００℃から７００℃の範囲内である、ことを特徴とする。

請求項１３に係る発明は、請求項９乃至１２のいずれか１項に記載の発明において、Ｆｅの蒸着時に前記Ｓｉ及び前記Ｆｅを反応させてβ−ＦｅＳｉ_２のドットを作製する、ことを特徴とする。

請求項１４に係る発明は、請求項１３に記載の発明において、Ｓｉの蒸着を先に行ってＳｉの核（５Ａ）を形成し、その後、Ｆｅの蒸着を行ってβ−ＦｅＳｉ_２のドット（３）を作製するときのＳｉに対するＦｅのモル比は０．２５から１０の範囲である、ことを特徴とする。

請求項１５に係る発明は、図４及び図５(b) に例示するものであって、請求項１乃至７のいずれか１項に記載の発明において、ＩＶ族半導体（５）の蒸着と金属（６）の蒸着を同時に行ってシリコン系化合物半導体のドット（３）を作製する、ことを特徴とする。

請求項１６に係る発明は、図５(a)
に例示するものであって、請求項１５に係る発明において、ＩＶ族半導体（５）の蒸着と金属（６）の蒸着を同時に行う前に、ＩＶ族半導体（５）の蒸着を行ってＩＶ族半導体（５）の核（５Ａ）を形成しておく、ことを特徴とする。

請求項１７に係る発明は、請求項１５又は１６に記載の発明において、前記ＩＶ族半導体（５）にＳｉを用い、前記金属（６）にＦｅを用いて、前記Ｓｉ及び前記Ｆｅを反応させて鉄シリサイドのドット（３）を作製する、ことを特徴とする。

請求項１８に係る発明は、請求項１７に係る発明において、Ｓｉ及びＦｅの蒸着に分子線エピタキシャル法を用いる、ことを特徴とする。

請求項１９に係る発明は、請求項１７又は１８に記載の発明において、Ｓｉの蒸着とＦｅの蒸着を同時に行う前に蒸着するＳｉの蒸着量は０．１ＢＬ（Ｂｉｌａｙｅｒ）以上３．０ＢＬ（Ｂｉｌａｙｅｒ）以下である、ことを特徴とする。

請求項２０に係る発明は、請求項１７乃至１９のいずれか１項に記載の発明において、Ｆｅの蒸着は行わずＳｉの蒸着だけを行うときの基板温度は２００℃から７００℃の範囲内である、ことを特徴とする。

請求項２１に係る発明は、請求項２０に係る発明において、Ｆｅの蒸着は行わずＳｉの蒸着だけを行うときの基板温度は４００℃から６５０℃の範囲内である、ことを特徴とする。

請求項２２に係る発明は、請求項１７乃至２１のいずれか１項に記載の発明において、Ｓｉの蒸着とＦｅの蒸着を同時に行うときの基板温度は３００℃から７００℃の範囲内である、ことを特徴とする。

請求項２３に係る発明は、請求項２２に係る発明において、Ｓｉの蒸着とＦｅの蒸着を同時に行うときの基板温度は４００℃から５５０℃の範囲内である、ことを特徴とする。

請求項２４に係る発明は、請求項１７乃至２３のいずれか１項に記載の発明において、前記Ｓｉの蒸着と前記Ｆｅの蒸着を同時に行うときに前記Ｓｉ及び前記Ｆｅを反応させてβ−ＦｅＳｉ_２のドットを作製する、ことを特徴とする。

請求項２５に係る発明は、請求項１７乃至２４のいずれか１項に記載の発明において、ＦｅとＳｉの同時蒸着の際のＦｅとＳｉの蒸着速度の比が０．５±０．２である、ことを特徴とする。

請求項２６に係る発明は、請求項２乃至２５のいずれか１項に記載の発明において、前記ドット（３，１３）を形成した後、又は前記スペーサー層（４）を形成した後に５００℃以上の温度でアニールする、ことを特徴とする。

なお、括弧内の番号などは、図面における対応する要素を示す便宜的なものであり、従って、本記述は図面上の記載に限定拘束されるものではない。

請求項１乃至４に係る発明によれば、薄膜やバルク結晶ではなくドット状にシリコン系化合物半導体を形成することができ、１つの微結晶（ナノドット）当たりの不純物を少なくすることができる。例えば、平均１０^１８個／ｃｍ^３の割合で不純物を含む場合でも、１０ナノメータースケールの微結晶の場合、１個の微結晶中には０−１個程度の不純物しか存在し得ない。また、シリコン系化合物半導体を薄膜状とした場合、その膜厚によっては、歪み（基板との格子不整合から生ずる歪み）を緩和するための不整合転位が存在してしまうが、シリコン系化合物半導体をドット状とした場合にはそのような不整合転位は存在しにくい。したがって、シリコン系化合物半導体をドット状とした場合には、不整合転位を少なくして、光デバイスや高効率太陽電池や熱−電気抵抗材料に好適な半導体デバイスを得ることができる。また、本発明によれば、ＩＶ族半導体の蒸着と金属の蒸着とを分けて（つまり、異なるタイミングで）行うこともできるが、その場合には、ＩＶ族半導体の蒸着時の基板温度と、金属の蒸着時の基板温度をそれぞれ異ならせることもでき、最適な基板温度でＩＶ族半導体及び金属を蒸着することが可能となる（つまり、ＩＶ族半導体の蒸着時の基板温度、及び金属の蒸着時の基板温度に応じてシリコン系化合物半導体の結晶構造が変化するので、それらの基板温度を調整することにより、光デバイス等に好適な結晶構造を持つシリコン系化合物半導体を製造することができる）。さらに、本発明によれば、安い材料にて安価に半導体デバイスを作製することができる。

請求項５及び６に係る発明によれば、極薄のＳｉ酸化膜等を用いることにより、従来よりも高密度のシリコン系化合物半導体ドットを得ることができる。特に、基板側酸化膜が単結晶シリコン基板に形成されたり（上記請求項１参照）、Ｓｉ又はＳｉ_１−ｘＧｅ_ｘにて形成したスペーサー層にスペーサー層側酸化膜が形成されたり（上記請求項３，４参照）している場合には、極薄酸化膜を用いることにより、基板やスペーサー層のＳｉ又はＳｉ_１−ｘＧｅ_ｘとエピタキシャル関係を持ち、歪みを保持した鉄シリサイドナノドットを形成することができる。

請求項７に係る発明によれば、基板温度を調整することによりエピタキシャル成長させるか非エピタキシャル成長させるかを選択することができる。

請求項８及び請求項１６に係る発明によれば、ＩＶ族半導体の蒸着を先に行ってＩＶ族半導体の核を形成するため、シリコン系化合物半導体のドットを高密度に形成することができる。ドットの密度は、１×１０^１２ｃｍ^−２〜１×１０^１４ｃｍ^−２の範囲が好ましい。

請求項９，１０，１７及び１８に係る発明によれば、鉄シリサイドのドットは基板との格子不整合による歪みを保持することとなるため、その歪みによって直接遷移型半導体になり、シリコン系材料の高効率な光デバイス（ＬＥＤ、赤外線センサーデバイス、太陽電池デバイス、熱電変換デバイス、レーザーなど）を実現できる可能性がある。

請求項１１乃至１４、及び請求項２０乃至２４に係る発明によれば、直接遷移化するために有利でかつ良質な微結晶であるβ−ＦｅＳｉ_２のドットを高密度に形成することができる。請求項１３及び２４に係る発明によれば、蒸着を行うときにＳｉとＦｅとを反応させてβ−ＦｅＳｉ_２のドットを作製するため、該ドットは特に良質となる。請求項２３に係る発明によれば、高品質のβ相の鉄シリサイド（つまり、β−ＦｅＳｉ_２）のナノドットを作成できる。

請求項１５，１９及び２５に係る発明によれば、高品質のβ相の鉄シリサイド（つまり、β−ＦｅＳｉ_２）のナノドットを作成できる。

請求項２６に係る発明によれば、結晶性が向上したβ−ＦｅＳｉ_２のナノドットを作成できる。

以下、図１乃至図７に沿って、本発明を実施するための最良の形態について説明する。

図１は、単結晶シリコン基板に酸化膜を形成する様子を示す模式図であり、図２は、ＩＶ族半導体を蒸着した後に金属を蒸着して半導体デバイスを作製する様子を示す模式図であり、図３は、金属を蒸着した後にＩＶ族半導体を蒸着して半導体デバイスを作製する様子を示す模式図であり、図４は、ＩＶ族半導体及び金属を同時に蒸着して半導体デバイスを作製する様子を示す模式図であり、図５は、ＩＶ族半導体を蒸着した後にＩＶ族半導体及び金属の同時蒸着を行って半導体デバイスを作製する様子を示す模式図である。図６は、多層の半導体デバイスを作製する様子を示す模式図であり、図７(a) はエピタキシャル成長時の様子を説明するための模式図であり、(b) は非エピタキシャル成長時の様子を説明するための模式図である。

本発明により製造される半導体デバイスは、図２(b) 等に示すように、単結晶シリコン基板１と、該単結晶シリコン基板１に支持されたシリコン系化合物半導体のドット３と、を少なくとも備えている。なお、図２(b)
等に示す半導体デバイスの場合、符号２で示す酸化膜（後述するように、ＩＶ族半導体５や金属６を蒸着する前に単結晶シリコン基板１の表面に形成されたもの。以下、"基板側酸化膜"とする）が単結晶シリコン基板１の全面にほぼ均一な膜厚で配置されていて、ドット３はこの基板側酸化膜２の表面に形成された状態となっているが、
・ 基板側酸化膜２が均一膜厚でなくても、
・ 例えば、基板側酸化膜２にボイド（図７(a) の符号１０参照）が形成されていても、
・ 一旦形成された基板側酸化膜２が、ＩＶ族半導体５の蒸着等によって消失されてしまっていても（つまり、ドット３が、基板側酸化膜２の表面に形成されるのではなく、単結晶シリコン基板１の表面に形成された状態であっても）、
いずれでも良い。この基板側酸化膜２は、
・ 単結晶シリコン基板１に直接形成しても、
・ Ｓｉ又はＳｉ_１−ｘＧｅ_ｘからなる膜を単結晶シリコン基板１に形成し、該膜を酸化することにより形成しても、
いずれでも良い。さらに、前記シリコン系化合物半導体のドット３を覆うようにスペーサー層（図６(b) の符号４参照）を配置し、該スペーサー層４にスペーサー層側酸化膜（図６(c) の符号１２参照）を形成し、該スペーサー層側酸化膜１２にシリコン系化合物半導体のドット（同図の符号１３参照）を形成しても良い。なお、図６(d)
に示すように、スペーサー層側酸化膜１２，２２，３２，…とスペーサー層１４，２４，…とドット１３，２３，…とを順番に積層させるようにしても良い。本発明によれば、薄膜やバルク結晶ではなくドット状にシリコン系化合物半導体を形成することができ、１つの微結晶（ナノドット）当たりの不純物を少なくすることができる。例えば、平均１０^１８個／ｃｍ^３の割合で不純物を含む場合でも、１０ナノメータースケールの微結晶の場合、１個の微結晶中には０−１個程度の不純物しか存在し得ない。また、シリコン系化合物半導体を薄膜状とした場合、その膜厚によっては、歪み（基板との格子不整合から生ずる歪み）を緩和するための不整合転位が存在してしまうが、シリコン系化合物半導体をドット状とした場合にはそのような不整合転位は存在しにくい。したがって、本発明のようにシリコン系化合物半導体をドット状とした場合には、不整合転位を少なくして、光デバイスや高効率太陽電池や熱−電気抵抗材料に好適な半導体デバイスを得ることができる。また、本発明によれば、ＩＶ族半導体５の蒸着と金属６の蒸着とを分けて（つまり、異なるタイミングで）行うこともできるが、その場合には、ＩＶ族半導体５の蒸着時の基板温度と、金属６の蒸着時の基板温度をそれぞれ異ならせることもでき、最適な基板温度でＩＶ族半導体５及び金属６を蒸着することが可能となる（つまり、ＩＶ族半導体の蒸着時の基板温度、及び金属の蒸着時の基板温度に応じてシリコン系化合物半導体の結晶構造が変化するので、それらの基板温度を調整することにより、光デバイス等に好適な結晶構造を持つシリコン系化合物半導体を製造することができる）。さらに本発明によれば、安い材料にて安価に半導体デバイスを作製することができる。

次に、本発明に係る半導体デバイスの製造方法について説明する。

本発明に係る半導体デバイスの製造方法は、
・ 単結晶シリコン基板１に基板側酸化膜２を形成する工程と（図１(a) (b) 参照）、
・ ＩＶ族半導体５及び金属６を該基板側酸化膜２に蒸着することに基づきシリコン系化合物半導体のドット３を形成する工程と（図２乃至図５参照）、
を備えている。なお、本発明に係る半導体デバイスの製造方法は、図６(a) (b) に示すように、
・ 前記シリコン系化合物半導体のドット３を埋めるようにスペーサー層４を形成する工程、
を有していても良い。また、本発明に係る半導体デバイスの製造方法は、
・ 上述のようにスペーサー層４を形成する工程（図６(a) (b) 参照）と
・ 該スペーサー層４の少なくとも表面を熱酸化してスペーサー層側酸化膜１２を形成する工程と（図６(c) 参照）、
・ ＩＶ族半導体５及び金属６を該スペーサー層側酸化膜１２に蒸着することに基づきシリコン系化合物半導体のドット１３を形成する工程と（図６(c) 参照）、
を少なくとも１回実施しても良い。この場合のスペーサー層４は、Ｓｉ、Ｇｅ、或いはＳｉＧｅ混晶（例えば、Ｓｉ又はＳｉ_１−ｘＧｅ_ｘ）にて形成すると良く、蒸着によって形成すると良い。スペーサー層を形成する工程、スペーサー層側酸化膜を形成する工程、及びドットを形成する工程を順次実施し、ドット２３，…、スペーサー層１４，…、スペーサー層側酸化膜２２，…を順番に形成していって、多層構成にすると良い。その多層構成の半導体デバイスによりエレクトロルミネッセンス（ＥＬ）デバイスを作製しても良い。

前記基板側酸化膜２又は前記スペーサー層側酸化膜１２は、Ｓｉ、Ｇｅ或いはＳｉＧｅ混晶の層を酸素雰囲気中で熱酸化して形成すると良く、その膜厚は１ｎｍ以下（かつ、好ましくは０．３ｎｍ以上）にすると良い。前記基板側酸化膜２又は前記スペーサー層側酸化膜１２は、Ｓｉ酸化膜又はＳｉ_１−ｘＧｅ_ｘ酸化膜にすると良い。このような極薄の基板側酸化膜２を用いた場合、基板温度を調整することによりエピタキシャル成長させることができる（詳細は後述する）。また、このような極薄の基板側酸化膜２を用いた場合、従来よりも高密度のシリコン系化合物半導体ドット３を得ることができる。特に、基板側酸化膜２が単結晶シリコン基板１に形成されたり、Ｓｉ又はＳｉ_１−ｘＧｅ_ｘにて形成したスペーサー層４，…にスペーサー層側酸化膜１２，…が形成されたりしている場合には、極薄酸化膜を用いることにより、基板１やスペーサー層４，…のＳｉ又はＳｉ_１−ｘＧｅ_ｘとエピタキシャル関係を持ち、歪みを保持した鉄シリサイドナノドットを形成することができる。

ところで、ＩＶ族半導体５としてはＳｉ又はＧｅを用いると良く、金属６（以下、必要に応じて"蒸着金属"という表現を使用する）としてはＦｅ，Ｍｇ，Ｂａ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎ，Ｒｅ，Ｒｕ，Ｏｓ，Ｉｒの金属のうち少なくとも一つを用いると良い。これらの材料を蒸着することにより、
・ シリサイド半導体（ＦｅＳｉ_２，Ｍｇ_２Ｓｉ，ＢａＳｉ_２，ＣｒＳｉ_２，ＭｏＳｉ_２，ＷＳｉ_２，ＭｎＳｉ_１．７，ＲｅＳｉ_１．７５，Ｒｕ_２Ｓｉ_３，ＯｓＳｉ，Ｏｓ_２Ｓｉ_３，ＯｓＳｉ_２，Ｉｒ_３Ｓｉ_５）
・ ゲルマナイド半導体（ＦｅＧｅ_２，Ｍｇ_２Ｇｅ，ＢａＧｅ_２，Ｃｒ_１１Ｇｅ_１９，ＭｏＧｅ_２，ＷＧｅ_２，ＲｅＧｅ_１．７５，Ｒｕ_２Ｇｅ_３，Ｏｓ_２Ｇｅ_３，ＯｓＧｅ_２）
・ シリサイド・ゲルマナイド半導体（ＦｅＧｅ_ｘＳｉ_２−ｘ，Ｍｇ_２Ｇｅ_ｘＳｉ_１−ｘ，ＢａＧｅ_ｘＳｉ_２−ｘ，ＭｏＧｅ_ｘＳｉ_２−ｘ，ＷＧｅ_ｘＳｉ_２−ｘ，ＭｎＧｅ_ｘＳｉ_{１．７−ｘ}，ＲｅＧｅ_ｘＳｉ_{１．７５−ｘ}，Ｒｕ_２Ｇｅ_ｘＳｉ_３−ｘ，ＯｓＧｅ_ｘＳｉ_１−ｘ，Ｏｓ_２Ｇｅ_ｘＳｉ_３−ｘ，ＯｓＧｅ_ｘＳｉ_２−ｘ，Ｉｒ_３Ｇｅ_ｘＳｉ_５−ｘ)
等のドット３，１３，…を形成することができる。

例えば、β−ＦｅＳｉ_２のシリサイド半導体のドット３，…を作製するには、ＩＶ族半導体５としてＳｉを用い、金属６としてＦｅを用いると良い。β−ＦｅＳｉ_２のドットは基板との格子不整合による歪みを保持することとなるため、その歪みによって直接遷移型半導体になり、シリコン系材料の高効率な光デバイス（ＬＥＤ、赤外線センサーデバイス、太陽電池デバイス、熱電変換デバイス、レーザーなど）を実現できる可能性がある。

また、Ｓｉや金属６の蒸着には電子線蒸着装置を用い、Ｇｅの蒸着にはＫｎｕｄｓｅｎセルを用い、分子線エピタキシャル法により真空蒸着を行うことが好ましい。Ｓｉ、Ｇｅ、金属の蒸着量を調整して、ドットサイズを制御するようにすると良い。なお、スペーサー層としてＳｉ_１−ｘＧｅ_ｘ層を形成する場合は、ＳｉとＧｅを同時蒸着し、Ｇｅの蒸着には上述のようにＫｎｕｄｓｅｎセルを用いると良い。

ＩＶ族半導体５及び金属６の蒸着順序は(1) 〜(4) のいずれかにすると良い。
(1) ＩＶ族半導体５の蒸着を先に行ってＩＶ族半導体の核５Ａを形成し（図２(a)
参照）、その後、金属６の蒸着を行う場合（同図(b) 参照）
(2) 金属６の蒸着を先に行ってドットを形成し（図３(a) の符号６Ａ参照）、その後、ＩＶ族半導体５の蒸着を行う場合（同図(b)
参照）
(3) ＩＶ族半導体５の蒸着と金属６の蒸着を同時に行う場合（図４参照）
(4) ＩＶ族半導体５の蒸着を先に行ってＩＶ族半導体の核を形成し（図５(a) の符号５Ａ参照）、その後、ＩＶ族半導体５の蒸着と金属６の蒸着を同時に行う場合（図５(b)
参照）

前記(1) 及び(4) においては、ＩＶ族半導体５の蒸着を先に行ってＩＶ族半導体の核５Ａを形成するため、シリコン系化合物半導体のドットを高密度に形成することができる。ドットの密度は、１×１０^１２ｃｍ^−２〜１×１０^１４ｃｍ^−２の範囲が好ましい。

ところで、ＩＶ族半導体５及び金属６を蒸着するときの基板温度は２００℃から７００℃までの範囲にすると良い。また、その基板温度は、エピタキシャル成長（つまり、蒸着によるＳｉ、Ｇｅ、ＳｉＧｅ、シリコン系化合物半導体のドットの成長が基板と特定の結晶方位関係を持つ成長）させたいか、或いは非エピタキシャル成長（つまり、特定の結晶方位関係を持たない成長）させたいかによって調整すれば良い。ＳｉやＧｅを蒸着するときの基板温度は、エピタキシャル成長をさせたい場合は５００℃〜６００℃とし、非エピタキシャル成長をさせたい場合は３００℃程度にすると良い。基板温度を高くした場合には基板側酸化膜２にボイド（図７(a) の符号１０参照）が出来てシリコン系化合物半導体ドット３はエピタキシャル成長をし、基板温度を低くした場合にはそのようなボイドは出来ずにシリコン系化合物半導体ドット３は非エピタキシャル成長をすることとなる。なお、金属６を蒸着するときの基板温度は３００℃〜７００℃が好ましい。

ところで、ＩＶ族半導体５としてＳｉを用い、蒸着金属６としてＦｅを用いる場合には、Ｓｉ及びＦｅの反応により鉄シリサイドのドットが生成されるが、そのような場合であって、前記(1) (2) (4) において、Ｆｅの蒸着は行わずＳｉの蒸着だけを行うときの基板温度は２００℃から７００℃の範囲内とし、前記(1)
(2) においてＳｉの蒸着は行わずＦｅの蒸着だけを行うときの基板温度は４００℃から７００℃の範囲内にすると良い。特に、前記(4) において、Ｆｅの蒸着は行わずＳｉの蒸着だけを行うときの基板温度（つまり、核形成を行うときの基板温度）は４００℃から６５０℃が好ましい。このように、同時蒸着を行う前に少量のＳｉを基板温度４００℃から６５０℃で（極薄酸化膜上に）蒸着することで、エピタキシャル成長を誘発することとなり、鉄シリサイドドットに歪みを保持させることができると共に、鉄シリサイド（つまり、β−ＦｅＳｉ_２）の結晶性等の改善を図ることができる。また、前記(3)
(4) において、Ｓｉの蒸着とＦｅの蒸着を同時に行うときの基板温度は３００℃から７００℃の範囲内（好ましくは、４００℃から５５０℃の範囲内であり、さらに好ましくは、４２０℃から５２０℃の範囲内）にすると良い。基板温度をそのような範囲内とした場合には、高品質のβ相の鉄シリサイド（つまり、β−ＦｅＳｉ_２）のナノドットを作成できる（詳細は後述する）。なお、Ｓｉの蒸着とＦｅの蒸着を同時に行うときの蒸着速度の比（＝Ｆｅの蒸着速度／Ｓｉの蒸着速度）は約０．５（具体的には、０．５±０．２）が好ましい。蒸着速度の比をそのようにした場合には、高品質のβ相の鉄シリサイド（つまり、β−ＦｅＳｉ_２）のナノドットを作成できる（詳細は後述する）。さらに、前記(1)
(2) の場合のＳｉに対するＦｅのモル比は０．２５から１０の範囲にすると良く、前記(3) (4) のように同時蒸着する場合のＳｉに対するＦｅのモル比（前記(4)
の場合は、核を形成するＳｉの量を含まない）は０．２５から０．７５の範囲にすると良い。このような基板温度やモル比にした場合には、直接遷移化するために有利でかつ良質な微結晶であるβ−ＦｅＳｉ_２のドットを高密度に形成することができる。また、
・ 前記(1) に従いＳｉの蒸着を先に行って、Ｆｅの蒸着を後で行う場合には、（Ｆｅを蒸着してしまった後ではなく）Ｆｅを蒸着している最中である蒸着時にＳｉ及びＦｅを反応させてβ−ＦｅＳｉ_２のドットを作製したり、
・ 前記(3) (4) に従いＳｉの蒸着とＦｅの蒸着を同時に行う場合には、（それらを蒸着してしまった後ではなく）蒸着している最中にＳｉ及びＦｅを反応させてβ−ＦｅＳｉ_２のドットを作製したり、
すると良い。このように、蒸着を行うときにＳｉとＦｅとを反応させてβ−ＦｅＳｉ_２のドットを作製した場合、該ドットは欠陥が少なく、特に良質となる。

ところで、Ｓｉの蒸着とＦｅの蒸着を同時に行う前に、核形成のためのＳｉの蒸着を行う場合、Ｓｉ（核形成のために蒸着するときのＳｉ）の蒸着量は０．１ＢＬ（Ｂｉｌａｙｅｒ）以上３．０ＢＬ（Ｂｉｌａｙｅｒ）以下にすると良い。これにより、高品質のβ相の鉄シリサイド（つまり、β−ＦｅＳｉ_２）のナノドットを作成できる（詳細は次に述べる）。

なお、多くの相が存在する鉄シリサイドにあって、β相のシリサイド（具体的には、β−ＦｅＳｉ_２のナノドット）だけを生成する１つの方法としては、多くのＦｅを蒸着させるときに反応時間を十分に取る方法が考えられる。しかし、反応時間を長くするとドットのサイズが大きくなって、ドット密度が減少し、さらには、各ドットのサイズが均一でなくなってしまうという問題が生ずる。これに対し、上述のように、Ｓｉの蒸着とＦｅの蒸着を同時に行うときの蒸着速度の比を０．５±０．２としたり、Ｓｉの蒸着とＦｅの蒸着を同時に行うときの基板温度を４００℃から５５０℃の範囲内としたり、０．１ＢＬ（Ｂｉｌａｙｅｒ）以上３．０ＢＬ（Ｂｉｌａｙｅｒ）以下でＳｉの核を形成したような場合には、反応時間を長くしなくても、β−ＦｅＳｉ_２のみのナノドットを形成することができる。しかも、ドットのサイズを小さく、ドット密度を高く、ドットサイズを均一にできる。

なお、上述のようにシリコン系化合物半導体のドット（鉄シリサイドのドット、さらには、β−ＦｅＳｉ_２のドット）３，１３，…を形成した後、又は前記スペーサー層４，…を形成した後（或いはスペーサー層を形成する前）に５００℃以上の温度（例えば、５５０℃程度の温度）でアニールすると良い。その結果、結晶性が向上したβ−ＦｅＳｉ_２のナノドットを作成できる。アニールをするときの具体的態様を以下に列挙する。
(1) Ｓｉ（符号５参照）の蒸着を先に行ってＳｉの核５Ａを形成し（図５(a) 参照）、その後、Ｓｉ（符号５参照）とＦｅ（符号６参照）の蒸着を同時に行ってβ−ＦｅＳｉ_２のドット３を形成し（同図(b)
参照）、そのドットを形成した後にアニールを実施する態様
(2) Ｓｉ（符号５参照）の蒸着を先に行ってＳｉの核５Ａを形成し（図５(a) 参照）、その後、Ｓｉ（符号５参照）とＦｅ（符号６参照）の蒸着を同時に行ってβ−ＦｅＳｉ_２のドット３を形成し、そのドット３を覆うようにように上述したスペーサー層４を形成し（図６(b)
参照）、該スペーサー層４に酸化膜１２を形成し、ドット３の形成、スペーサー層４の形成、酸化膜１２の形成を順次実施して多層構造を形成し、多層構造を形成した時点で上記アニールを実施する態様
(3) Ｓｉ（符号５参照）の蒸着を先に行ってＳｉの核５Ａを形成し（図５(a) 参照）、その後、Ｓｉ（符号５参照）とＦｅ（符号６参照）の蒸着を同時に行ってβ−ＦｅＳｉ_２のドット３を形成し、そのドット３を覆うように上述したスペーサー層４を形成し（図６(b)
参照）、その時点で上記アニールを実施し、その後、該スペーサー層４に酸化膜１２を形成し、ドット３の形成、スペーサー層４の形成、酸化膜１２の形成を順次実施して多層構造を形成する態様

本実施例では、図６(d) に示す多層構造の半導体デバイスを作製した。

まず、図１に示すように、１０^−４Ｐａ程度の酸素圧力下でＳｉ基板１を熱酸化し、極薄Ｓｉ酸化膜（基板側酸化膜）２を得た。次に、図２に示すように、電子線蒸着装置７を用いて、超高真空下で、基板温度５００℃で、Ｓｉ（符号５参照）を蒸着して核５Ａを酸化膜上に形成し、その後、同じく電子線蒸着装置８を用いて、超高真空下で、基板温度６００℃程度で、Ｆｅ（符号６参照）を蒸着してβ−ＦｅＳｉ_２ドット３を形成した。そして、形成したβ−ＦｅＳｉ_２ドット３を埋めるようにＳｉのスペーサー層（図６(b) の符号４参照）を形成し、該スペーサー層４を熱酸化し、酸化層１２の表面には上述と同様の方法でβ−ＦｅＳｉ_２ドット１３を形成した。同様に、スペーサー層４，１４，…の形成、酸化層２３，…の形成、β−ＦｅＳｉ_２ドット２３，…の形成を順次繰り返して半導体デバイスを作製した。

なお、Ｓｉ及びＦｅの蒸着量を異ならせて、β−ＦｅＳｉ_２ドット３，…の径が異なる半導体デバイスを幾つか作製してみた。ドット径は２ｎｍから２０ｎｍの範囲とした。いずれの場合も、β−ＦｅＳｉ_２ドット３，…の面密度は１０^１２ｃｍ^−２程度と高密度であった。図８にＳｉナノドットの走査トンネル顕微鏡（ＳＴＭ）像と反射高速電子回折（ＲＨＥＥＤ）図形を、図９にβ−ＦｅＳｉ_２ナノドットのＳＴＭ像とＲＨＥＥＤ図形を示す。

本実施例では、図１０に示す構造のＥＬデバイス（半導体デバイス）を作製した。まず、Ｐ型のシリコン基板１上に基板側酸化膜２を形成し、β−ＦｅＳｉ_２ドット３，１３，…、スペーサー層４，１４，…、スペーサー層側酸化膜１２，２２，…を多層に形成し、その後、Ｎ型となるようにドーパントを入れてＳｉを蒸着しＮ型Ｓｉ薄膜４０にてキャップをした。さらに、蒸着法を用いて、透明電極４１、ＡｕＧａ電極４２、Ａｌ電極４３を図示の位置にそれぞれ形成した。本実施例によれば、良質のＥＬデバイスを得ることができた。

本実施例では、実施例１と同様の方法で、多層構造の半導体デバイスを作製した。ただし、核５Ａを形成するときのＳｉの蒸着量は０．５ＢＬ（Ｂｉｌａｙｅｒ）とし、Ｆｅ及びＳｉの同時蒸着の時の基板温度は６００℃ではなく５００℃とした。Ｆｅの蒸着量は４ＭＬ（ｍｏｎｏｌａｙｅｒ）とし、Ｓｉの蒸着量は４ＢＬ（Ｂｉｌａｙｅｒ）とした。そして、ナノドット形成後に、５５０℃でアニールを行った。ナノドットの面密度は１０^１２ｃｍ^−２であり、直径は約５ｎｍであった。図１１にβ−ＦｅＳｉ_２ナノドットの走査トンネル顕微鏡（ＳＴＭ）像と反射高速電子回折（ＲＨＥＥＤ）図形を示す。なお、実施例２と同様の方法でＥＬデバイスを作製したところ、良質のＥＬデバイスを得ることができた。

ＩＶ族半導体及び金属を蒸着してシリコン系化合物半導体ドットを形成することによって、光デバイス材料、高効率太陽電池材料、熱−電気抵抗材料、磁性デバイス材料等の用途に適用できる。

図１は、単結晶シリコン基板に基板側酸化膜を形成する様子を示す模式図で ある。 図２は、ＩＶ族半導体を蒸着した後に金属を蒸着して半導体デバイスを作製 する様子を示す模式図である。 図３は、金属を蒸着した後にＩＶ族半導体を蒸着して半導体デバイスを作製 する様子を示す模式図である。 図４は、ＩＶ族半導体及び金属を同時に蒸着して半導体デバイスを作製する 様子を示す模式図である。 図５は、ＩＶ族半導体を蒸着した後にＩＶ族半導体及び金属の同時蒸着を行 って半導体デバイスを作製する様子を示す模式図である。 図６は、多層の半導体デバイスを作製する様子を示す模式図である。 図７(a) はエピタキシャル成長時の様子を説明するための模式図であり、(b ) は非エピタキシャル成長時の様子を説明するための模式図である。 図８は、Ｓｉナノドットの走査トンネル顕微鏡（ＳＴＭ）像と反射高速電子 回折（ＲＨＥＥＤ）図形を示す写真である。 図９は、β−ＦｅＳｉ_２ナノドットのＳＴＭ像とＲＨＥＥＤ図形を示す写真 である。 図１０は、半導体デバイスの構造の一例を示す模式図である。 図１１は、β−ＦｅＳｉ_２ナノドットの走査トンネル顕微鏡（ＳＴＭ）像と 反射高速電子回折（ＲＨＥＥＤ）図形を示す写真である。

符号の説明

１ 単結晶シリコン基板
２ 基板側酸化膜
３ シリコン系化合物半導体のドット
４ スペーサー層
５ ＩＶ族半導体
５Ａ ＩＶ族半導体の核
６ 金属
１２ スペーサー層側酸化膜
１３ シリコン系化合物半導体のドット

Claims (26)

1. 単結晶シリコン基板に基板側酸化膜を形成する工程と、
   Ｓｉ又はＧｅのＩＶ族半導体と、Ｆｅ，Ｍｇ，Ｂａ，Ｃｒ，Ｍｏ，Ｗ，Ｍｎ，Ｒｅ，Ｒｕ，Ｏｓ，Ｉｒの金属のうち少なくとも一つの金属を前記基板側酸化膜に蒸着することに基づきシリコン系化合物半導体のドットを作製する工程と、
   を有する半導体デバイスの製造方法。
2. 前記シリコン系化合物半導体のドットを埋めるようにスペーサー層を形成する工程、
   を有する請求項１に記載の半導体デバイスの製造方法。
3. 前記スペーサー層は、Ｓｉ又はＳｉ_１−ｘＧｅ_ｘにて形成された、
   ことを特徴とする請求項２に記載の半導体デバイスの製造方法。
4. 前記スペーサー層を形成する工程と、
   該スペーサー層を熱酸化してスペーサー層側酸化膜を形成する工程と、
   前記ＩＶ族半導体と前記金属とを前記スペーサー層側酸化膜に蒸着することに基づきシリコン系化合物半導体のドットを作製する工程と、
   を少なくとも１回実施する、請求項２又は３に記載の半導体デバイスの製造方法。
5. 前記基板側酸化膜又は前記スペーサー層側酸化膜は、Ｓｉ、Ｇｅ或いはＳｉＧｅ混晶の層を酸素雰囲気中で熱酸化して１ｎｍ以下の厚さに形成した、
   ことを特徴とする請求項１乃至４のいずれか１項に記載の半導体デバイスの製造方法。
6. 前記基板側酸化膜又は前記スペーサー層側酸化膜は、Ｓｉ酸化膜又はＳｉ_１−ｘＧｅ_ｘ酸化膜である、
   ことを特徴とする請求項５に記載の半導体デバイスの製造方法。
7. 前記ＩＶ族半導体及び前記金属を蒸着するときの基板温度は、２００℃から７００℃の範囲であって、エピタキシャル成長をさせるか非エピタキシャル成長をさせるかに応じて調整する、
   ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体デバイスの製造方法。
8. ＩＶ族半導体の蒸着を先に行ってＩＶ族半導体の核を形成し、その後、金属の蒸着を行ってシリコン系化合物半導体のドットを作製する、
   ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体デバイスの製造方法。
9. 前記ＩＶ族半導体にＳｉを用い、前記金属にＦｅを用いて、前記Ｓｉ及び前記Ｆｅを反応させて鉄シリサイドのドットを作製する、
   ことを特徴とする請求項８に記載の半導体デバイスの製造方法。
10. Ｓｉ及びＦｅの蒸着に分子線エピタキシャル法を用いる、
    ことを特徴とする請求項９に記載の半導体デバイスの製造方法。
11. Ｓｉの蒸着だけを行うときの基板温度は２００℃から７００℃の範囲内である、
    ことを特徴とする請求項９又は１０に記載の半導体デバイスの製造方法。
12. Ｆｅの蒸着だけを行うときの基板温度は４００℃から７００℃の範囲内である、
    ことを特徴とする請求項９又は１０に記載の半導体デバイスの製造方法。
13. Ｆｅの蒸着時に前記Ｓｉ及び前記Ｆｅを反応させてβ−ＦｅＳｉ_２のドットを作製する、
    ことを特徴とする請求項９乃至１２のいずれか１項に記載の半導体デバイスの製造方法。
14. Ｓｉの蒸着を先に行ってＳｉの核を形成し、その後、Ｆｅの蒸着を行ってβ−ＦｅＳｉ_２のドットを作製するときのＳｉに対するＦｅのモル比は０．２５から１０の範囲である、
    ことを特徴とする請求項１３に記載の半導体デバイスの製造方法。
15. ＩＶ族半導体の蒸着と金属の蒸着を同時に行ってシリコン系化合物半導体のドットを作製する、
    ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体デバイスの製造方法。
16. ＩＶ族半導体の蒸着と金属の蒸着を同時に行う前に、ＩＶ族半導体の蒸着を行ってＩＶ族半導体の核を形成しておく、
    ことを特徴とする請求項１５に記載の半導体デバイスの製造方法。
17. 前記ＩＶ族半導体にＳｉを用い、前記金属にＦｅを用いて、前記Ｓｉ及び前記Ｆｅを反応させて鉄シリサイドのドットを作製する、
    ことを特徴とする請求項１５又は１６に記載の半導体デバイスの製造方法。
18. Ｓｉ及びＦｅの蒸着に分子線エピタキシャル法を用いる、
    ことを特徴とする請求項１７に記載の半導体デバイスの製造方法。
19. Ｓｉの蒸着とＦｅの蒸着を同時に行う前に蒸着するＳｉの蒸着量は０．１ＢＬ（Ｂｉｌａｙｅｒ）以上３．０ＢＬ（Ｂｉｌａｙｅｒ）以下である、
    ことを特徴とする請求項１７又は１８に記載の半導体デバイスの製造方法。
20. Ｆｅの蒸着は行わずＳｉの蒸着だけを行うときの基板温度は２００℃から７００℃の範囲内である、
    ことを特徴とする請求項１７乃至１９のいずれか１項に記載の半導体デバイスの製造方法。
21. Ｆｅの蒸着は行わずＳｉの蒸着だけを行うときの基板温度は４００℃から６５０℃の範囲内である、
    ことを特徴とする請求項２０に記載の半導体デバイスの製造方法。
22. Ｓｉの蒸着とＦｅの蒸着を同時に行うときの基板温度は３００℃から７００℃の範囲内である、
    ことを特徴とする請求項１７乃至２１のいずれか１項に記載の半導体デバイスの製造方法。
23. Ｓｉの蒸着とＦｅの蒸着を同時に行うときの基板温度は４００℃から５５０℃の範囲内である、
    ことを特徴とする請求項２２に記載の半導体デバイスの製造方法。
24. 前記Ｓｉの蒸着と前記Ｆｅの蒸着を同時に行うときに前記Ｓｉ及び前記Ｆｅを反応させてβ−ＦｅＳｉ_２のドットを作製する、
    ことを特徴とする請求項１７乃至２３のいずれか１項に記載の半導体デバイスの製造方法。
25. ＦｅとＳｉの同時蒸着の際のＦｅとＳｉの蒸着速度の比が０．５±０．２である、
    ことを特徴とする請求項１７乃至２４のいずれか１項に記載の半導体デバイスの製造方法。
26. 前記ドットを形成した後、又は前記スペーサー層を形成した後に５００℃以上の温度でアニールする、
    ことを特徴とする請求項２乃至２５のいずれか１項に記載の半導体デバイスの製造方法。