JP2005300771A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】行列をなして配置された各セルに接続するスルーホールが、フォトリソグラフィとエッチングにより形成される半導体装置の製造方法であって、各セルからなるマットの外周セル領域と内部セル領域におけるスルーホール径の寸法バラツキを低減することのできる半導体装置の製造方法を提供する。
【解決手段】フォトリソグラフィに用いられるフォトマスクＭ１０の各スルーホール１ａ，１ｂ，１ｃに対応したマスク寸法について、各セル１０ｍｎからなるマットを、外周セル領域と内部セル領域に分割し、外周セル領域にあるスルーホール１ｂ，１ｃに対応したマスク寸法を、内部セル領域にあるスルーホール１ａに対応したマスク寸法より大きく設定する。
【選択図】 図２

Description

本発明は、半導体基板に行列をなして配置された各セル上の絶縁膜に、スルーホールを形成する半導体装置の製造方法に関する。

ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only Memory）やフラッシュメモリに代表される不揮発性半導体記憶装置は、半導体基板に行列をなして配置されたメモリセルを有している。このような不揮発性半導体記憶装置の製造方法が、例えば、特開２００２−７６１４８号公報（特許文献１）に開示されている。

同じ構造を持つメモリセルが行列をなして配置される不揮発性半導体記憶装置の製造においては、各メモリセルで構成されるメモリマットの内部では均一なパターン加工が可能であるが、メモリマットの外周では、パターン密度の疎密差が大きいため、寸法バラツキが大きくなる。特許文献１に開示された不揮発性半導体記憶装置においては、メモリセルアレイ（メモリマット）の端部における素子分離領域幅と浮遊ゲート電極間隔を、内部におけるそれよりも大きくすることで、メモリセルアレイの端部での寸法バラツキに起因する不良を抑制している。
特開２００２−７６１４８号公報

不揮発性半導体記憶装置は、近年、大容量化の要請にこたえるため益々微細化される傾向にあり、最先端のトランジスタ微細加工ルールが適用されつつある。このように微細化が進んでくると、前記メモリマットの外周（メモリセルアレイの端部）における寸法バラツキの影響が顕著になる。特に、各メモリセル上の絶縁膜に形成されるコンタクトやトンネル窓形成のためのスルーホールに寸法バラツキが発生すると、コンタクトでの接続不良や、トンネル窓を介した書込み特性や繰返書換寿命に不具合が発生する。

図４は、近年の微細加工ルールを適用した不揮発性半導体記憶装置のメモリマットの代表例で、メモリマット９０の端部を拡大して示した模式図である。図４のメモリマット９０では、同じ構造を持つセル９０ｍｎが半導体基板に行列［ｍ，ｎ］をなして配置されている。

図４に示すメモリマット９０は、外周の寸法バラツキによる不具合を避けるために、図の点で塗りつぶした外周の２つの行と２つの列にあるメモリセルを、ダミーセルとしている。メモリマット９０の内部にある本セルは、図中の斜線付き四角で模式的に示すスルーホール９ａのように、配線がなされてメモリとして機能しているが、外周にあるダミーセルは、図中の白抜き四角で模式的に示すスルーホール９ｂのように、配線がされずにメモリとして機能していない。このようにダミーセルを配置することで、本セルにおけるスルーホール９ａの加工寸法の均一性が保証され、寸法バラツキによる不具合を避けることができる。一方、ダミーセルはメモリとして利用されていない無効領域であるにもかかわらず、メモリマット９０の占有面積増大要因となっている。

そこで本発明の目的は、行列をなして配置された各セルに接続するスルーホールが、フォトリソグラフィとエッチングにより形成される半導体装置の製造方法であって、各セルからなるマットの外周セル領域と内部セル領域におけるスルーホール径の寸法バラツキを低減することのできる半導体装置の製造方法を提供することにある。これによって、ダミーセルを配置する必要がなくなり、当該半導体装置の占有面積を低減することができる。

請求項１に記載の発明は、同じ構造を持つセルが、半導体基板に行列をなして配置され、前記各セルに接続するスルーホールが、フォトリソグラフィとエッチングにより形成される半導体装置の製造方法であって、前記フォトリソグラフィに用いられるフォトマスクの前記各スルーホールに対応したマスク寸法について、前記各セルからなるマットを、外周セル領域と内部セル領域に分割し、前記外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法より大きく設定することを特徴としている。

行列をなして配置された各セルに接続するスルーホールを、マスク寸法を同じにして形成した場合、上記外周セル領域にあるスルーホール径は、内部セル領域にあるスルーホール径に較べて小さくなる傾向がある。従って、外周セル領域にあるスルーホールに対応したマスク寸法を、上記のように内部セル領域にあるスルーホールに対応したマスク寸法より適宜大きく設定することで、エッチング後のスルーホール径を、外周セル領域にあるスルーホールと内部セル領域にあるスルーホールとで、等しくすることができる。従って、マットにある各スルーホール径の寸法バラツキを低減することができ、それと同時に、当該半導体装置のスルーホール径の寸法バラツキによる不具合を低減することができる。また、当該半導体装置においては、マットの外周にダミーセルを配置する必要がなくなり、当該半導体装置の占有面積を低減することができる。尚、上記製造方法は、従来の製造方法に較べて各スルーホールに対応したマスク寸法を変更するだけであり、当該半導体装置の製造コストが増大することもない。

請求項２に記載の発明は、前記マットにおけるセルの行の数と列の数が、それぞれ５以上であり、前記外周セル領域が、前記マットの外周における２つの行と２つの列からなり、前記外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法に対して、０．０１μｍ以上、０．０６μｍ以下の大きさで、大きく設定することを特徴としている。

マスク寸法を同じにして各スルーホールを形成した場合、上記外周の２つの行と２つの列からなる外周セル領域にあるスルーホール径は、内部セル領域にあるスルーホール径より、０．０１μｍ以上、０．０６μｍ以下の大きさで、小さくなる傾向がある。従って、外周セル領域にあるスルーホールに対応したマスク寸法を、上記のように内部セル領域にあるスルーホール径より、０．０１μｍ以上、０．０６μｍ以下の大きさで、大きく設定することで、エッチング後のスルーホール径を、外周セル領域にあるスルーホールと内部セル領域にあるスルーホールとで、等しくすることができる。

またこの場合には、請求項３に記載のように、前記外周セル領域を、前記マットの最外周における１つの行と１つの列からなる第１外周セル領域と、前記第１外周セル領域の内側にある１つの行と１つの列からなる第２外周セル領域として、前記第１外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法に対して、０．０３μｍ以上、０．０６μｍ以下の大きさで、大きく設定し、前記第２外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法に対して、０．０１μｍ以上、０．０４μｍ以下の大きさで、大きく設定することが好ましい。

マスク寸法を同じにして各スルーホールを形成した場合、上記第１外周セル領域にあるスルーホール径は、内部セル領域にあるスルーホール径より、０．０３μｍ以上、０．０６μｍ以下の大きさで、小さくなる傾向がある。また、上記第２外周セル領域にあるスルーホール径は、内部セル領域にあるスルーホール径より、０．０１μｍ以上、０．０４μｍ以下の大きさで、小さくなる傾向がある。従って、上記のように、内部セル領域にあるスルーホールに対応したマスク寸法に対して、第１外周セル領域にあるスルーホールに対応したマスク寸法を、０．０３μｍ以上、０．０６μｍ以下の大きさで、大きく設定し、第２外周セル領域にあるスルーホールに対応したマスク寸法を、０．０１μｍ以上、０．０４μｍ以下の大きさで、大きく設定することで、エッチング後のスルーホール径を、マット全体に渡って、より精密に一致させることができる。

請求項４に記載のように、上記半導体装置の製造方法は、前記半導体装置が半導体記憶装置であり、前記セルが前記半導体記憶装置のメモリセルである場合に好適である。

半導体記憶装置においては、同じ構造を持つ膨大な数のメモリセルが、半導体基板に行列をなして配置されている。また、近年、大容量化の要請にこたえるため、メモリセルは益々微細化される傾向にある。このように微細化が進んだメモリセルで構成されるメモリマットでは、外周におけるスルーホール径の寸法バラツキの影響が顕著になる。このように寸法バラツキの影響が顕著なメモリマットを有する半導体記憶装置であっても、上記した製造方法を適用することで、スルーホール径の寸法バラツキを低減することができるため、それによる半導体記憶装置の不具合を低減することができる。

請求項５に記載のように、前記半導体記憶装置がトンネル窓を有する不揮発性半導体記憶装置である場合には、上記の製造方法を、前記トンネル窓を形成するためのスルーホール形成に適用することができる。これにより、メモリマットの内部と外周の全領域において等しい径を持つトンネル窓を形成することができ、当該不揮発性半導体記憶装置において、トンネル窓を介した書込み特性や繰返書換寿命の不具合発生を抑制することができる。

また、請求項６に記載のように、前記スルーホールが、前記半導体基板の表層部に形成された不純物拡散領域に接続するコンタクトホールである場合には、マットの内部と外周の全領域において等しい径を持つコンタクトホールを形成することができ、コンタクトでの接続不良による不具合発生を抑制することができる。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１（ａ），（ｂ）は、同じ構造を持つセルが半導体基板に行列をなして配置される半導体装置において、各セルに接続するスルーホールを、フォトマスクの各スルーホールに対応したマスク寸法を同じにして形成し、得られたスルーホール径を測定した結果である。図１（ａ）は、１８行６列のセルからなる半導体装置（試料１）について調べた結果であり、図１（ｂ）は、それぞれ６８行６列および１３２行６列のセルからなる半導体装置（試料２，３）について調べた結果である。尚、図１（ａ），（ｂ）に示す結果は、いずれの試料においても、６列あるセル列の内、中央の２つのセル列にあるスルーホール径について測定し、平均したものである。

図１（ａ），（ｂ）の測定結果によれば、マスク寸法を同じにして各スルーホールを形成した場合、いずれの試料においても、内部の行のセルにあるスルーホール径はほぼ均一であるが、端部の行のセルにあるスルーホール径は、内部の行のセルにあるスルーホール径に較べて小さくなる傾向がある。特に、両端部における２つ行のセルにあるスルーホールではその傾向が顕著であり、両端部における２つ行のセルにあるスルーホール径は、内部の行のセルにあるスルーホール径より、０．０１μｍ以上、０．０６μｍ以下の大きさで、小さくなっている。上記両端部における２つ行のセルにあるスルーホール径をより詳細に見ると、一番外側にある第１外周セルにおいては、スルーホール径が、内部の行のセルにあるスルーホール径より、０．０３μｍ以上、０．０６μｍ以下の大きさで、小さくなっている。また、第１外周セルの内側にある第２外周セルにおいては、スルーホール径が、内部の行のセルにあるスルーホール径より、０．０１μｍ以上、０．０４μｍ以下の大きさで、小さくなっている。

本発明の半導体装置の製造方法は、図１（ａ），（ｂ）の場合と同様に、同じ構造を持つセルが半導体基板に行列をなして配置され、各セルに接続するスルーホールが、フォトリソグラフィとエッチングにより形成される半導体装置の製造方法に関するものである。

図２は、本発明の半導体装置の製造方法において、上記フォトリソグラフィに用いられるフォトマスクＭ１０の端部を拡大して示した模式図である。

図２のフォトマスクＭ１０においては、各セル１０ｍｎからなるマットを、図のように外周セル領域と内部セル領域に分割し、図１（ａ），（ｂ）の測定結果を反映して、外周セル領域にあるスルーホール１ｂ，１ｃに対応したマスク寸法を、内部セル領域にあるスルーホール１ａに対応したマスク寸法より大きく設定している。

マットの外周における２つの行と２つの列からなる外周セル領域においては、図１（ａ），（ｂ）で示したように、特に、エッチング後のスルーホール径が小さくなる傾向が顕著であり、この外周セル領域にあるスルーホール径は、内部セル領域にあるスルーホール径より、０．０１μｍ以上、０．０６μｍ以下の大きさで、小さくなっていた。これを補正するために、図２のフォトマスクＭ１０においては、外周セル領域にあるスルーホール１ｂ，１ｃに対応したマスク寸法を、内部セル領域にあるスルーホール１ａに対応したマスク寸法に対して、０．０１μｍ以上、０．０６μｍ以下の大きさで、大きく設定する。

より詳細には、図１（ａ），（ｂ）で示したように、一番外側にある第１外周セルにおいては、スルーホール径が、内部の行のセルにあるスルーホール径より、０．０３μｍ以上、０．０６μｍ以下の大きさで、小さくなっていた。また、第１外周セルの内側にある第２外周セルにおいては、スルーホール径が、内部の行のセルにあるスルーホール径より、０．０１μｍ以上、０．０４μｍ以下の大きさで、小さくなっていた。これを補正するために、図２のフォトマスクＭ１０においては、マットの最外周における１つの行と１つの列からなる第１外周セル領域と、第１外周セル領域の内側にある１つの行と１つの列からなる第２外周セル領域として分割し、各領域にあるスルーホールに対応したマスク寸法を別々に設定する。第１外周セル領域にあるスルーホール１ｃに対応したマスク寸法は、内部セル領域にあるスルーホール１ａに対応したマスク寸法に対して、０．０３μｍ以上、０．０６μｍ以下の大きさで、大きく設定する。また、第２外周セル領域にあるスルーホール１ｂに対応したマスク寸法は、内部セル領域にあるスルーホール１ａに対応したマスク寸法に対して、０．０１μｍ以上、０．０４μｍ以下の大きさで、大きく設定する。

具体的には、エッチング後のスルーホール径の目標値を０．７３μｍとした場合、内部セル領域にあるスルーホール１ａに対応したマスク寸法を０．５０μｍに設定し、第２外周セル領域にあるスルーホール１ｂに対応したマスク寸法を０．５３μｍに設定し、第１外周セル領域にあるスルーホール１ｃに対応したマスク寸法を０．５５μｍに設定する。これにより、エッチング加工後のスルーホール径は、マット全域に渡って、０．７３±０．０１μｍの精度で、均一にすることができる。

このようにして、図２に示すフォトマスクＭ１０を用いた上記半導体装置の製造方法においては、エッチング後のスルーホール径を、外周セル領域にあるスルーホール１ｂ，１ｃと内部セル領域にあるスルーホール１ａとで、等しくすることができる。従って、マットにあるスルーホール径の寸法バラツキを低減することができ、それと同時に、当該半導体装置のスルーホール径の寸法バラツキによる不具合を低減することができる。また、当該半導体装置においては、マットの外周にダミーセルを配置する必要がなくなり、当該半導体装置の占有面積を低減することができる。尚、上記製造方法は、従来の製造方法に較べて各スルーホール１ａ〜１ｃに対応したマスク寸法を変更するだけであり、当該半導体装置の製造コストが増大することもない。

上記した半導体装置の製造方法は、図１（ａ），（ｂ）に示したスルーホール径の測定結果をもとにして、スルーホール径の目標値を０．７３μｍとした場合を規定している。しかしながらこれに限らず、本発明の半導体装置の製造方法は、スルーホール径の目標値がさらに大きい場合にも適用可能である。

図３（ａ），（ｂ）は、スルーホール径の目標値がそれぞれ０．８８μｍと１．１５μｍの場合について、図１（ａ）と同様にして、スルーホール径を測定した結果である。図３（ａ），（ｂ）のいずれの測定結果においても、図１（ａ）の測定結果と同様に、外周セルのスルーホール径は内部セルのスルーホール径に対して、大略０．０３μｍ以上、０．０６μｍ以下の範囲で小さくなっている。従って、上記した半導体装置の製造方法におけるマスク寸法の設定は、スルーホール径の目標値が変わっても、そのまま成立する。また、内部セル領域とマスク寸法を異にする外周セル領域は、マット外周の２つの行および２つの列とすればよいことも同様である。

上記半導体装置の製造方法は、半導体記憶装置のメモリセルの製造に好適である。半導体記憶装置においては、同じ構造を持つ膨大な数のメモリセルが、半導体基板に行列をなして配置されている。また、近年、大容量化の要請にこたえるため、メモリセルは益々微細化される傾向にある。このように微細化が進んだメモリセルで構成されるメモリマットでは、外周におけるスルーホール径の寸法バラツキの影響が顕著になる。このように寸法バラツキの影響が顕著なメモリマットを有する半導体記憶装置であっても、上記した製造方法を適用することで、スルーホール径の寸法バラツキを低減することができるため、それによる半導体記憶装置の不具合を低減することができる。

例えば、前記半導体記憶装置がトンネル窓を有する不揮発性半導体記憶装置（ＥＥＰＲＯＭ等）である場合には、上記の製造方法を、トンネル窓を形成するためのスルーホール形成に適用することができる。これにより、メモリマットの内部と外周の全領域において等しい径を持つトンネル窓を形成することができ、当該不揮発性半導体記憶装置において、トンネル窓を介した書込み特性や繰返書換寿命の不具合発生を抑制することができる。

尚、ＥＥＰＲＯＭ、フラッシュメモリ、ＲＯＭ（Read Only Memory）やＲＡＭ（Randam Access Memory）、あるいはゲートアレイのように、同じ構造を持つセルが半導体基板に行列をなして配置され、各セルに接続するスルーホールがフォトリソグラフィとエッチングにより形成される任意の半導体装置の製造に適用可能である。例えば、前記スルーホールが、半導体基板の表層部に形成された不純物拡散領域に接続するコンタクトホールである場合には、マットの内部と外周の全領域において等しい径を持つコンタクトホールを形成することができ、コンタクトでの接続不良による不具合発生を抑制することができる。

（ａ），（ｂ）は、マスク寸法を同じにして各セルに接続するスルーホールを形成し、得られたスルーホール径を測定した結果である。 本発明の半導体装置の製造方法において、スルーホールのフォトリソグラフィに用いられる、フォトマスクの端部を拡大して示した模式図である。 （ａ），（ｂ）は、図１（ａ）と同様にして、スルーホール径を測定した結果である。 微細加工ルールを適用した不揮発性半導体記憶装置のメモリマットの代表例で、メモリマットの端部を拡大して示した模式図である。

符号の説明

Ｍ１０ フォトマスク
１０ｍｎ （フォトマスクにおける）セル
１ａ，１ｂ，１ｃ （フォトマスクにおける）スルーホール
９０ メモリマット
９０ｍｎ （メモリマットにおける）セル
９ａ，９ｂ （メモリマットにおける）スルーホール

Claims (6)

1. 同じ構造を持つセルが、半導体基板に行列をなして配置され、
   前記各セルに接続するスルーホールが、フォトリソグラフィとエッチングにより形成される半導体装置の製造方法であって、
   前記フォトリソグラフィに用いられるフォトマスクの前記各スルーホールに対応したマスク寸法について、
   前記各セルからなるマットを、外周セル領域と内部セル領域に分割し、
   前記外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法より大きく設定することを特徴とする半導体装置の製造方法。
2. 前記マットにおけるセルの行の数と列の数が、それぞれ５以上であり、
   前記外周セル領域が、前記マットの外周における２つの行と２つの列からなり、
   前記外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法に対して、０．０１μｍ以上、０．０６μｍ以下の大きさで、大きく設定することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記外周セル領域が、前記マットの最外周における１つの行と１つの列からなる第１外周セル領域と、前記第１外周セル領域の内側にある１つの行と１つの列からなる第２外周セル領域とからなり、
   前記第１外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法に対して、０．０３μｍ以上、０．０６μｍ以下の大きさで、大きく設定し、
   前記第２外周セル領域にあるスルーホールに対応したマスク寸法を、前記内部セル領域にあるスルーホールに対応したマスク寸法に対して、０．０１μｍ以上、０．０４μｍ以下の大きさで、大きく設定することを特徴とする請求項２に記載の半導体装置の製造方法。
4. 前記半導体装置が、半導体記憶装置であり、
   前記セルが、前記半導体記憶装置のメモリセルであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
5. 前記半導体記憶装置が、トンネル窓を有する不揮発性半導体記憶装置であり、
   前記スルーホールが、前記トンネル窓を形成するためのスルーホールであることを特徴とする請求項４に記載の半導体装置の製造方法。
6. 前記スルーホールが、前記半導体基板の表層部に形成された不純物拡散領域に接続するコンタクトホールであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。

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