JP2005294419A - シリコン基板を有する電子回路装置 - Google Patents
シリコン基板を有する電子回路装置 Download PDFInfo
- Publication number
- JP2005294419A JP2005294419A JP2004105220A JP2004105220A JP2005294419A JP 2005294419 A JP2005294419 A JP 2005294419A JP 2004105220 A JP2004105220 A JP 2004105220A JP 2004105220 A JP2004105220 A JP 2004105220A JP 2005294419 A JP2005294419 A JP 2005294419A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- passive element
- electronic circuit
- recess
- semiconductor element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 227
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 227
- 239000010703 silicon Substances 0.000 title claims abstract description 227
- 239000000758 substrate Substances 0.000 title claims abstract description 206
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 60
- 230000000149 penetrating effect Effects 0.000 claims description 9
- 239000011347 resin Substances 0.000 claims description 8
- 229920005989 resin Polymers 0.000 claims description 8
- 239000003990 capacitor Substances 0.000 description 14
- 239000000853 adhesive Substances 0.000 description 11
- 230000001070 adhesive effect Effects 0.000 description 11
- 239000002184 metal Substances 0.000 description 10
- 239000004020 conductor Substances 0.000 description 4
- 238000000708 deep reactive-ion etching Methods 0.000 description 4
- 230000008018 melting Effects 0.000 description 4
- 238000002844 melting Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000000347 anisotropic wet etching Methods 0.000 description 2
- 230000005389 magnetism Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03F—SEWERS; CESSPOOLS
- E03F5/00—Sewerage structures
- E03F5/04—Gullies inlets, road sinks, floor drains with or without odour seals or sediment traps
- E03F5/06—Gully gratings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03F—SEWERS; CESSPOOLS
- E03F5/00—Sewerage structures
- E03F5/04—Gullies inlets, road sinks, floor drains with or without odour seals or sediment traps
- E03F5/0401—Gullies for use in roads or pavements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03F—SEWERS; CESSPOOLS
- E03F5/00—Sewerage structures
- E03F5/04—Gullies inlets, road sinks, floor drains with or without odour seals or sediment traps
- E03F5/06—Gully gratings
- E03F2005/065—Gully gratings with elastic locking elements
-
- E—FIXED CONSTRUCTIONS
- E03—WATER SUPPLY; SEWERAGE
- E03F—SEWERS; CESSPOOLS
- E03F5/00—Sewerage structures
- E03F5/04—Gullies inlets, road sinks, floor drains with or without odour seals or sediment traps
- E03F5/06—Gully gratings
- E03F2005/066—Gully gratings with means for protecting against vandalism
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/146—Mixed devices
- H01L2924/1461—MEMS
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Public Health (AREA)
- Water Supply & Treatment (AREA)
- Health & Medical Sciences (AREA)
- Hydrology & Water Resources (AREA)
- Life Sciences & Earth Sciences (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【課題】小形で高性能な受動素子やセンサを組み込んだシリコン基板を有する電子回路の提供。
【解決手段】シリコン基板１に、窪みを形成し、その窪みに受動素子２やセンサを挿入した。
【選択図】図１
【解決手段】シリコン基板１に、窪みを形成し、その窪みに受動素子２やセンサを挿入した。
【選択図】図１
Description
この発明は、受動素子またはセンサ素子とシリコン基板を組み合わせた電子回路装置に関する。
従来の受動素子とシリコン基板を組み合わせた電子回路としては、図１９に示されるような構造が知られていた（例えば、特許文献１参照。）。
即ち、能動部品１００と、受動部品１０１が、絶縁基板１０２の平面上に、実装される。
絶縁基板１０２の表面には、回路パターンが印刷され（図示せず）、その回路パターンによって、能動部品（ダイオード、トランジスタ、ＩＣ等）１００と受動部品（抵抗、コンデンサ、インダクタ等）１０１とが、電気的に接続される。
特開平９−８１８０号公報（図１）
絶縁基板１０２の表面には、回路パターンが印刷され（図示せず）、その回路パターンによって、能動部品（ダイオード、トランジスタ、ＩＣ等）１００と受動部品（抵抗、コンデンサ、インダクタ等）１０１とが、電気的に接続される。
従来の受動素子とシリコン基板を組み合わせた電子回路装置では、実装面積及び体積が大きくなるという課題があった。
そこで、この発明の目的は従来のこのような課題を解決するために、小さい面積及び体積で、受動素子とシリコン基板とを組み合わせた電子回路装置を得ることを目的としている。
本願発明にかかる受動素子とシリコン基板を組み合わせた電子回路は、
半導体素子を含み、かつ、窪みを形成したシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記シリコン基板の窪みに、前記受動素子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを電気的に接続することを特徴とする。
半導体素子を含み、かつ、窪みを形成したシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記シリコン基板の窪みに、前記受動素子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを電気的に接続することを特徴とする。
また、半導体素子を含み、かつ、窪みを形成したシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記シリコン基板の窪みが、前記受動素子を接続するコネクタの役割をし、前記窪みに受動素子を挿入することで、前記半導体素子と、前記受動素子とが電気的に接続されることを特徴とする。
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記シリコン基板の窪みが、前記受動素子を接続するコネクタの役割をし、前記窪みに受動素子を挿入することで、前記半導体素子と、前記受動素子とが電気的に接続されることを特徴とする。
また、前記窪みの形状が、深さ方向に少なくとも２段階であり、かつ、浅い深さのシリコン基板上には、導電性の物質が存在し、前記導電性の物質を介して、前記受動素子と前記半導体素子とが、電気的に接続される。
さらには、前記窪みの形状に、少なくとも１つの凸があり、前記受動素子に、前記窪みの凸に合うように、凸がある。
また、前記窪みの形状に、少なくとも１つの凹があり、前記受動素子に、前記窪みの凹に合うように、凹がある。
さらに前記受動素子が、円筒状で、かつ、その両端に導電性の端子を有し、シリコンの窪みに、前記受動素子を挿入する。
また、前記窪みが、半導体素子が形成されている半導体基板の裏面に存在する。
また、表面に半導体素子を含み、かつ、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
前記接続素子を介して、前記半導体素子と前記受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁物の樹脂からなることを特徴とする。
また、表面に半導体素子を含み、かつ、裏面に窪みを有し、前記窪みの中に、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
かつ、前記シリコン基板の窪みに、前記受動素子を配置し、
前記接続素子を介して、半導体素子と受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁性の樹脂からなることを特徴とする。
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
前記接続素子を介して、前記半導体素子と前記受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁物の樹脂からなることを特徴とする。
また、表面に半導体素子を含み、かつ、裏面に窪みを有し、前記窪みの中に、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
かつ、前記シリコン基板の窪みに、前記受動素子を配置し、
前記接続素子を介して、半導体素子と受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁性の樹脂からなることを特徴とする。
また、表面に半導体素子を含み、かつ、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、前記貫通孔に合う突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とする。
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、前記貫通孔に合う突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とする。
また、表面に半導体素子を含み、かつ、裏面に窪みを有し、前記窪みの中に、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、前記貫通孔に合う突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とする。
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、前記貫通孔に合う突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とする。
また、整流素子及びコンデンサを含み、かつ、窪みを形成したシリコン基板と、
前記シリコン基板の窪みに合う、突起状の電極を有する、シリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つのアンテナとからなり、
前記シリコン基板の窪みに、前記アンテナの突起状の電極を挿入し、かつ、前記シリコン基板に形成された、整流素子と、前記アンテナとを電気的に接続し、かつ、商用電波を利用して、エネルギーを蓄えることを特徴とする。
前記シリコン基板の窪みに合う、突起状の電極を有する、シリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つのアンテナとからなり、
前記シリコン基板の窪みに、前記アンテナの突起状の電極を挿入し、かつ、前記シリコン基板に形成された、整流素子と、前記アンテナとを電気的に接続し、かつ、商用電波を利用して、エネルギーを蓄えることを特徴とする。
また、前記受動素子の換わりに、センサ素子を用いることを特徴とする。
また、前記受動素子の換わりに、MEMS（Micro Electro Mechanical Systems）を含む電子部品を用いることを特徴とする。
本願発明にかかる受動素子とシリコン基板を組み合わせた電子回路装置は、その大きさ、重さを小形軽量化できるという効果がある。
上記課題を解決するために、この発明では受動素子とシリコン基板を組み合わせた電子回路装置において、シリコン基板に窪みを設け、その窪みに受動素子またはセンサを埋め込むようにした。
以下に、本発明の実施例を図面に基づいて説明する。図１は、本発明の第１の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図１の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、図示しないトランジスタや、抵抗、容量といった素子が形成されている。プレーナ・プロセスとは、半導体基板上に直接集積回路を形成する技術を言い、堆積・エッチング・ドーピング・熱処理等を用いる方法である。
シリコン基板１には、表面と裏面があり、図１の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、図示しないトランジスタや、抵抗、容量といった素子が形成されている。プレーナ・プロセスとは、半導体基板上に直接集積回路を形成する技術を言い、堆積・エッチング・ドーピング・熱処理等を用いる方法である。
さらにシリコン基板１の表面には、DRIE(Deep Reactive Ion Etching)のような、異方性のシリコンのドライ・エッチングまたは、TMAH（Tetra Methyl Ammonium Hydroxide）のような異方性のウエット・エッチングによって、窪みが形成されている。その窪みは、DRIEで形成される場合、シリコン基板に対して、図１のようにほぼ垂直に形成され、ウエット・エッチングの場合は、ある角度を持って、窪みが形成されるのが一般的である。
窪みの深さ、及び、大きさは、その窪みに埋め込む受動素子２の大きさに依存して、調整する。図1では、受動装置2がシリコン基板1に挿入された部分が窪みである。シリコン基板１の厚さが、受動素子２の厚さよりも薄い場合は、シリコン基板１の表面よりも、受動素子２が出っ張る形になる。
シリコン基板１上には、シリコンのプレーナ・プロセスを用いて抵抗や容量を形成することは可能であるが、大容量のコンデンサや、高いインダクタンスのコイルをシリコンのプレーナ・プロセスで作製することは困難であり、本発明では、半導体表面上に素子を形成するシリコンのプレーナ・プロセスとは、別のプロセスで別体として形成された、性能の高い受動素子２を、シリコン基板１の窪みに埋め込む。
このようにすることで、従来シリコンのプレーナ・プロセスでは実現できなかった大容量のコンデンサや高いインダクタンス値のコイルを、シリコン基板上の半導体素子で作製した電子回路で、使用することができ、かつ、電子回路装置の大きさを小形化することができる。
このようにすることで、従来シリコンのプレーナ・プロセスでは実現できなかった大容量のコンデンサや高いインダクタンス値のコイルを、シリコン基板上の半導体素子で作製した電子回路で、使用することができ、かつ、電子回路装置の大きさを小形化することができる。
シリコン基板１に受動素子２を固定する方法として、いくつかの方法がある。
第一の方法は、受動素子の端子が、シリコン基板の表面側に存在する場合であり、シリコン基板の窪みに、接着剤３を注入する方法である。その場合は、まず、窪みを形成したシリコン基板１に、接着剤３を適量注入し、その窪みに受動素子２を挿入して、接合させる。接合後、図２に示すように、受動素子の端子と、シリコン基板上の素子とをワイヤー・ボンディング１１により電気的に接続することができる。
第一の方法は、受動素子の端子が、シリコン基板の表面側に存在する場合であり、シリコン基板の窪みに、接着剤３を注入する方法である。その場合は、まず、窪みを形成したシリコン基板１に、接着剤３を適量注入し、その窪みに受動素子２を挿入して、接合させる。接合後、図２に示すように、受動素子の端子と、シリコン基板上の素子とをワイヤー・ボンディング１１により電気的に接続することができる。
第二の方法は、図３に示すように受動素子の端子が、シリコン基板の窪み側に存在する場合であり、シリコン基板の窪みの、受動素子の端子が接する箇所に低融点金属、または、導電性接着剤１２を配置する方法である。その場合は、窪みを形成したシリコン基板１の、受動素子の端子が接する箇所に、電気的に導通をとるための、金属配線、または、高濃度の拡散による配線、または、ポリ・シリコンのよる配線１３をあらかじめ形成しておく。その配線は、受動素子の端子との接続点から、半導体表面まで伸びており、半導体表面において、シリコン基板上の素子と電気的に接続する。
シリコン基板の窪みに、導電性接着剤１２を配置したのち、受動素子２を挿入する。低融点金属や導電性接着剤等の硬化方法としては、熱を印加する方法が一般的であるが、超音波をかけて、それによって発生する熱で硬化させることも可能である。
図４は、本発明の第２の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図４の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
シリコン基板１には、表面と裏面があり、図４の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
シリコン基板１の窪みの形成方法は、図１の場合と同様である。図１との違いは、受動素子２には、突起部分があり、その突起部分が電極としての端子の役割をする。その突起部分をシリコン基板１の窪みに挿入する。シリコン基板１の窪みの表面には、電気的に導通をとるための、金属配線、または、高濃度の拡散による配線、または、ポリ・シリコンのよる配線１３をあらかじめ形成しておく。受動素子２とシリコン基板との接着方法は、実施例１と同様に、導電性接着剤１２等により実施する。
図４において、シリコン基板１と受動素子の接続点、すなわち、受動素子の突起部分は１箇所となっているが、受動素子の端子数にあわせて、シリコン基板１の窪みの数、及び、受動素子の突起の数を増やせば、複数の端子を持つ受動素子の実装も可能なことは明らかである。
図５は、本発明の第３の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図５の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
シリコン基板１には、表面と裏面があり、図５の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
図３との違いは、シリコン基板の窪みが２段階になっている点である。このような、窪みの形状にすることで、受動素子２をシリコン基板の表面から挿入するのが容易になる。
また、窪みの形状としては、図６に示すように、異方性のウエット・エッチングでテーパ・エッチし、DRIEで垂直にエッチングすることで、テーパのかかった形状にすることも可能である。このような構造とすることで、いっそう受動素子２をシリコン基板の表面から挿入するのが容易になる。
また、図７では、受動素子２の形状が、２段階になっている場合のシリコン基板を有する電子回路の断面図を示す。この場合受動素子２の端子は、肉厚の薄い部分に設けてあり、シリコン基板１の窪みの浅い部分と、受動素子２の端子部分がちょうど合う形状になっている。このような構造とすることで、受動素子２をシリコン基板の表面からの挿入と、受動素子２と配線１３への接続がより容易になる。
また、図８では、受動素子２に、突起状の端子があり、前記端子に合うように、シリコン基板１には、窪みが形成されている。図４との違いは、シリコン基板１に形成されている窪みが２段階の深さになっており、シリコン基板１の窪みの中に、前記受動素子の端子と、受動素子そのものの全て、あるいは、一部が挿入されている。
このようにすることで、電子回路全体の高さを図４の場合よりも、薄くすることができる。
図９は、本発明の第４の実施例を示すシリコン基板を有する電子回路の平面図である。
シリコン基板１には、表面と裏面があり、図９は表面の平面図である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。シリコン基板１には、凸状の窪み４が形成されており、その部分に合うように、凸状の形状をもつ受動素子２が挿入されている。シリコン基板の窪みが四角形の場合、受動素子の向きが１８０度回転して、誤った向きに、受動素子がシリコン基板に挿入される可能性があるが、凸状の窪みを設けることで、受動素子の向きを誤って挿入することを回避することができる。
挿入した受動素子２とシリコン基板１との電気的な接続は、前述と同等である。
シリコン基板１には、表面と裏面があり、図９は表面の平面図である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。シリコン基板１には、凸状の窪み４が形成されており、その部分に合うように、凸状の形状をもつ受動素子２が挿入されている。シリコン基板の窪みが四角形の場合、受動素子の向きが１８０度回転して、誤った向きに、受動素子がシリコン基板に挿入される可能性があるが、凸状の窪みを設けることで、受動素子の向きを誤って挿入することを回避することができる。
挿入した受動素子２とシリコン基板１との電気的な接続は、前述と同等である。
図１０は、本発明の第５の実施例を示すシリコン基板を有する電子回路の平面図である。
シリコン基板１には、表面と裏面があり、図１０は表面の平面図である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。シリコン基板１には、凹状の窪み５が形成されており、その部分に合うように、凹状の形状をもつ受動素子２が挿入されている。シリコン基板の窪みが四角形の場合、受動素子の向きが１８０度回転して、誤った向きに、受動素子がシリコン基板に挿入される可能性があるが、凹状の窪みを設けることで、受動素子の向きを誤って挿入することを回避することができる。
挿入した受動素子２とシリコン基板１との電気的な接続は、前述と同等である。
シリコン基板１には、表面と裏面があり、図１０は表面の平面図である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。シリコン基板１には、凹状の窪み５が形成されており、その部分に合うように、凹状の形状をもつ受動素子２が挿入されている。シリコン基板の窪みが四角形の場合、受動素子の向きが１８０度回転して、誤った向きに、受動素子がシリコン基板に挿入される可能性があるが、凹状の窪みを設けることで、受動素子の向きを誤って挿入することを回避することができる。
挿入した受動素子２とシリコン基板１との電気的な接続は、前述と同等である。
図１１は、本発明の第6の実施例に用いられる受動素子２を示す立体図である。図１１において、受動素子は、円筒状であり、かつ、その円筒状の両端に電極が形成されている。受動素子を円筒状とすることで、シリコン基板の窪みに、受動素子を挿入するときに、ウエハー状態でウエハーの上を、受動素子を転がすことで簡単に受動素子を窪みに挿入することが可能である。
図１２に図１１の受動素子をシリコン基板に挿入した時の断面図を示す。シリコン基板１は、図７と同様に窪みが２段階の深さに掘られている。シリコン基板１には、表面と裏面があり、図１２の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。低融点金属、または、導電性接着剤１２により、受動素子２の端子と、金属配線、または、高濃度の拡散による配線、または、ポリ・シリコンのよる配線１３との導通をとり、配線１３によってシリコン基板１の表面に形成された半導体素子と電気的に接続する。
図１３は、本発明の第７の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図１の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。図１との違いは、シリコン基板の裏面に窪みが形成され、かつ、その窪みに受動素子２が挿入されている点である。
窪みをシリコン基板１の裏面に形成することで、シリコン基板１の表面上に、有効に半導体素子を形成することが可能となる。
シリコン基板１には、表面と裏面があり、図１の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。図１との違いは、シリコン基板の裏面に窪みが形成され、かつ、その窪みに受動素子２が挿入されている点である。
窪みをシリコン基板１の裏面に形成することで、シリコン基板１の表面上に、有効に半導体素子を形成することが可能となる。
図１３の電子回路において、受動素子の電極は、図３と同様な方法で、図１３の下側に取り出すことが可能である。
図１３の電子回路を基板等に実装する方法としては、シリコン基板の表面または裏面のいずれかの電極にバンプ形成し、フェイス・ダウンで実装し、反対側の電極は、ワイヤー・ボンディングを行うことで、基板等に実装することができる。平坦性からすると、シリコン基板１の表面側の電極にバンプ形成し、裏面の受動素子側の電極をワイヤー・ボンディングするほうが容易である。
図１４は、本発明の第８の実施例を示すシリコン基板を有する電子回路における、シリコン基板１の表面と裏面を結ぶ接続素子７の断面図である。シリコン基板１の表面と裏面を貫通する穴があり、その貫通孔に接続素子７が埋め込まれている。接続素子７は、円筒状の形状であり、その中心部に金属のような導電材料１０が存在する。導電材料１０は、釘型をしており、釘の頭の部分で、受動素子の端子と電気的に接続される（図１５参照）。釘型の導電材料１０の、釘の胴体部分の周囲は、絶縁性の樹脂１１で覆われている。絶縁性樹脂１１によって、中心の導電材料と貫通孔が形成されているシリコン基板１との電気的な絶縁を保つことができる。また、絶縁性樹脂１１には弾力があり、貫通孔１１の形状に合わせて変形することができる。絶縁性樹脂１１の周囲には、接着剤がコートされており、接続素子７が、シリコン基板の貫通孔に挿入することで、接続素子７は、シリコン基板１に固定される。
図１５に、シリコン基板１に、接続素子７を利用して受動素子２を搭載したときの断面図を示す。シリコン基板１には、表面と裏面があり、図１４の上側が裏面であり、下側が表面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。
シリコン基板１には、裏面側に２段階の深さの窪みが形成されており、かつ、その窪みの中に貫通孔が２箇所形成されおり、その貫通孔に接続素子７が挿入されている。接続素子７の上部（釘型の金属の頭部分）に、受動素子２の端子が接続されている。受動素子２と接続素子７の上部との接着及び電気的接続は、導電性接着剤や、低融点金属を使用して容易に実現することができる。
シリコン基板１には、裏面側に２段階の深さの窪みが形成されており、かつ、その窪みの中に貫通孔が２箇所形成されおり、その貫通孔に接続素子７が挿入されている。接続素子７の上部（釘型の金属の頭部分）に、受動素子２の端子が接続されている。受動素子２と接続素子７の上部との接着及び電気的接続は、導電性接着剤や、低融点金属を使用して容易に実現することができる。
受動素子７の端子は、接続素子７を介して、シリコン基板１の表面に引き出される。図１５において、シリコン基板の表面に半導体素子が形成されており、その半導体素子と接続素子７の下部の金属とを、ワイヤー・ボンディング等で電気的に接続する。このようにすることで、受動素子を、半導体素子が形成されていない裏面に埋め込んだとしても、容易に受動素子の端子を、半導体素子が形成されている表面まで電気的に取り出すことが可能となり、受動素子と半導体素子を、半導体素子が形成されている表面で接続することができる。
図１６は、本発明の第９の実施例を示すシリコン基板を有する電子回路の断面図である。
シリコン基板１には、表面と裏面があり、図１６の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。また、シリコン基板１には、貫通孔が形成されている。その貫通孔に合うように、受動素子２には、端子を有する突起が設けられており、その受動素子２の突起をシリコン基板１の貫通孔に、シリコン基板１の表面から挿入する。受動素子２と半導体素子との接続は、実施例２と同様である。
また、図１６において、窪みが、半導体素子が形成されていない裏面にある場合（受動素子２をシリコン基板の裏面から挿入する場合）は、受動素子２の足の先端部分の端子と、半導体素子とを半導体素子が形成されているシリコン基板の表面でワイヤー・ボンディングによって電気的に接続する。
シリコン基板１には、表面と裏面があり、図１６の上側が表面であり、下側が裏面である。シリコン基板１の表面には、シリコンのプレーナ・プロセスを用いて、トランジスタや、抵抗、容量といった素子が形成されている。また、シリコン基板１には、貫通孔が形成されている。その貫通孔に合うように、受動素子２には、端子を有する突起が設けられており、その受動素子２の突起をシリコン基板１の貫通孔に、シリコン基板１の表面から挿入する。受動素子２と半導体素子との接続は、実施例２と同様である。
また、図１６において、窪みが、半導体素子が形成されていない裏面にある場合（受動素子２をシリコン基板の裏面から挿入する場合）は、受動素子２の足の先端部分の端子と、半導体素子とを半導体素子が形成されているシリコン基板の表面でワイヤー・ボンディングによって電気的に接続する。
図１７は、本発明の第１０の実施例を示すシリコンを有する電子回路の断面図である。図１６との違いは、シリコン基板１の窪みが、深さ方向に２段階になっている点である。このようにすることで、受動素子２の一部または全てをシリコン基板１の窪みの中に収めることで、電子回路の高さを低くすることができる。
図１８は、本発明の第１１の実施例を示すシリコンを有する電子回路の断面図である。図４との違いは、シリコン基板１の窪みに、受動素子の換わりに、アンテナ８を挿入した点である。
一般に、シリコンのプレーナ・プロセスによって、性能の高いアンテナをシリコン基板上に形成することは難しいが、シリコンのプレーナ・プロセスとは別に作製された性能の高いアンテナを、シリコン基板に埋め込むことで、通信感度の高い送受信機能を有する電子回路を小形に作製することができる。
以上、受動素子をシリコン基板に埋め込むこと説明したが、受動素子の換わりに、センサ素子を埋め込むことで、小形でかつ高感度のセンサを含む電子回路を構築することができる。例えば、信号処理回路を有するシリコン基板上に磁気を検出するための磁性体をつけて、シリコン基板と一体化した磁気センサに比較して、磁気を検出するための感度の高い磁気センサをシリコンのプレーナ・プロセスとは別のプロセスで作製し、信号処理回路を含むシリコン基板に挿入することで、感度の高い小形の磁気センサを構築することができる。
以上、受動素子をシリコン基板に埋め込むこと説明したが、受動素子の換わりに、センサ素子を埋め込むことで、小形でかつ高感度のセンサを含む電子回路を構築することができる。例えば、信号処理回路を有するシリコン基板上に磁気を検出するための磁性体をつけて、シリコン基板と一体化した磁気センサに比較して、磁気を検出するための感度の高い磁気センサをシリコンのプレーナ・プロセスとは別のプロセスで作製し、信号処理回路を含むシリコン基板に挿入することで、感度の高い小形の磁気センサを構築することができる。
また、一般にセンサの出力はインピーダンスが高い場合が多く、その場合、配線を引き回すと耐ノイズ性に問題が発生することがあるが、本発明では、センサの端子をシリコン基板に直接接続することが可能であり、耐ノイズ性も向上することは明白である。
また、受動素子の変わりに、センサと信号処理回路を含んだMEMS部品や、半導体素子を含む電子部品をシリコン基板に埋め込むことで、電子回路を小形化することができる。例えば、センサと、その出力をインピーダンス変換する機能を備えたMEMS部品を信号処理回路を有する半導体基板に埋め込み、かつ、MEMS部品の出力を半導体基板上の信号処理回路の入力に電気的に接続することで、小形のMEMS部品を有する電子回路を構築することができる。
また、異なる半導体基板上に作成された半導体素子を含む電子部品を、別の半導体基板に埋め込むことで、小形な電子回路を構築することができる。
以上説明したように、本発明によればシリコン基板を有する電子回路おいて、前記シリコン基板のプレーナ・プロセスとは、別の工程で作製された受動素子、センサ素子、アンテナ、MEMSを含む電子部品をシリコン基板に埋め込むことで、非常に小形でかつ高性能な電子回路を提供することが可能となる。
１ シリコン基板
２ 受動素子
３ 接着剤
４ シリコン基板に形成された窪みの凸部
５ シリコン基板に形成された窪みの凹部
７ 接続素子
８ アンテナ
１２ 導電性接着剤
１３ ポリ・シリコン配線
２ 受動素子
３ 接着剤
４ シリコン基板に形成された窪みの凸部
５ シリコン基板に形成された窪みの凹部
７ 接続素子
８ アンテナ
１２ 導電性接着剤
１３ ポリ・シリコン配線
Claims (14)
- 半導体素子を含み、かつ、窪みを形成したシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記シリコン基板の窪みに、前記受動素子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを電気的に接続することを特徴とするシリコン基板を有する電子回路装置。 - 半導体素子を含み、かつ、窪みを形成したシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、突起状の端子があり、
前記シリコン基板の窪みに、前記受動素子の端子を挿入することで、前記半導体素子と、前記受動素子とが電気的に接続されることを特徴とするシリコン基板を有する電子回路装置。 - 前記窪みの形状が、深さ方向に少なくとも２段階であることを特徴とする請求項１または２記載のシリコン基板を有する電子回路装置。
- 前記窪みの形状に、平面的に少なくとも１つの凸があり、前記受動素子に、前記窪みの凸に合うように、凸があることを特徴とする請求項１または２または３記載のシリコン基板を有する電子回路装置。
- 前記窪みの形状に、平面的に少なくとも１つの凹があり、前記受動素子に、前記窪みの凹に合うように、凹があることを特徴とする請求項１または２または３記載のシリコン基板を有する電子回路装置。
- 前記受動素子が、円筒状で、かつ、その両端に導電性の端子を有することを特徴とする、請求項１〜４記載のシリコン基板を有する電子回路装置。
- 前記窪みが、半導体素子が形成されている半導体基板の裏面に存在することを特徴とする請求項１〜６記載のシリコン基板を有する電子回路装置。
- 表面に半導体素子を含み、かつ、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
前記接続素子を介して、前記半導体素子と前記受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁物の樹脂からなることを特徴とするシリコン基板を有する電子回路装置。 - 表面に半導体素子を含み、かつ、裏面に窪みを有し、前記窪みの中に、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記半導体素子を形成するシリコン基板の貫通孔に、シリコン基板の表面と裏面を接続するための接続素子を埋め込み、
かつ、前記シリコン基板の窪みに、前記受動素子を配置し、
前記接続素子を介して、半導体素子と受動素子とが電気的に接続される電子回路において、
前記接続素子は、表面が絶縁物の樹脂からなることを特徴とするシリコン基板を有する電子回路装置。 - 表面に半導体素子を含み、かつ、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とするシリコン基板を有する電子回路装置。 - 表面に半導体素子を含み、かつ、裏面に窪みを有し、前記窪みの中に、表面と裏面を貫通する少なくとも１つの貫通孔を有するシリコン基板と、
前記半導体素子を形成したシリコンのプレーナ・プロセスとは別のプロセスで形成された少なくとも１つの受動素子とからなり、
前記受動素子には、前記貫通孔に合う突起状の端子があり、
前記半導体素子を形成するシリコン基板の裏面側の貫通孔から、前記受動素子の突起状の端子を埋め込み、かつ、前記シリコン基板に形成された、半導体素子と、前記受動素子とを、電気的に接続することを特徴とするシリコン基板を有する電子回路装置。 - 前記受動素子の換わりに、アンテナを用いた請求項１〜１１記載のシリコン基板を有する電子回路装置。
- 前記受動素子の換わりに、センサ素子を用いた請求項１〜１１記載のシリコン基板を有する電子回路装置。
- 前記受動素子の換わりに、MEMS（Micro Electro Mechanical Systems）を含む電子部品を用いた請求項１〜１１記載のシリコン基板を有する電子回路装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004105220A JP4628008B2 (ja) | 2004-03-31 | 2004-03-31 | シリコン基板を有する電子回路装置 |
| US11/093,614 US20050233518A1 (en) | 2004-03-31 | 2005-03-30 | Electronic circuit device having silicon substrate |
| TW094110078A TWI415229B (zh) | 2004-03-31 | 2005-03-30 | 具有矽基體之電子電路裝置 |
| KR1020050027157A KR101124891B1 (ko) | 2004-03-31 | 2005-03-31 | 실리콘 기판을 갖는 전자 회로 장치 |
| CNB2005100717000A CN100557790C (zh) | 2004-03-31 | 2005-03-31 | 具有硅衬底的电子电路器件 |
| US12/288,814 US7855429B2 (en) | 2004-03-31 | 2008-10-23 | Electronic circuit device having silicon substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004105220A JP4628008B2 (ja) | 2004-03-31 | 2004-03-31 | シリコン基板を有する電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2005294419A true JP2005294419A (ja) | 2005-10-20 |
| JP4628008B2 JP4628008B2 (ja) | 2011-02-09 |
Family
ID=35067613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004105220A Expired - Fee Related JP4628008B2 (ja) | 2004-03-31 | 2004-03-31 | シリコン基板を有する電子回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US20050233518A1 (ja) |
| JP (1) | JP4628008B2 (ja) |
| KR (1) | KR101124891B1 (ja) |
| CN (1) | CN100557790C (ja) |
| TW (1) | TWI415229B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066517A (ja) * | 2006-09-07 | 2008-03-21 | Shinko Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100586253C (zh) * | 2005-11-09 | 2010-01-27 | 皇家飞利浦电子股份有限公司 | 包装、包装载体及其制造方法、诊断设备及其制造方法 |
| US7767486B2 (en) | 2007-11-21 | 2010-08-03 | Intel Corporation | High-volume on-wafer heterogeneous packaging of optical interconnects |
| JP2009239675A (ja) * | 2008-03-27 | 2009-10-15 | Toshiba Corp | 通信モジュールおよび電子機器 |
| US20100200949A1 (en) * | 2009-02-12 | 2010-08-12 | International Business Machines Corporation | Method for tuning the threshold voltage of a metal gate and high-k device |
| JP5139347B2 (ja) * | 2009-02-18 | 2013-02-06 | 新光電気工業株式会社 | 電子部品装置及びその製造方法 |
| US8569861B2 (en) | 2010-12-22 | 2013-10-29 | Analog Devices, Inc. | Vertically integrated systems |
| US10730743B2 (en) | 2017-11-06 | 2020-08-04 | Analog Devices Global Unlimited Company | Gas sensor packages |
| FR3093592B1 (fr) | 2019-03-04 | 2021-05-07 | St Microelectronics Tours Sas | Circuit intégré comportant un condensateur tridimensionnel |
| US11587839B2 (en) | 2019-06-27 | 2023-02-21 | Analog Devices, Inc. | Device with chemical reaction chamber |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5919548A (en) * | 1996-10-11 | 1999-07-06 | Sandia Corporation | Chemical-mechanical polishing of recessed microelectromechanical devices |
| JP2002016171A (ja) * | 2000-06-29 | 2002-01-18 | Sharp Corp | 半導体装置 |
| US6630725B1 (en) * | 2000-10-06 | 2003-10-07 | Motorola, Inc. | Electronic component and method of manufacture |
| JP3492348B2 (ja) * | 2001-12-26 | 2004-02-03 | 新光電気工業株式会社 | 半導体装置用パッケージの製造方法 |
| US20030122175A1 (en) * | 2001-12-28 | 2003-07-03 | Buskirk Peter Van | Integrated passive devices formed by demascene processing |
| JP4469181B2 (ja) * | 2002-04-11 | 2010-05-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置とこの装置の製造方法 |
| US7049170B2 (en) * | 2003-12-17 | 2006-05-23 | Tru-Si Technologies, Inc. | Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities |
-
2004
- 2004-03-31 JP JP2004105220A patent/JP4628008B2/ja not_active Expired - Fee Related
-
2005
- 2005-03-30 US US11/093,614 patent/US20050233518A1/en not_active Abandoned
- 2005-03-30 TW TW094110078A patent/TWI415229B/zh not_active IP Right Cessation
- 2005-03-31 CN CNB2005100717000A patent/CN100557790C/zh not_active Expired - Fee Related
- 2005-03-31 KR KR1020050027157A patent/KR101124891B1/ko active IP Right Grant
-
2008
- 2008-10-23 US US12/288,814 patent/US7855429B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008066517A (ja) * | 2006-09-07 | 2008-03-21 | Shinko Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20050233518A1 (en) | 2005-10-20 |
| KR101124891B1 (ko) | 2012-03-27 |
| CN1681108A (zh) | 2005-10-12 |
| JP4628008B2 (ja) | 2011-02-09 |
| TW200539404A (en) | 2005-12-01 |
| CN100557790C (zh) | 2009-11-04 |
| TWI415229B (zh) | 2013-11-11 |
| US7855429B2 (en) | 2010-12-21 |
| US20090065894A1 (en) | 2009-03-12 |
| KR20060045375A (ko) | 2006-05-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7855429B2 (en) | Electronic circuit device having silicon substrate | |
| CN108021867B (zh) | 屏幕下方传感器组件 | |
| US8981560B2 (en) | Method and structure of sensors and MEMS devices using vertical mounting with interconnections | |
| US8624380B2 (en) | Vertical mount package for MEMS sensors | |
| EP1860418A1 (en) | A method for fabricating a pressure sensor using SOI wafers | |
| US7408257B2 (en) | Packaging chip and packaging method thereof | |
| JP2008546174A5 (ja) | ||
| JP2008541441A (ja) | 傾斜コンタクトパッドを有するシリコンチップ及びそのようなチップを備えた電子モジュール | |
| US10125012B2 (en) | MEMS device | |
| TWI445468B (zh) | 具有小厚度之電腦模組及其製造方法 | |
| JP2020123597A (ja) | 半導体装置および半導体装置の製造方法 | |
| EP3772223A1 (en) | Wireless earphone | |
| US20080081150A1 (en) | Electronic device and method of manufacturing the same | |
| JP2008245111A (ja) | マイクロホン、これを用いた電子機器の組み立て方法及び携帯端末 | |
| US7315086B2 (en) | Chip-on-board package having flip chip assembly structure and manufacturing method thereof | |
| KR100908452B1 (ko) | 콘덴서 마이크로폰 | |
| CN110817789B (zh) | 组合传感器及其制作方法 | |
| CN103260125A (zh) | 芯片封装结构及其制造方法 | |
| US10260974B2 (en) | Electronic part with sensor exposed to ambient air | |
| US6771786B1 (en) | Hearing aid including an integrated circuit | |
| CN211265463U (zh) | 一种半导体装置 | |
| JP4569366B2 (ja) | 接続装置 | |
| JP2016212778A (ja) | デュアルインターフェース通信媒体 | |
| JP2004085203A (ja) | 静電容量型加速度センサおよびその製造方法 | |
| KR101352605B1 (ko) | 지문 인식용 반도체 패키지 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061108 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080822 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080826 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081024 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081118 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090116 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20090126 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20090313 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20100106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20100106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101004 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101109 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131119 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4628008 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |