KR101352605B1 - 지문 인식용 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 지문 인식용 반도체 패키지는, 제 1 의 신호라인용 비아가 형성된 제 1 베이스와, 상기 제 1 베이스의 소정 위치에 접착된 반도체 다이와, 상기 반도체 다이의 다이 패드와 상기 제 1 베이스 상의 전극 패드 간을 연결하는 와이어와, 제 2 의 신호라인용 비아가 형성되며, 캐비티 내에 상기 반도체 다이를 수용하는 형태로 상기 제 1 베이스 상에 적층된 제 2 베이스와, 제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되어, 상기 제 2 베이스 상에 적층된 제 3 베이스를 포함할 수 있다.

Description

지문 인식용 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE FOR FINGERPRINT RECOGNITION AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 다층 PCB 구조와 와이어 본딩을 이용한 지문 인식 센서용 패키지로서 저가격화 및 상대적으로 많은 수의 입출력 전극을 실현하는데 적합한 지문 인식용 반도체 패키지 및 그 제조 방법에 관한 것이다.
근래 들어, 전자 정보 통신 기술의 발달은 정보의 비밀성 보장을 더욱 크게 요구하고 있는 추세인데, 이러한 정보의 비밀성 보장을 위한 하나의 방편으로써 지문이 인식하는 기법(지문 인식 장치)이 다양한 분야에서 적용 및 주목받고 있다.
잘 알려진 바와 같이, 지문 인식 장치는 지문 인식 센서 반도체로서 제조될 수 있으며, 이러한 지문 인식 센서 반도체는 지문 인식용 반도체 패키지로 제작되어 고정형 기기(예컨대, 출입문 등) 또는 휴대형 기기(예컨대, 휴대폰, 스마트폰, 스마트패드, 태블릿 PC 등과 같은 휴대 단말 등) 등에 장착(탑재)될 수 있다.
도 1은 종래의 전형적인 지문 인식용 반도체 패키지의 단면도로서, 크게 구분해 볼 때, 베이스(110), 반도체 다이(120) 및 솔더볼(130) 등을 포함한다.
도 1을 참조하면, 베이스(110)는, 예컨대 PCB를 나타내는 것으로, 그 내부가 도전성 물질로 각각 매립된 다수의 신호라인용 비아(112)들과 화살표로서 표시된 센싱 측에 센서층(114)이 형성되는 구조를 갖는다.
또한, 반도체 다이(120)는, 센서층(114)을 통해 센싱되어 비아 등의 신호라인을 통해 유입되는 센싱신호를 처리하는 것으로, 솔더범프(122)를 통해 베이스(110)의 타단(센서층(114)의 대향 측)에 접착되는데, 이러한 반도체 다이(120)에 형성되는 다이 패드(도시 생략)는 베이스(110)의 하단에 형성된 전극 패드(도시 생략)들과 전기적으로 접속되고, 일부의 전극 패드는 일부의 신호라인용 비아에 연결되는 구조를 갖는다.
그리고, 일부의 신호 라인용 비아(112)의 타측(센서층(114)의 대향 측)에는 도시 생략된 기판과의 물리적/전기적인 접속을 위한 솔더볼(130)이 형성되는 구조를 갖는다.
즉, 종래의 지문 인식용 반도체 패키지는 반도체 다이가 솔더범프를 통해 베이스에 접착되고, 패키지가 볼 그리드 어레이(BGA)를 통해 회로 기판에 접착되는 구조는 갖는다.
대한민국 공개특허 제2012-0106629호(공개일 : 2012. 09. 26.)
그러나, 솔더범프와 볼 그리드 어레이를 이용하는 종래의 지문 인식용 반도체 패키지는 BGA 공정으로 인해 그 공정비용이 상대적으로 비싸고, 입출력 카운트의 증가에 상대적인 제약이 수반되며, 또한 구조적인 불안정성이 수반되는 문제점을 갖는다.
본 발명은, 일 관점에 따라, 제 1 의 신호라인용 비아가 형성된 제 1 베이스와, 상기 제 1 베이스의 소정 위치에 접착된 반도체 다이와, 상기 반도체 다이의 다이 패드와 상기 제 1 베이스 상의 전극 패드 간을 연결하는 와이어와, 제 2 의 신호라인용 비아가 형성되며, 캐비티 내에 상기 반도체 다이를 수용하는 형태로 상기 제 1 베이스 상에 적층된 제 2 베이스와, 제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되어, 상기 제 2 베이스 상에 적층된 제 3 베이스를 포함하는 지문 인식용 반도체 패키지를 제공한다.
본 발명은, 다른 관점에 따라, 접착제를 통해 제 1 의 신호라인용 비아가 형성된 제 1 베이스 상의 소정 위치에 반도체 다이를 접착하는 단계와, 상기 반도체 다이의 다이 패드와 상기 제 1 베이스 상의 전극 패드 간을 와이어로 본딩하는 단계와, 제 2 의 신호라인용 비아가 형성된 제 2 베이스의 캐비티에 상기 반도체 다이를 수용하는 형태로 상기 제 1 베이스 상에 적층하는 단계와, 제 3 의 신호라인용 비아의 일측과 연결되는 지문 감지를 위한 센서층이 형성된 제 3 베이스를 상기 제 2 베이스 상에 적층하는 단계를 포함하는 지문 인식용 반도체 패키지 제조 방법을 제공하다.
본 발명은, 또 다른 관점에 따라, 제 1 의 신호라인용 비아가 형성된 제 1 베이스와, 제 2 의 신호라인용 비아가 형성되고, 캐비티가 형성되어, 상기 제 1 베이스 상에 적층된 제 2 베이스와, 제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되어, 상기 제 2 베이스 상에 적층되는 제 3 베이스와, 상기 제 3 의 신호라인용 비아의 타측의 소정 위치에서 상기 캐비티에 수용되는 형태로 접착된 반도체 다이와, 상기 반도체 다이의 다이 패드와 상기 제 3 베이스의 전극 패드 간을 연결하는 와이어를 포함하는 지문 인식용 반도체 패키지를 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 의 신호라인용 비아가 형성된 제 1 베이스를 준비하는 단계와, 제 2 의 신호라인용 비아가 형성되고, 캐비티가 형성된 제 2 베이스를 상기 제 1 베이스 상에 적층하는 단계와, 제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되며, 접착제를 통해 상기 제 3 의 신호라인용 비아의 타측의 소정 위치에 반도체 다이가 접착되며, 상기 반도체 다이의 다이 패드와 상기 제 3 의 신호라인용 비아에 연결된 전극 패드 간을 연결하는 와이어가 형성된 제 3 베이스를 준비하는 단계와, 상기 반도체 다이가 상기 캐비티에 수용되도록 정렬시켜 상기 제 3 베이스를 상기 제 2 베이스 상에 적층하는 단계를 포함하는 지문 인식용 반도체 패키지 제조 방법을 제공한다.
본 발명은, 또 다른 관점에 따라, 제 1 의 신호라인용 비아가 형성된 제 1 베이스를 준비하는 단계와, 제 2 의 신호라인용 비아가 형성되고, 캐비티가 형성된 제 2 베이스를 준비하는 단계와, 제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되며, 접착제를 통해 상기 제 3 의 신호라인용 비아의 타측의 소정 위치에 반도체 다이가 접착되며, 상기 반도체 다이의 다이 패드와 상기 제 3 의 신호라인용 비아에 연결된 전극 패드 간을 연결하는 와이어가 형성된 제 3 베이스를 준비하는 단계와, 상기 반도체 다이가 상기 캐비티에 수용되도록 정렬시켜 상기 제 3 베이스 를 상기 제 2 베이스의 일측에 접착하는 단계와, 상기 반도체 다이가 수용된 상기 캐비티를 몰딩 부재로 몰딩하는 단계와, 상기 제 1 베이스를 상기 제 2 베이스의 타측에 접착하는 단계를 포함하는 지문 인식용 반도체 패키지 제조 방법을 제공한다.
본 발명은, 다층 PCB 구조와 와이어 본딩을 이용하여 지문 인식용 반도체 패키지를 제작함으로써, 전체 패키지의 저가격화를 실현할 수 있고, 입출력 카운트의 개수를 상대적으로 증가시킬 수 있으며, 또한 안정화된 패키지 구조를 실현할 수 있다.
또한, 본 발명은 중간층 PCB의 캐비티를 통해 반도체 다이의 위치를 정의할 수 있도록 함으로써, 반도체 다이의 접착 위치 변경을 유연하게 적용할 수 있다.
도 1은 종래의 전형적인 지문 인식용 반도체 패키지의 단면도,
도 2는 본 발명의 일실시 예에 따른 지문 인식용 반도체 패키지의 단면도,
도 3a 내지 3e는 본 발명의 일실시 예에 따라 지문 인식용 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도,
도 4는 본 발명의 다른 실시 예에 따른 지문 인식용 반도체 패키지의 단면도,
도 5a 내지 5d는 본 발명의 다른 실시 예에 따라 지문 인식용 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도.
먼저, 아래의 본 발명을 설명함에 있어서 공지 기능 또는 구성 등에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들인 것으로, 이는 사용자, 운용자 등의 의도 또는 관례 등에 따라 달라질 수 있음은 물론이다. 그러므로, 그 정의는 본 명세서의 전반에 걸쳐 기술되는 기술사상을 토대로 이루어져야 할 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
[실시 예1]
도 2는 본 발명의 일실시 예에 따른 지문 인식용 반도체 패키지의 단면도로서, 크게 구분해 볼 때, 제 1 베이스(210), 제 2 베이스(230) 및 제 3 베이스(240)가 순차 적층되고, 제 2 베이스(230)의 캐비티(234)가 위치하는 제 1 베이스(210) 상의 소정 위치에 반도체 다이(220)가 접착되는 구조를 갖는다. 여기에서, 제 1 베이스 내지 제 3 베이스(210, 220, 240) 각각은, 예컨대 각각의 PCB를 나타내는 것으로, 본 실시 예의 지문 인식용 반도체 패키지는 3층의 PCB 구조를 가질 수 있다.
도 2를 참조하면, 제 1 베이스(210)에는 그 내부가 도전성 물질로 각각 매립된 다수의 제 1 의 신호라인용 비아(212)들이 형성되고, 제 1 베이스(210)의 하부와 상부 각각에는 각 비아들과 물리적으로 연결되는 전극 라인, 즉 임의의 패턴을 갖는 전극 라인들(도시 생략)이 형성되며, 하부의 전극 라인에는 도시 생략된 회로 기판과의 접착(접속)을 위한 다수의 랜드(214)들이 형성되어 있다. 여기에서, 본 실시 예의 지문 인식용 반도체 패키지는 다수의 랜드를 이용하는 LGA(랜드 그리드 어레이) 혹은 BGA(볼 그리드 어레이) 공정을 통해 회로 기판에 장착(탑재)될 수 있다.
또한, 제 1 베이스(210) 상의 소정 위치에는 접착제, 예컨대 솔더 페이스트 또는 에폭시 페이스트 등과 같은 접착제를 이용하는 접착 공정을 통해 반도체 다이(220)가 접착된다. 여기에서, 접착제는, 예컨대 스크린 프린팅 공정 등을 통해 형성될 수 있다. 그리고, 와이어(222)가 반도체 다이(220)의 다이 패드(도시 생략)와 제 1 베이스(210) 상의 전극 패드(도시 생략) 간을 연결하는데, 이러한 와이어(222)로서는, 예컨대 구리 와이어가 적용될 수 있다.
다음에, 제 2 베이스(230)에는 그 내부가 도전성 물질로 각각 매립된 다수의 제 2 의 신호라인용 비아(232)들이 형성되고, 제 1 베이스(210) 상에 형성된 반도체 다이(220)와 와이어(222)를 수용(또는 수납)할 수 있는 크기 및 구조를 갖는 캐비티(234)가 형성되는데, 이러한 제 2 베이스(230)는 임의의 패턴을 갖는 전극 라인 및 전극 패드들(도시 생략)을 그 사이에 게재하여 캐비티(234)가 제 1 베이스(210) 상에 접착된 반도체 다이(220)와 와이어(222)를 수용하는 형태로 제 1 베이스(210) 상에 적층된다.
여기에서, 반도체 다이(220)와 와이어(222)를 수용하는 캐비티(234)는, 예컨대 원형 형상이나 직각 형상 등으로 형성될 수 있다.
다시, 제 3 베이스(240)에는 그 내부가 도전성 물질로 각각 매립된 다수의 제 3 의 신호라인용 비아(242)들이 형성되고, 제 3 의 신호라인용 비아(242)들의 일측(화살표로서 표시된 센싱 측)에 지문 감지(센싱)를 위한 센서층(244)이 형성되는데, 이러한 제 3 베이스(240)는 임의의 패턴을 갖는 전극 라인 및 전극 패드들(도시 생략)을 그 사이에 게재하여 제 2 베이스(230) 상에 적층되는 구조를 갖는다. 여기에서, 비록 도시는 생략되었으나, 센서층(234) 상에는 보호층이 더 형성될 수 있다.
한편, 본 실시 예의 지문 인식용 반도체 패키지는 반도체 다이(220)와 와이어(222)를 제 2 베이스(230) 상에 형성된 캐비티(234)에 수용하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 필요 또는 용도에 따라 반도체 다이(220)와 와이어(222)가 수용되는 캐비티(234)를 몰딩부재(예컨대, 몰딩 컴파운드)로 몰딩하는 구조로 적용할 수도 있음은 물론이다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예의 지문 인식용 반도체 패키지를 제조하는 일련의 과정들에 대하여 설명한다.
도 3a 내지 3e는 본 실시 예에 따라 지문 인식용 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 3a를 참조하면, 다수의 제 1 의 신호라인용 비아(212)들과 각 비아의 타측(즉, 반도체 다이 접착면의 대향 측)에 각각의 랜드(214)가 형성된 제 1 베이스(210)를 준비하는데, 이러한 제 1 베이스(210)는, 예컨대 선택적인 제거 공정을 실시하여 제 1 베이스(210)에 다수의 비아홀을 형성하고, 각 비아홀에 도전성 물질을 매립하여 다수의 제 1 의 신호라인용 비아(212)들을 형성하며, 제 1 베이스(210)의 상부 및 하부에 임의의 패턴을 갖는 전극 라인(비아들과 연결되는 전극 라인)을 각각 형성하고, 하부 전극 라인 측에 다수의 랜드(214)를 형성하는 공정들을 통해 준비될 수 있다.
다음에, 스크린 프린팅 공정 등과 같은 프린팅 공정을 실시하여 반도체 다이가 접착될 제 1 베이스(210) 상의 목표 위치에 접착제, 예컨대 솔더 페이스트 또는 에폭시 페이스트 등과 같은 접착제(도시 생략)를 형성하고, 그 접착제 상에 반도체 다이(220)를 정렬시킨 후 접착 공정을 실시함으로써, 일예로서 도 3b에 도시된 바와 같이, 제 1 베이스(210) 상의 목표 위치에 반도체 다이(220)를 접착시킨다.
다시, 와이어 본딩 공정, 예컨대 구리 와이어 본딩 공정을 실시함으로써, 일예로서 도 3c에 도시된 바와 같이, 반도체 다이(220)의 다이 패드(도시 생략)와 제 1 베이스(210) 상의 전극 패드(도시 생략) 간을 와이어(222)로 연결(본딩)시킨다.
이어서, 다수의 제 2 의 신호라인용 비아(232)들과 캐비티(234)가 형성된 제 2 베이스(230)를 준비하는데, 이러한 제 2 베이스(230)는, 예컨대 선택적인 제거 공정을 실시하여 제 2 베이스(230)에 다수의 비아홀을 형성하고, 각 비아홀에 도전성 물질을 매립하여 다수의 제 2 의 신호라인용 비아(232)들을 형성하며, 선택적인 식각 공정을 진행하여 제 2 베이스(230)의 일부를 선택적으로 제거함으로써 제 1 베이스(210) 상의 목표 위치에 접착된 반도체 다이(220)와 와이어(222)를 수용하기 위한 캐비티(234)를 형성하고, 다수의 비아와 캐비티가 형성된 제 2 베이스(230)의 상부 및 하부에 임의의 패턴을 갖는 전극 라인(비아들과 연결되는 전극 라인)을 각각 형성하는 공정들을 통해 준비될 수 있다.
여기에서, 다수의 제 2 의 신호라인용 비아(232)들의 형성 공정과 캐비티(234)의 형성 공정은 그 공정 순서가 서로 바꾸어 진행될 수도 있다.
이후, 제 2 베이스(230)에 형성된 캐비티(234)에 반도체 다이(220)와 와이어(222)가 수용되도록 위치 정렬시킨 후 적층 공정을 실시함으로써, 일예로서 도 3d에 도시된 바와 같이, 제 1 베이스(210) 상에 제 2 베이스(230)를 적층시킨다.
다음에, 다수의 제 3 의 신호라인용 비아(242)들이 형성되고, 제 3 의 신호라인용 비아(242)들의 일측(도 3e에서 화살표로서 표시된 센싱 측)에 지문 감지(센싱)를 위한 센서층(244)이 형성된 제 3 베이스(240)를 준비하는데, 이러한 제 3 베이스(240)는, 예컨대 선택적인 제거 공정을 실시하여 제 3 베이스(240)에 다수의 비아홀을 형성하고, 각 비아홀에 도전성 물질을 매립하여 다수의 제 3 의 신호라인용 비아(242)들을 형성하며, 제 3 의 신호라인용 비아(242)들의 일측(화살표로서 표시된 센싱 측)에 지문 감지(센싱)를 위한 센서층(244)을 형성하고, 제 3 베이스(240)의 하부(센서층의 대향 측)에 임의의 패턴을 갖는 전극 라인(비아들과 연결되는 전극 라인)을 각각 형성하는 공정들을 통해 준비될 수 있다.
이어서, 제 2 베이스(230) 상의 목표 위치에 제 3 베이스(240)를 정렬시킨 후 적층 공정을 실시하여, 제 2 베이스(230) 상에 제 3 베이스(240)를 적층시킴으로써, 일예로서 도 3e에 도시된 바와 같은 구조를 갖는 지문 인식용 반도체 패키지의 제작을 완료한다.
한편, 본 실시 예에서는 제 1 베이스 상에 제 2 베이스를 적층시키고, 이후 제 2 베이스 상에 제 3 베이스를 바로 적층시키는 것으로 하여 설명하였으나, 본 실시예가 반드시 이에 한정되는 것은 아니며, 제 2 베이스 상에 제 3 베이스를 적층시키기 전에 반도체 다이와 와이어를 수용하는 캐비티를 몰딩부재로 몰딩하는 공정을 추가적으로 실시할 수도 있음은 물론이다.
[실시 예2]
도 4는 본 발명의 다른 실시 예에 따른 지문 인식용 반도체 패키지의 단면도로서, 크게 구분해 볼 때, 제 1 베이스(410), 제 2 베이스(420) 및 제 3 베이스(430)가 순차 적층되고, 제 2 베이스(420)의 캐비티(424)가 위치하는 제 3 베이스(430) 하단의 소정 위치에 반도체 다이(440)가 접착되는 구조를 갖는다. 여기에서, 제 1 베이스 내지 제 3 베이스(410, 420, 430) 각각은, 예컨대 각각의 PCB를 나타내는 것으로, 본 실시 예의 지문 인식용 반도체 패키지는, 전술한 실시 예1에서와 마찬가지로, 3층의 PCB 구조를 가질 수 있다.
즉, 본 실시 예의 지문 인식용 반도체 패키지는, 제 1 베이스 상에 반도체 다이를 접착시키는 전술한 실시 예1과는 달리, 제 3 베이스의 하단 부분에 반도체 다이를 접착시킨다는 점에서 차이를 가지며, 이러한 차이로 인해 본 실시 예의 지문 인식용 반도체 패키지는, 전술한 실시 예1과 비교할 때 센서층과 반도체 다이 간의 신호라인이 상대적으로 짧아지는 효과가 있으며, 이러한 효과로 인한 노이즈의 유입 감소로 인해 지문 인식을 위한 센싱 감도를 보다 증진시키는 부수적인 효과를 얻을 수 있다.
도 4를 참조하면, 제 1 베이스(410)에는 그 내부가 도전성 물질로 각각 매립된 다수의 제 1 의 신호라인용 비아(412)들이 형성되고, 제 1 베이스(410)의 하부와 상부 각각에는 신호라인용 비아들과 물리적으로 연결되는 전극 라인, 즉 임의의 패턴을 갖는 전극 라인들(도시 생략)이 형성되며, 하부의 전극 라인에는 도시 생략된 회로 기판과의 접착(접속)을 위한 다수의 랜드(414)들이 형성되어 있다. 여기에서, 본 실시 예의 지문 인식용 반도체 패키지는 다수의 랜드를 이용하는 LGA(랜드 그리드 어레이) 혹은 BGA(볼 그리드 어레이) 공정을 통해 회로 기판에 장착(탑재)될 수 있다.
또한, 제 2 베이스(420)에는 그 내부가 도전성 물질로 각각 매립된 다수의 제 2 의 신호라인용 비아(422)들이 형성되고, 제 3 베이스(430)의 하단에 형성되는 반도체 다이(440)와 와이어(442)를 수용(또는 수납)할 수 있는 크기 및 구조를 갖는 캐비티(424)가 형성되는데, 이러한 제 2 베이스(420)는 임의의 패턴을 갖는 전극 라인 및 전극 패드들(도시 생략)을 그 사이에 게재하여 캐비티(424)가 제 3 베이스(430)의 하단에 접착된 반도체 다이(440)와 와이어(442)를 수용하는 형태로 제 1 베이스(410) 상에 적층된다.
여기에서, 반도체 다이(440)와 와이어(442)를 수용하는 캐비티(424)는, 예컨대 원형 형상이나 직각 형상 등으로 형성될 수 있다.
다음에, 제 3 베이스(430)에는 그 내부가 도전성 물질로 각각 매립된 다수의 제 3 의 신호라인용 비아(432)들이 형성되고, 제 3 의 신호라인용 비아(432)들의 일측(화살표로서 표시된 센싱 측)에 지문 감지(센싱)를 위한 센서층(434)이 형성되는데, 이러한 제 3 베이스(430)는 임의의 패턴을 갖는 전극 라인 및 전극 패드들(도시 생략)을 그 사이에 게재하여 제 2 베이스(420) 상에 적층되는 구조를 갖는다. 여기에서, 비록 도시는 생략되었으나, 센서층(434) 상에는 보호층이 더 형성될 수 있다.
또한, 제 3 베이스(430)의 하단 소정 위치에는 접착제, 예컨대 솔더 페이스트 또는 에폭시 페이스트 등과 같은 접착제를 이용하는 접착 공정을 통해 반도체 다이(440)가 접착된다. 여기에서, 접착제는, 예컨대 스크린 프린팅 공정 등을 통해 형성될 수 있다. 그리고, 와이어(442)가 반도체 다이(440)의 다이 패드(도시 생략)와 제 3 베이스(430) 상의 전극 패드(도시 생략) 간을 연결하는데, 이러한 와이어(442)로서는, 예컨대 구리 와이어가 적용될 수 있다.
다음에, 상술한 바와 같은 구조를 갖는 본 실시 예의 지문 인식용 반도체 패키지를 제조하는 일련의 과정들에 대하여 설명한다.
도 5a 내지 5d는 본 발명의 다른 실시 예에 따라 지문 인식용 반도체 패키지를 제작하는 주요 과정을 도시한 공정 순서도이다.
도 5a를 참조하면, 다수의 제 1 의 신호라인용 비아(412)들과 각 비아의 타측(즉, 제 2 베이스의 대향 측)에 각각의 랜드(414)가 형성된 제 1 베이스(410)를 준비하는데, 이러한 제 1 베이스(410)는, 예컨대 선택적인 제거 공정을 실시하여 제 1 베이스(410)에 다수의 비아홀을 형성하고, 각 비아홀에 도전성 물질을 매립하여 다수의 제 1 의 신호라인용 비아(412)들을 형성하며, 제 1 베이스(410)의 상부 및 하부에 임의의 패턴을 갖는 전극 라인(비아들과 연결되는 전극 라인)을 각각 형성하고, 하부 전극 라인 측에 다수의 랜드(414)를 형성하는 공정들을 통해 준비될 수 있다.
다음에, 다수의 제 2 의 신호라인용 비아(422)들과 캐비티(424)가 형성된 제 2 베이스(420)를 준비하는데, 이러한 제 2 베이스(420)는, 예컨대 선택적인 제거 공정을 실시하여 제 2 베이스(420)에 다수의 비아홀을 형성하고, 각 비아홀에 도전성 물질을 매립하여 다수의 제 2 의 신호라인용 비아(422)들을 형성하며, 선택적인 식각 공정을 진행하여 제 2 베이스(420)의 일부를 선택적으로 제거함으로써 후속하는 공정을 통해 제 3 베이스(430)의 하단 목표 위치에 접착될 반도체 다이(440)와 와이어(442)를 수용하기 위한 캐비티(424)를 형성하고, 다수의 비아와 캐비티가 형성된 제 2 베이스(420)의 상부 및 하부에 임의의 패턴을 갖는 전극 라인(비아들과 연결되는 전극 라인)을 각각 형성하는 공정들을 통해 준비될 수 있다.
여기에서, 다수의 제 2 의 신호라인용 비아(422)들의 형성 공정과 캐비티(424)의 형성 공정은 그 공정 순서가 서로 바꾸어 진행될 수도 있다.
이후, 제 2 베이스(420)를 제 1 베이스(410) 상의 목표 위치에 정렬시킨 후 적층 공정을 실시함으로써, 일예로서 도 5b에 도시된 바와 같이, 제 1 베이스(410) 상에 제 2 베이스(420)를 적층시킨다.
다시, 다수의 제 3 의 신호라인용 비아(432)들이 형성되고, 제 3 의 신호라인용 비아(432)들의 일측(지문 센싱 측)에 지문 감지(센싱)를 위한 센서층(434)이 형성된 제 3 베이스(430)를 준비한다.
예컨대, 선택적인 제거 공정을 실시하여 제 3 베이스(430)에 다수의 비아홀을 형성하고, 각 비아홀에 도전성 물질을 매립하여 다수의 제 3 의 신호라인용 비아(432)들을 형성하며, 제 3 의 신호라인용 비아(432)들의 일측(도 5d에서 화살표로서 표시된 센싱 측)에 지문 감지(센싱)를 위한 센서층(434)을 형성하고, 제 3 베이스(430)의 하부(센서층의 대향 측)에 임의의 패턴을 갖는 전극 라인(비아들과 연결되는 전극 라인)을 각각 형성한다.
이어서, 스크린 프린팅 공정 등과 같은 프린팅 공정을 실시하여 반도체 다이가 접착될 제 3 베이스(430)의 하단 목표 위치에 접착제, 예컨대 솔더 페이스트 또는 에폭시 페이스트 등과 같은 접착제(도시 생략)를 형성하고, 그 접착제 상에 반도체 다이(440)를 정렬시킨 후 접착 공정을 실시함으로써, 일예로서 도 5c에 도시된 바와 같이, 제 3 베이스(430)의 하단 목표 위치에 반도체 다이(440)를 접착시키며, 다시 와이어 본딩 공정, 예컨대 구리 와이어 본딩 공정을 실시함으로써, 반도체 다이(440)의 다이 패드(도시 생략)와 제 3 베이스(430)의 하단 전극 패드(도시 생략) 간을 와이어(442)로 연결(본딩)시킨다.
이후, 제 2 베이스(420)에 형성된 캐비티(424)에 반도체 다이(440)와 와이어(442)가 수용되도록 위치 정렬시킨 후 적층 공정을 실시하여, 제 2 베이스(420) 상에 제 3 베이스(430)를 적층시킴으로써, 일예로서 도 5d에 도시된 바와 같은 구조를 갖는 지문 인식용 반도체 패키지의 제작을 완료한다.
한편, 본 실시 예에서는 제 1 베이스 상에 제 2 베이스를 적층시키고, 이후 제 2 베이스 상에 제 3 베이스를 적층시키는 것으로 하여 설명하였으나, 본 실시예가 반드시 이에 한정되는 것은 아니며, 제 2 베이스를 반도체 다이와 와이어가 형성된 제 3 베이스에 접착하고, 반도체 다이와 와이어를 수용하는 제 2 베이스의 캐비티를 몰딩부재로 몰딩하며, 이후 제 1 베이스와 제 2 베이스의 타측(제 3 베이스의 대향 측)을 접착하는 방식으로 제작할 수도 있음은 물론이다.
이상의 설명은 본 발명의 기술사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 등이 가능함을 쉽게 알 수 있을 것이다. 즉, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것으로서, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다.
따라서, 본 발명의 보호 범위는 후술되는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
210, 410 : 제 1 베이스
212, 412 : 제 1 의 신호라인용 비아
220, 440 : 반도체 다이
222, 442 : 와이어
230, 420 : 제 2 베이스
232, 422 : 제 2 의 신호라인용 비아
234, 424 : 캐비티
240, 430 : 제 3 베이스
242, 432 : 제 3 의 신호라인용 비아
244, 434 : 센서층

Claims (14)

  1. 제 1 의 신호라인용 비아가 형성된 제 1 베이스와,
    상기 제 1 베이스의 소정 위치에 접착된 반도체 다이와,
    상기 반도체 다이의 다이 패드와 상기 제 1 베이스 상의 전극 패드 간을 연결하는 와이어와,
    제 2 의 신호라인용 비아가 형성되며, 캐비티 내에 상기 반도체 다이를 수용하는 형태로 상기 제 1 베이스 상에 적층된 제 2 베이스와,
    제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되어, 상기 제 2 베이스 상에 적층된 제 3 베이스
    를 포함하는 지문 인식용 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 패키지는,
    상기 반도체 다이가 수용된 상기 캐비티를 매립하는 몰딩부재
    를 더 포함하는 지문 인식용 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 와이어는,
    구리 와이어인
    지문 인식용 반도체 패키지.
  4. 접착제를 통해 제 1 의 신호라인용 비아가 형성된 제 1 베이스 상의 소정 위치에 반도체 다이를 접착하는 단계와,
    상기 반도체 다이의 다이 패드와 상기 제 1 베이스 상의 전극 패드 간을 와이어로 본딩하는 단계와,
    제 2 의 신호라인용 비아가 형성된 제 2 베이스의 캐비티에 상기 반도체 다이를 수용하는 형태로 상기 제 1 베이스 상에 적층하는 단계와,
    제 3 의 신호라인용 비아의 일측과 연결되는 지문 감지를 위한 센서층이 형성된 제 3 베이스를 상기 제 2 베이스 상에 적층하는 단계
    를 포함하는 지문 인식용 반도체 패키지 제조 방법.
  5. 제 4 항에 있어서,
    상기 제조 방법은,
    상기 제 2 베이스 상에 상기 제 3 베이스를 적층하기 전에, 상기 반도체 다이가 수용된 상기 캐비티를 몰딩 부재로 몰딩하는 단계
    를 더 포함하는 지문 인식용 반도체 패키지 제조 방법.
  6. 제 4 항에 있어서,
    상기 접착제는,
    솔더 페이스트 또는 에폭시 페이스트인
    지문 인식용 반도체 패키지 제조 방법.
  7. 제 6 항에 있어서,
    상기 접착제는,
    스크린 프린팅 공정을 통해 형성되는
    지문 인식용 반도체 패키지 제조 방법.
  8. 제 1 의 신호라인용 비아가 형성된 제 1 베이스와,
    제 2 의 신호라인용 비아가 형성되고, 캐비티가 형성되어, 상기 제 1 베이스 상에 적층된 제 2 베이스와,
    제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되어, 상기 제 2 베이스 상에 적층되는 제 3 베이스와,
    상기 제 3 의 신호라인용 비아의 타측의 소정 위치에서 상기 캐비티에 수용되는 형태로 접착된 반도체 다이와,
    상기 반도체 다이의 다이 패드와 상기 제 3 베이스의 전극 패드 간을 연결하는 와이어
    를 포함하는 지문 인식용 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 반도체 패키지는,
    상기 반도체 다이가 수용된 상기 캐비티를 매립하는 몰딩부재
    를 더 포함하는 지문 인식용 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 와이어는,
    구리 와이어인
    지문 인식용 반도체 패키지.
  11. 제 1 의 신호라인용 비아가 형성된 제 1 베이스를 준비하는 단계와,
    제 2 의 신호라인용 비아가 형성되고, 캐비티가 형성된 제 2 베이스를 상기 제 1 베이스 상에 적층하는 단계와,
    제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되며, 접착제를 통해 상기 제 3 의 신호라인용 비아의 타측의 소정 위치에 반도체 다이가 접착되며, 상기 반도체 다이의 다이 패드와 상기 제 3 의 신호라인용 비아에 연결된 전극 패드 간을 연결하는 와이어가 형성된 제 3 베이스를 준비하는 단계와,
    상기 반도체 다이가 상기 캐비티에 수용되도록 정렬시켜 상기 제 3 베이스를 상기 제 2 베이스 상에 적층하는 단계
    를 포함하는 지문 인식용 반도체 패키지 제조 방법.
  12. 제 11 항에 있어서,
    상기 접착제는,
    솔더 페이스트 또는 에폭시 페이스트인
    지문 인식용 반도체 패키지 제조 방법.
  13. 제 12 항에 있어서,
    상기 접착제는,
    스크린 프린팅 공정을 통해 형성되는
    지문 인식용 반도체 패키지 제조 방법.
  14. 제 1 의 신호라인용 비아가 형성된 제 1 베이스를 준비하는 단계와,
    제 2 의 신호라인용 비아가 형성되고, 캐비티가 형성된 제 2 베이스를 준비하는 단계와,
    제 3 의 신호라인용 비아가 형성되고, 상기 제 3 의 신호라인용 비아의 일측에 연결되는 지문 감지를 위한 센서층이 형성되며, 접착제를 통해 상기 제 3 의 신호라인용 비아의 타측의 소정 위치에 반도체 다이가 접착되며, 상기 반도체 다이의 다이 패드와 상기 제 3 의 신호라인용 비아에 연결된 전극 패드 간을 연결하는 와이어가 형성된 제 3 베이스를 준비하는 단계와,
    상기 반도체 다이가 상기 캐비티에 수용되도록 정렬시켜 상기 제 3 베이스 를 상기 제 2 베이스의 일측에 접착하는 단계와,
    상기 반도체 다이가 수용된 상기 캐비티를 몰딩 부재로 몰딩하는 단계와,
    상기 제 1 베이스를 상기 제 2 베이스의 타측에 접착하는 단계
    를 포함하는 지문 인식용 반도체 패키지 제조 방법.
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