JP2005293477A - メモリコントローラ - Google Patents

Abstract

【課題】 回路規模の大幅な増加を伴わずに、自由にパラメータを設定できるメモリコントローラを提供する。
【解決手段】 ＣＰＵ１からデータ信号ＤＴとして与えられる選択情報と加算情報をレジスタ１３Ａで保持し、選択信号ＳＬとしてセレクタ１４〜１６に共通に与えると共に、加算値ＶＡとして加算器１７〜１９へ共通に与える。各セレクタ１４〜１６では、選択信号ＳＬに従って複数の入力データの中から、それぞれ１つのデータが選択される。各セレクタ１４〜１６から出力されたデータは、それぞれ加算器１７〜１９において加算値ＶＡが加算され、その加算結果の値が、それぞれアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦのパラメータとしてステートマシン１１に与えられる。
【選択図】 図１

Description

本発明は、中央処理装置（ＣＰＵ：Central Processing Unit)とＳＲＡＭ(Static Random Access Memory）やＲＯＭ(Read Only Memory)等の記憶装置の間で、読み書き動作のタイミング制御を行う汎用のメモリコントローラ、特にそのアクセスパラメータの設定に関するものである。

図２（ａ），（ｂ）は、従来のメモリコントローラの説明図である。
図２（ａ）に示すように、メモリコントローラ１０は、動作タイミングが異なるＣＰＵ１とＳＲＡＭ２等のメモリの間で読み書き動作のタイミング制御を行うもので、主要構成要素であるステートマシン１１に加えて、デコーダ１２、レジスタ１３、及びセレクタ１４〜１６を備えている。

ステートマシン１１は、現在保持している状態（ステート）と与えられる信号（イベント）に対応して、予め定められている次の状態へ遷移する論理回路である。ステートマシン１１には、ＣＰＵ１側から、読み書き制御信号ＲＷとアドレス信号ＡＤの内の下位アドレスＡＤＬに加えて、上位アドレスＡＤＵをデコーダ１２で解読して得られたチップ選択信号ＣＳ１が与えられるようになっている。ステートマシン１１からＳＲＡＭ２には、このＳＲＡＭ２の特性に応じてタイミングが制御された読み書き制御信号ＭＲＷ、チップ選択信号ＭＣＳ、及びアドレス信号ＭＡＤを出力するようになっている。また、ＣＰＵ１に入出力されるデータ信号ＤＴは、このステートマシン１１によってタイミングが制御され、データ信号ＭＤＴとしてＳＲＡＭ２に入出力されるようになっている。このステートマシン１１は、ＣＰＵ１と共通のクロック信号ＣＫによって、動作タイミングが制御されるようになっている。

デコーダ１２は、上位アドレスＡＤＵを解読してＳＲＡＭ２に対応するチップ選択信号ＣＳ１を出力するほか、このメモリコントローラ１０中のレジスタ１３に対応するチップ選択信号ＣＳ２を出力するようになっている。レジスタ１３は、チップ選択信号ＣＳ２で選択されて読み書き制御信号ＲＷで書き込みが指定されたときに、クロック信号ＣＫのタイミングに従って、ＣＰＵ１から出力されるデータ信号ＤＴを記憶するものである。レジスタ１３の記憶内容は、選択信号ＳＬとしてセレクタ１４〜１６へ与えられるようになっている。

セレクタ１４〜１６は、それぞれ４つの入力データの内から、選択信号ＳＬで指定されたデータを選択してステートマシン１１に与えるものである。例えば、セレクタ１４は、選択信号ＳＬが“０”と“１”のときにはデータ“１”をアドレスセットアップ値ＡＳＵとしてステートマシン１１に与え、選択信号ＳＬが“２”と“３”のときにはデータ“２”をアドレスセットアップ値ＡＳＵとして与える。セレクタ１５は、選択信号ＳＬの“０”，“１”，“２”，“３”に対応して、それぞれデータ“１”，“２”，“３”，“５”を、アサートパルス幅ＡＰＷとしてステートマシン１１に与える。更に、セレクタ１６は、選択信号ＳＬの“０”，“１”，“２”，“３”に対応して、それぞれデータ“１”，“２”，“３”，“３”を、データオフ値ＤＯＦとしてステートマシン１１に与えるようになっている。

次に動作を説明する。
電源投入時の初期設定により、ＣＰＵ１によってＳＲＡＭ２の種別等が読み出され、このＳＲＡＭ２に応じたアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦの組み合わせを選択するための選択情報が、このＣＰＵ１からレジスタ１３に書き込まれる。ここでは、レジスタ１３に“１”が書き込まれたとする。これにより、セレクタ１４で入力データ“１”が選択され、アドレスセットアップ値ＡＳＵとしてステートマシン１１に与えられる。セレクタ１５では、入力データ“２”が選択され、アサートパルス幅ＡＰＷとしてステートマシン１１に与えられる。更に、セレクタ１６では、入力データ“２”が選択され、データオフ値ＤＯＦとしてステートマシン１１に与えられる。

次に、ＣＰＵ１からＳＲＡＭ２に対するアクセスが開始され、これらのアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦに基づいてタイミング制御が行われ、ＳＲＡＭ２に対する読み書きのアクセスが実行される。

図２（ｂ）の時刻Ｔ１におけるクロック信号ＣＫの立ち上がりで、このＳＲＡＭ２を指定するアドレス信号ＡＤと、読み書き制御信号ＲＷが出力される。アドレス信号ＡＤの上位アドレスＡＤＵはデコーダ１２で解読され、チップ選択信号ＣＳ１がステートマシン１１に与えられる。下位アドレスＡＤＬと読み書き制御信号ＲＷは、そのままステートマシン１１に与えられる。

時刻Ｔ２における次のクロック信号ＣＫの立ち上がりで、ステートマシン１１からＳＲＡＭ２に対するチップ選択信号ＭＣＳが出力される。また、ＣＰＵ１からデータ信号ＤＴの出力が開始され、このＣＰＵ１から出力されていたアドレス信号ＡＤと読み書き制御信号ＲＷは、この時点で停止される。

時刻Ｔ２から、アドレスセットアップ値ＡＳＵで指定された１クロック期間が経過すると、時刻Ｔ３におけるクロック信号ＣＫの立ち上がりで、ステートマシン１１からＳＲＡＭ２に対するアドレス信号ＭＡＤが出力される。

時刻Ｔ４における次のクロック信号ＣＫの立ち上がりで、ステートマシン１１からＳＲＡＭ２に対するデータ信号ＭＤＴが出力され、ＣＰＵ１とＳＲＡＭ２間のデータ転送が開始される。

時刻Ｔ３から、アサートパルス幅ＡＰＷで指定された２クロック期間が経過すると、時刻Ｔ５におけるクロック信号ＣＫの立ち上がりで、ステートマシン１１から出力されていたチップ選択信号ＭＣＳと読み書き制御信号ＭＲＷが停止する。

更に、時刻Ｔ５から、データオフ値ＤＯＦで指定された２クロック期間が経過すると、時刻Ｔ６におけるクロック信号ＣＫの立ち上がりで、ステートマシン１１から出力されていたデータ信号ＭＤＴが停止する。これにより、ＳＲＡＭ２のアドレスＭＡＤへのアクセスは完了する。

特開平５−１２８８３８号公報 特開平１１−２１９３１４号公報

しかしながら、前記メモリコントローラ１０は、設定可能なアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦの組み合わせが限定されていた。即ち、選択信号ＳＬ＝０のとき（ＡＳＵ＝１，ＡＰＷ＝１，ＤＯＦ＝１）、選択信号ＳＬ＝１のとき（ＡＳＵ＝１，ＡＰＷ＝２，ＤＯＦ＝２）、選択信号ＳＬ＝２のとき（ＡＳＵ＝２，ＡＰＷ＝３，ＤＯＦ＝３）、選択信号ＳＬ＝３のとき（ＡＳＵ＝２，ＡＰＷ＝５，ＤＯＦ＝３）の４種類しか選択することができず、かつ、パラメータの組み合わせが固定化されている。また、選択範囲を広げるためには、セレクタ１４〜１６の入力データ数を大幅に増加させる必要があり、回路規模が大きくなるという課題があった。

本発明は、回路規模の増加を抑制しつつ、自由なパラメータ設定が可能なメモリコントローラを提供することを目的としている。

本発明のメモリコントローラは、ＣＰＵと記憶装置の間で転送される制御信号、アドレス信号及びデータ信号のタイミングを与えられたパラメータに従って制御するステートマシンと、前記ＣＰＵから与えられた選択情報と加算情報を保持するレジスタと、前記選択情報に従って複数のデータの中から該当するデータを選択するセレクタと、前記セレクタで選択されたデータに前記加算情報を加算してその加算結果を前記パラメータとして前記ステートマシンに与える加算器とを備えたことを特徴としている。

本発明では、セレクタによって選択情報に従って複数のデータの中から該当するデータを選択し、このセレクタで選択されたデータに加算情報を加算してその加算結果をパラメータとしてステートマシンに与えるようにしている。これにより、回路規模を大幅に増加させることなく、ステートマシンに与えるパラメータの設定範囲を拡大することができるという効果がある。

ＣＰＵと記憶装置の間で転送される制御信号、アドレス信号及びデータ信号のタイミングを、アドレスセットアップ値、アサートパルス幅、及びデータオフ値の３つのパラメータに従って制御するステートマシンに対して、各パラメータに対応して設けられた３つのセレクタで、第１の選択情報に基づいてそれぞれ複数のデータの中から該当するデータを選択する。そして、３つのセレクタの内で第２の選択情報に該当するセレクタで選択されたデータには、加算情報を加算してパラメータとしてステートマシンへ与え、この第２の選択情報に該当しないセレクタで選択されたデータはそのままパラメータとしてステートマシンへ与える。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すメモリコントローラの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。

このメモリコントローラ１０Ａは、動作タイミングが異なるＣＰＵ１とＳＲＡＭ２やＲＯＭ等の記憶装置の間で読み書き動作のタイミング制御を行うもので、主要構成要素であるステートマシン１１に加えて、デコーダ１２、レジスタ１３Ａ、セレクタ１４〜１６、及び加算器１７〜１９を備えている。

ステートマシン１１は、現在保持している状態と与えられる信号に対応して、与えられたパラメータに従って、予め定められている次の状態へ遷移する論理回路である。ステートマシン１１には、ＣＰＵ１側から、読み書き制御信号ＲＷ等の制御信号及びアドレス信号ＡＤの内の下位アドレスＡＤＬに加えて、上位アドレスＡＤＵをデコーダ１２で解読して得られたチップ選択信号ＣＳ１が与えられるようになっている。

ステートマシン１１からＳＲＡＭ２には、このＳＲＡＭ２の特性に応じてタイミングが制御された読み書き制御信号ＭＲＷ、チップ選択信号ＭＣＳ、及びアドレス信号ＭＡＤを出力するようになっている。また、ＣＰＵ１に入出力されるデータ信号ＤＴは、このステートマシン１１によってタイミングが制御され、データ信号ＭＤＴとしてＳＲＡＭ２に入出力されるようになっている。なお、ステートマシン１１は、ＣＰＵ１と共通のクロック信号ＣＫによって、動作タイミングが制御されるようになっている。

デコーダ１２は、上位アドレスＡＤＵを解読してＳＲＡＭ２に対応するチップ選択信号ＣＳ１を出力するほか、このメモリコントローラ１０中のレジスタ１３Ａに対応するチップ選択信号ＣＳ２を出力するようになっている。

レジスタ１３Ａは、チップ選択信号ＣＳ２で選択されて読み書き制御信号ＲＷで書き込みが指定されたときに、クロック信号ＣＫのタイミングに従ってＣＰＵ１から出力されるデータ信号ＤＴを記憶するものである。このレジスタ１３Ａでは、ＣＰＵ１からデータ信号ＤＴとして与えられた、例えば２ビットの選択情報と２ビットの加算情報を記憶するようになっている。レジスタ１３Ａに記憶された選択情報は選択信号ＳＬとしてセレクタ１４〜１６へ与えられ、加算情報は加算値ＶＡとして加算器１７〜１９へ与えられるようになっている。

セレクタ１４〜１６は、それぞれ４つの入力データの内から、選択信号ＳＬで指定されたデータを選択して、それぞれ加算器１７〜１９に与えるものである。例えば、セレクタ１４は、選択信号ＳＬが“０”と“１”のときにはデータ“１”を選択し、選択信号ＳＬが“２”と“３”のときにはデータ“２”を選択して加算器１７に与える。セレクタ１５は、選択信号ＳＬの“０”，“１”，“２”，“３”に対応して、それぞれデータ“１”，“２”，“３”，“５”を選択して加算器１８に与える。更に、セレクタ１６は、選択信号ＳＬの“０”，“１”，“２”，“３”に対応して、それぞれデータ“１”，“２”，“３”，“３”を選択して加算器１９に与えるようになっている。

加算器１７〜１９は、それぞれセレクタ１４〜１６から与えられるデータと、レジスタ１３Ａから共通に与えられる加算値ＶＡを加算し、その加算結果をそれぞれアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦのパラメータとして、ステートマシン１１に与えるものである。

なお、アドレスセットアップ値ＡＳＵは、ＳＲＡＭ２に対するチップ選択信号ＭＣＳが出力されてから、このＳＲＡＭ２の記憶領域を指定するアドレス信号ＭＡＤが確定して出力されるまでのクロック数を設定するパラメータである。アサートパルス幅ＡＰＷは、アドレス信号ＭＡＤが出力されている期間のクロック数を設定するパラメータである。データオフ値ＤＯＦは、アドレス信号ＭＡＤの出力の停止から、ＳＲＡＭ２に対するデータバス上のデータ信号ＭＤＴが停止されるまでのクロック数を設定するパラメータである。

次に動作を説明する。
電源投入時の初期設定により、ＣＰＵ１によってＳＲＡＭ２の種別等が読み出され、このＳＲＡＭ２に応じたアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦのパラメータを設定するためのデータが、このＣＰＵ１からレジスタ１３に書き込まれる。ここでは、レジスタ１３Ａに選択情報として“１”が書き込まれ、加算情報として“２”が書き込まれたとする。これにより、レジスタ１３Ａから出力される選択信号ＳＬによって、セレクタ１４で入力データ“１”が選択され、加算値ＶＡに従って加算器１７で“２”が加算され、アドレスセットアップ値ＡＳＵとして“３”がステートマシン１１に与えられる。セレクタ１５では、入力データ“２”が選択され、加算器１８で“２”が加算され、アサートパルス幅ＡＰＷとして“４”がステートマシン１１に与えられる。更に、セレクタ１６では、入力データ“２”が選択され、加算器１９で“２”が加算され、データオフ値ＤＯＦとして“４”がステートマシン１１に与えられる。

次に、ＣＰＵ１からＳＲＡＭ２に対するアクセスが開始され、これらのアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦに基づいてタイミング制御が行われ、ＳＲＡＭ２に対する読み書きのアクセスが実行される。なお、ステートマシン１１は、図２中のものと同一であるので、その動作は設定されるアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦのパラメータが異なること以外は、前述の通りである。

以上のように、この実施例１のメモリコントローラは、セレクタ１４〜１６で選択された値に共通の加算値ＶＡを加算して、アドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦを生成する加算器１７〜１９を有している。これにより、簡単な回路構成でパラメータの範囲を拡大することができるという利点がある。

図３は、本発明の実施例２を示すメモリコントローラの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このメモリコントローラ１０Ｂは、主要構成要素であるステートマシン１１に加えて、デコーダ１２、レジスタ１３Ｂ、セレクタ１４〜１６，２０，２２〜２４、加算器２１、及び判定部２５〜２７を備えている。このうち、ステートマシン１１、デコーダ１２、及びセレクタ１４〜１７は、図１と同一である。

レジスタ１３Ｂは、チップ選択信号ＣＳ２で選択されて読み書き制御信号ＲＷで書き込みが指定されたときに、クロック信号ＣＫのタイミングに従ってデータ信号ＤＴを記憶するものである。レジスタ１３Ｂは、ＣＰＵ１からデータ信号ＤＴとして与えられた、例えば、それぞれ２ビットの第１及び第２の選択情報と、３ビットの加算情報を保持するようになっている。レジスタ１３Ｂに保持された第１の選択情報は選択信号ＳＬとしてセレクタ１４〜１６へ与えられ、第２の選択情報は選択信号ＳＬＢとしてセレクタ２０へ与えられ、加算情報は加算値ＶＡとして加算器２１へ与えられるようになっている。

セレクタ１４〜１６の出力側は、セレクタ２０，２２〜２４、加算器２１、及び判定部２５〜２７で構成されるパラメータ変更手段に接続されている。パラメータ変更手段は、セレクタ１４〜１６の内で選択信号ＳＬＢに該当するセレクタで選択されたデータにはレジスタ１３Ｂに保持された加算情報を加算してその加算結果をパラメータとしてステートマシン１１へ与え、この選択信号ＳＬＢに該当しないセレクタで選択されたデータはそのままパラメータとしてこのステートマシン１１へ与えるものである。

具体的には、セレクタ１４の出力側は、セレクタ２０の第１入力端子とセレクタ２２の第１入力端子に接続されている。セレクタ１５の出力側は、セレクタ２０の第２入力端子とセレクタ２３の第１入力端子に接続されている。セレクタ１６の出力側は、セレクタ２０の第３入力端子とセレクタ２４の第１入力端子に接続されている。セレクタ２０は、レジスタ１３Ｂから与えられる選択信号ＳＬＢの値“１”，“２”，“３”に従って、それぞれ第１〜第３入力端子を選択して出力するものである。セレクタ２０の出力信号は、加算器２１に与えられるようになっている。

加算器２１は、セレクタ２０から与えられるデータと、レジスタ１３Ｂから与えられる加算値ＶＡを加算し、その加算結果をセレクタ２２〜２４の第２入力端子に共通に与えるものである。判定部２５は選択信号ＳＬＢの値が“１”の時に、判定部２６は選択信号ＳＬＢの値が“２”の時に、判定部２７は選択信号ＳＬＢの値が“３”の時に、それぞれ判定信号をセレクタ２２〜２４に与えるものである。セレクタ２２〜２４は、判定信号が与えられていないときには第１入力端子を選択し、この判定信号が与えられたときには第２入力端子を選択するものである。セレクタ２２〜２４からは、それぞれアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦのパラメータが出力され、ステートマシン１１に与えられるようになっている。

次に動作を説明する。
電源投入時の初期設定により、ＣＰＵ１によってＳＲＡＭ２の種別等が読み出され、このＳＲＡＭ２に応じたアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦの組み合わせを選択するための第１及び第２の選択情報と遅延情報が、このＣＰＵ１からレジスタ１３に書き込まれる。ここでは、レジスタ１３Ｂに第１の選択情報、即ち選択信号ＳＬとして“１”が書き込まれ、加算情報、即ち加算値ＶＡとして“２”が書き込まれ、第２の選択情報、即ち選択信号ＳＬＢとして“３”が書き込まれたとする。

選択信号ＳＬは“１”であるので、セレクタ１４で入力データ“１”が選択され、セレクタ１５では入力データ“２”が選択され、セレクタ１６では、入力データ“２”が選択される。

一方、選択信号ＳＬＢは“３”であるので、セレクタ２０によってセレクタ１６の出力信号が選択されて加算器２１に与えられる。加算器２１では、セレクタ１６から出力されるデータ“２”に、レジスタ１３Ｂから出力される加算値ＶＡ（＝“３”）が加算され、加算結果のデータ“５”がセレクタ２２〜２４の第２入力端子に与えられる。

また、選択信号ＳＬＢは“３”であるので、判定部２７から判定信号が出力され、判定部２５，２６から判定信号は出力されない。これにより、セレクタ２２では、セレクタ１４から出力されるデータ“１”が選択されてアドレスセットアップ値ＡＳＵとしてステートマシン１１に与えられる。セレクタ２３では、セレクタ１５から出力されるデータ“２”が選択されてアサートパルス幅ＡＰＷとしてステートマシン１１に与えられる。また、セレクタ２４では、加算器２１から出力されるデータ“５”が選択されてデータオフ値ＤＯＦとしてステートマシン１１に与えられる。

次に、ＣＰＵ１からＳＲＡＭ２に対するアクセスが開始され、これらのアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦに基づいてタイミング制御が行われ、ＳＲＡＭ２に対する読み書きのアクセスが実行される。なお、ステートマシン１１は、図２中のものと同一であるので、その動作は設定されるアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦが異なること以外は、前述の通りである。

以上のように、この実施例２のメモリコントローラは、セレクタ１４〜１６で選択されたデータのいずれか１つを選択するセレクタ２０と、このセレクタ２０の出力データに加算値ＶＡを加算する加算器２１と、このセレクタ２０で選択したデータを加算器２１の加算結果に置き換えてアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦを出力するセレクタ２２〜２４と判定部２５〜２７を有している。これにより、パラメータを自由に設定することができるという利点がある。

なお、選択信号ＳＬによってセレクタ１４〜１６で選択されたアドレスセットアップ値ＡＳＵ、アサートパルス幅ＡＰＷ、及びデータオフ値ＤＯＦの内のいずれか１つに、加算値ＶＡを加算し、その加算結果に変更してステートマシン１１に与えるパラメータ変更手段の回路構成は、図３に例示したものに限定されない。

本発明の実施例１を示すメモリコントローラの構成図である。 従来のメモリコントローラの説明図である。 本発明の実施例２を示すメモリコントローラの構成図である。

符号の説明

１ ＣＰＵ
２ ＳＲＡＭ
１０Ａ，１０Ｂ メモリコントローラ
１１ ステートマシン
１２ デコーダ
１３Ａ，１３Ｂ レジスタ
１４〜１６，２０，２２〜２４ セレクタ
１７〜１９，２１ 加算器
２５〜２７ 判定部

Claims (3)

1. 中央処理装置と記憶装置の間で転送される制御信号、アドレス信号及びデータ信号のタイミングを与えられたパラメータに従って制御するステートマシンと、
   前記中央処理装置から与えられた選択情報と加算情報を保持するレジスタと、
   前記選択情報に従って複数のデータの中から該当するデータを選択するセレクタと、
   前記セレクタで選択されたデータに前記加算情報を加算してその加算結果を前記パラメータとして前記ステートマシンに与える加算器とを、
   備えたことを特徴とするメモリコントローラ。
2. 中央処理装置と記憶装置の間で転送される制御信号、アドレス信号及びデータ信号のタイミングを与えられた複数のパラメータに従って制御するステートマシンと、
   前記中央処理装置から与えられた第１及び第２の選択情報と加算情報を保持するレジスタと、
   前記複数のパラメータに対応して設けられ、前記第１の選択情報に従ってそれぞれ複数のデータの中から該当するデータを選択する複数のセレクタと、
   前記複数のセレクタの内で前記第２の選択情報に該当するセレクタで選択されたデータには前記加算情報を加算してその加算結果を前記パラメータとして前記ステートマシンへ与え、該第２の選択情報に該当しないセレクタで選択されたデータはそのままパラメータとして該ステートマシンへ与えるパラメータ変更手段とを、
   備えたことを特徴とするメモリコントローラ。
3. 前記パラメータは、
   前記記憶装置に対するチップ選択信号が出力されてから該記憶装置の記憶領域を指定するメモリアドレスが確定して出力されるまでのクロック数を設定するアドレスセットアップ値と、
   前記メモリアドレスが出力されている期間のクロック数を設定するアサートパルス幅と、
   前記メモリアドレスの出力の停止から前記メモリに対するデータバス上のデータ信号が停止されるまでのクロック数を設定するデータオフ値とを、
   含むことを特徴とする請求項１または２記載のメモリコントローラ。

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