JP2005291978A - 半導体センサ - Google Patents

Abstract

【課題】小型で、ノイズ耐性の高い出力信号を有し、低電圧で動作する半導体圧力センサ、半導体加速度センサ、半導体応力センサを提供すること。
【解決手段】応力、圧力、加速度検出部である半導体表面にリングオシレータを形成する。それらのリングオシレータの発振するデジタル・パルス信号は、応力、圧力、加速度の変化に従って、周波数が変化する。これらのデジタル・パルス信号から応力、圧力、加速度を算出することによって、上記課題を解決する。
【選択図】図１

Description

本発明は、CMOS回路半導体チップ中に集積する半導体圧力センサに関し、例えば、自動車タイヤ空気圧モニタに用いられる半導体圧力センサに関する。

自動車タイヤ空気圧不足が交通事故の一因となっていることから、自動車の安全性を高めるために、自動車タイヤ空気圧モニタ・システムは発展を続けている。自動車タイヤ空気圧が適切に保たれていれば、制動時の停止距離を伸ばしてしまうことなく、タイヤのバーストも発生しないだけでなく、燃費低下、タイヤ磨耗軽減効果もある。この自動車タイヤ空気圧モニタ・システム構成要素のひとつに、タイヤ空気圧検出用圧力センサがある。

圧力センサの一例が特許文献１に開示されている。センサ周辺の圧力が変化すると、その周辺圧によって押されていたダイヤフラム・キャパシタの電気容量が変化する。そこで、その容量変化を電気信号として取り出し、増幅後、演算処理することで、センサ周辺圧力をモニタするという発明である。この発明の特色のひとつは、容量変化を電気信号へ変換するのに、オシレータ信号を利用しているので、耐雑音性能が高いことである。

この発明を発展させ小型化を図った発明として、特許文献２が挙げられる。この発明においては、容量変化を電気信号として取り出す回路を形成した半導体チップ中に、ダイヤフラム型キャパシタを集積すべく、キャパシタとして、ポリシリコン電極を利用している。
一方、自動車タイヤ空気圧センサは安全上、低検出精度のものは好ましくない。すなわち、ダイヤフラム・キャパシタ型自動車タイヤ空気圧センサは、安全上、十分な検出精度を保つために、十分なキャパシタ面積確保が必要となる。このため、ポリシリコン電極キャパシタタイプのセンサチップは、安全性能上、チップサイズ縮小が困難である。

他方、センサ製造のコストパフォーマンスを上げるためには、チップサイズは小さいほど好ましい。したがって、ポリシリコン電極キャパシタタイプのセンサチップは、コストパフォーマンス向上には不向きである。更に、ポリシリコン電極をタイヤ空気圧に耐え得る厚さ（数μｍオーダー）に形成すると、製造過程での熱処理条件によって、割れたり、剥がれたりするため、この圧力検出部と増幅回路や演算回路を同一のチップ上に製造するのは容易ではない。

チップサイズ縮小、すなわち、コストパフォーマンス向上に好適な圧力センサとしては、特許文献３が挙げられる。センサ周辺圧が変化すると、その周辺圧によって押されていたダイヤフラム型抵抗体の電気抵抗が変化する。その抵抗変化をブリッジ回路によって、電気信号として取り出し、増幅後、演算処理するという発明である。ダイヤフラム型ブリッジ抵抗体の場合、ダイヤフラム型キャパシタのような大きな面積を必要としないので、チップサイズ縮小に向いている。

一方、自動車タイヤ空気圧センサは、１５０℃程度の高温環境にも耐えられることが要求されている。他方、ダイヤフラム型ブリッジ抵抗体センサは、小型化には向いているが、熱雑音に弱い。抵抗体自身が熱雑音発生源になるという欠点を持っているため、高温環境下での信頼性は低い。
また、半導体が歪んで結晶格子が引き伸ばされるとトランジスタの電流駆動能力が向上することが知られている（例えば、非特許文献１第１４頁を参照）。

米国特許第４，３９２，３８２号明細書

米国特許第６，４７２，２４３号明細書 米国特許第５，３５１，５４９号明細書 Extended Abstracts ＳＳＤＭ2002

CMOS回路半導体チップ中に集積できて小型化が容易なダイヤフラム型圧力センサであって、より雑音を低減できる構造のものを提供することにある。

ダイヤフラムを半導体で形成し、当該半導体ダイヤフラム表面にリングオシレータを形成する。そのリングオシレータの発振するデジタル・パルス周波数は、圧力変化に対応して変化する。したがって、半導体ダイヤフラム表面上リングオシレータの発振するデジタル・パルス信号をデジタル演算回路に取り込み、圧力を算出する。

センサ部をＣＭＯＳ回路半導体チップ中に集積することにより小型化が容易である。また、半導体圧力センサのダイヤフラム部からの出力は、デジタル・パルス信号であるため、従来のアナログ出力に比べ、雑音に強くすることもできる。
さらに、ダイヤフラム部からの出力をそのままデジタル演算回路に取り込むため、従来のアナログ出力では必須だったオペレーション・アンプと増幅率規定用の高精度抵抗素子が不用となる。このため、セル数を減らすことができ、より一層、チップ小型化を可能にするという効果もある。

さらに、従来のアナログ出力には必須だったオペレーション・アンプとA/D変換回路を不用にしたことで、電源電圧を下げ、消費電力低減を可能にするという効果もある。
さらに、信号処理部とセンサ部が同時に製造可能となるので、従来の半導体製造工程とコ なお、ダイヤフラム部にリングオシレータを形成する構造は、圧力センサのみならず、半導体加速度センサ、半導体応力センサにも利用可能である。

図１は、本発明第１の実施例、半導体圧力センサ断面斜視図である。半導体基板１の裏面から基板をエッチングし、側面はすべて半導体基板１に囲まれた空洞１４を形成する。半導体基板１の一部、空洞１４の上部に、半導体ダイヤフラム２を設け、半導体ダイヤフラム２の表面に入力３、出力４を有するリングオシレータ５を形成した構造をしている。裏面を塞いで、空洞１４を保持したまま、空洞１４と周辺環境を隔絶する。そして、ある圧力環境下に置くと、圧力に従って半導体ダイヤフラム２は変形する。半導体基板１は半導体ダイヤフラム２を支持する役割と、電源回路・論理回路等を配置する役割を担っているが、本実施形態の説明においては、半導体ダイヤフラム２の詳細を述べるため、半導体基板１上の回路等は省略する。

リングオシレータ５の一例を図２に示す。本例は、CMOSインバータを奇数個直列に並べて、負帰還した構造体であり、入力３より所定の電圧を印加すると、出力４からパルスが出力される。
半導体ダイヤフラム２の領域のみの模式図を図３に示す。本半導体ダイヤフラム２が圧力を受け、図４に示したように歪むと、出力４のパルスの周波数が減少する。この様子を図６に示す。図６は出力４における経過時間に対する出力電圧の変化を示している。本図に見られるように、出力は、デジタル・パルスである。図６において、実線は半導体ダイヤフラム２が圧力を受けていない状態の出力４のパルス波形を表し、点線は半導体ダイヤフラム２が圧力を受けて歪んだ状態でのリングオシレータ５からの出力４のパルス波形を表している。

本図に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体ダイヤフラム２に作用する圧力を知ることができる。すなわち、パルス・カウント数と圧力との相関関係をあらかじめテーブル化して記憶しておくことにより、圧力が算出できる。

半導体ダイヤフラム２への圧力の向きが逆になった場合の模式図を図５に示す。図５のように半導体ダイヤフラム２が歪むと、出力４のパルス周波数が増加する。この様子を図７に示す。図７は出力４における経過時間に対する出力電圧の変化を示している。図に見られるように、出力は、デジタル・パルスである。図７において、実線は半導体ダイヤフラム２が圧力を受けていない状態の出力４のパルス波形を表し、点線は半導体ダイヤフラム２が圧力を受けて歪んだ状態でのリングオシレータ５からの出力４のパルス波形を表している。

本図に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体ダイヤフラム２に作用する圧力を知ることができる。すなわち、パルス・カウント数と圧力との相関関係をあらかじめテーブル化して記憶しておくことにより、圧力が算出できる。

ここで、半導体ダイヤフラム２が歪むとパルス周波数が増減する理由を以下に述べる。図２に示したようなリングオシレータ５の発振するパルス周波数は、リングオシレータ５を構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの電流駆動能力に依存して変化する。すなわち、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの電流駆動能力が高いとリングオシレータ５の発振するパルス周波数は高くなる。逆に、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの電流駆動能力が低いとリングオシレータ５の発振するパルス周波数は低くなる。

他方、半導体が歪んで結晶格子が引き伸ばされるとトランジスタの電流駆動能力が向上することが知られている（例えば、非特許文献１第１４頁）。すなわち、半導体ダイヤフラム２が歪むと、半導体結晶格子は広がったり縮んだりするので、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタの電流駆動能力は向上したり低下したりする。このトランジスタ電流駆動能力変化に従って、リングオシレータ５の発振するパルス周波数は増減する。

以上、図２に示したようなＣＭＯＳリングオシレータを例に説明したが、リングオシレータ５はＣＭＯＳリングオシレータではなくとも良い。例えば、図８に示すようなＮＭＯＳトランジスタのみで構成したNMOSリングオシレータや、図９に示すようなＰＭＯＳトランジスタのみで構成したＰＭＯＳリングオシレータでも、リングオシレータ５の発振パルス周波数は、半導体ダイヤフラム２の歪みに応じて、増減する。ＮＯＭＳリングオシレータやＰＭＯＳリングオシレータは、ＣＭＯＳリングオシレータに比べて、製造が容易であるという利点を持つが、消費電力が大きいという欠点を持っている。

本発明による半導体センサの一次出力信号は、ハイ・ローの２値デジタル電圧であるため、雑音耐性が高く、アナログ増幅器は不用である。したがって、増幅率を規定するための高精度なディスクリート抵抗素子も不用となり、半導体センサと同一チップ上に、容易に配置可能なデジタル信号処理回路を作り込むことができる。ダイヤフラム型ブリッジ抵抗体よりも、耐熱雑音性能が良く、小型化を可能にすると同時に、検出用電圧を下げることができる。

本半導体センサにおいては、リングオシレータ５を構成するＭＯＳトランジスタの個数を増やすほど、圧力センサの感度を高めることができる。すなわち、トランジスタを微細化するほど、圧力センサの感度を高めることができる。さらに、パルス数を計数する時間を長くするほど圧力センサの感度を高めることができる。

図1０は、本発明第２の実施例、半導体圧力センサ平面図および側面断面図である。半導体基板１の表面から基板をエッチングし、半導体基板１の表面の一部に空洞１４を形成し、半導体ダイヤフラム２を設け、半導体ダイヤフラム２の表面に入力３、出力４を有するリングオシレータ５を形成した構造をしている。表面領域のみに薄膜ガラス材料や樹脂材料を形成することで、空洞１４を保持したまま、空洞１４と周辺環境を隔絶する。すると、半導体ダイヤフラム部周辺圧力に従って半導体ダイヤフラム２は変形する。半導体基板１は半導体ダイヤフラム２を支持する役割と、電源回路・論理回路等を配置する役割を担っているが、本実施形態の説明においては、半導体ダイヤフラム２の詳細を述べるため、半導体基板１上の回路等は省略する。

本半導体ダイヤフラム２が圧力を受けると、図４に示したように歪み、出力４のパルスの周波数が減少する。この様子を図６に示す。図６は出力４における経過時間に対する出力電圧の変化を示している。本図に見られるように、出力は、デジタル・パルスである。図６において、実線は半導体ダイヤフラム２が圧力を受けていない状態の出力４のパルス波形を表し、点線は半導体ダイヤフラム２が圧力を受けて歪んだ状態でのリングオシレータ５からの出力４のパルス波形を表している。

本図に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体ダイヤフラム２に作用する圧力を知ることができる。すなわち、パルス・カウント数と圧力との相関関係をあらかじめテーブル化して記憶しておくことにより、圧力が算出できる。

半導体ダイヤフラム２への圧力が負圧になった場合、半導体ダイヤフラム２は図５に示すように歪む。図５のように半導体ダイヤフラム２が歪むと、出力４のパルス周波数が増加する。この様子を図７に示す。図７は出力４における経過時間に対する出力電圧の変化を示している。図に見られるように、出力は、デジタル・パルスである。図７において、実線は半導体ダイヤフラム２が圧力を受けていない状態の出力４のパルス波形を表し、点線は半導体ダイヤフラム２が圧力を受けて歪んだ状態でのリングオシレータ５からの出力４のパルス波形を表している。

本図に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体ダイヤフラム２に作用する圧力を知ることができる。すなわち、パルス・カウント数と圧力との相関関係をあらかじめテーブル化して記憶しておくことにより、圧力が算出できる。
半導体ダイヤフラム２が歪むとパルス周波数が増減する理由、および、リングオシレータ５の構成例は、本発明実施例１の項にて述べたので省略する。

本発明による半導体センサの一次出力信号は、ハイ・ローの２値デジタル電圧であるため、雑音耐性が高く、アナログ増幅器は不用である。したがって、増幅率を規定するための高精度なディスクリート抵抗素子も不用となり、半導体センサと同一チップ上に、容易に配置可能なデジタル信号処理回路を作り込むことができる。ダイヤフラム型ブリッジ抵抗体よりも、耐熱雑音性能が良く、小型化を可能にすると同時に、検出用電圧を下げることができる。

本半導体センサにおいては、リングオシレータ５を構成するＭＯＳトランジスタの個数を増やすほど、圧力センサの感度を高めることができる。すなわち、トランジスタを微細化するほど、圧力センサの感度を高めることができる。さらに、パルス数を計数する時間を長くするほど圧力センサの感度を高めることができる。

図１１は、本発明第３の実施例、半導体圧力センサ平面図および側面断面図である。半導体基板１の表面から基板をエッチングし、半導体基板１の表面の一部に空洞１４を形成し、半導体ダイヤフラム２を設け、半導体ダイヤフラム２の表面に入力３、出力４を有するリングオシレータ５を形成した構造をしている。表面領域のみに薄膜ガラス材料や樹脂材料を形成することで、空洞１４を保持したまま、空洞１４と周辺環境を隔絶する。すると、半導体ダイヤフラム部周辺圧力に従って半導体ダイヤフラム２は変形する。半導体基板１は半導体ダイヤフラム２を支持する役割と、電源回路・論理回路等を配置する役割を担っているが、本実施形態の説明においては、半導体ダイヤフラム２の詳細を述べるため、半導体基板１上の回路等は省略する。

本半導体ダイヤフラム２が圧力を受けると、図４に示したように歪み、出力４のパルスの周波数が減少する。この様子を図６に示す。図６は出力４における経過時間に対する出力電圧の変化を示している。本図に見られるように、出力は、デジタル・パルスである。図６において、実線は半導体ダイヤフラム２が圧力を受けていない状態の出力４のパルス波形を表し、点線は半導体ダイヤフラム２が圧力を受けて歪んだ状態でのリングオシレータ５からの出力４のパルス波形を表している。

本図に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体ダイヤフラム２に作用する圧力を知ることができる。すなわち、パルス・カウント数と圧力との相関関係をあらかじめテーブル化して記憶しておくことにより、圧力が算出できる。

半導体ダイヤフラム２への圧力が負圧になった場合、半導体ダイヤフラム２は図５に示すように歪む。図５のように半導体ダイヤフラム２が歪むと、出力４のパルス周波数が増加する。この様子を図７に示す。図７は出力４における経過時間に対する出力電圧の変化を示している。図に見られるように、出力は、デジタル・パルスである。図７において、実線は半導体ダイヤフラム２が圧力を受けていない状態の出力４のパルス波形を表し、点線は半導体ダイヤフラム２が圧力を受けて歪んだ状態でのリングオシレータ５からの出力４のパルス波形を表している。

本図に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体ダイヤフラム２に作用する圧力を知ることができる。すなわち、パルス・カウント数と圧力との相関関係をあらかじめテーブル化して記憶しておくことにより、圧力が算出できる。
半導体ダイヤフラム２が歪むとパルス周波数が増減する理由、および、リングオシレータ５の構成例は、本発明実施例１の項にて述べたので省略する。

本発明による半導体センサの一次出力信号は、ハイ・ローの２値デジタル電圧であるため、雑音耐性が高く、アナログ増幅器は不用である。したがって、増幅率を規定するための高精度なディスクリート抵抗素子も不用となり、半導体センサと同一チップ上に、容易に配置可能なデジタル信号処理回路を作り込むことができる。ダイヤフラム型ブリッジ抵抗体よりも、耐熱雑音性能が良く、小型化を可能にすると同時に、検出用電圧を下げることができる。

本半導体センサにおいては、リングオシレータ５を構成するＭＯＳトランジスタの個数を増やすほど、圧力センサの感度を高めることができる。すなわち、トランジスタを微細化するほど、圧力センサの感度を高めることができる。さらに、パルス数を計数する時間を長くするほど圧力センサの感度を高めることができる。

本発明第４の実施例を以下に説明する。図１１において、実施例３で述べたように半導体基板表面領域に薄膜ガラス材料や樹脂材料を形成することなく、半導体ダイヤフラム部６を錘６とすることで、図１１に示した構造体は、圧力センサではなく、半導体加速度センサとなる。

即ち、半導体ダイヤフラム部６の製作において、圧力センサを製造する場合よりも重く造ることで、加速度に感応する錘６としての機能を持たせる。すると、錘６が加速度に従って動き、本動きに従って、半導体ダイヤフラム２は歪む。本半導体ダイヤフラム２が、図４および図５に示したように歪むと、出力４のパルスの周波数は図６および図７に示すように変化する。

図６および図７に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体ダイヤフラム２の歪み量、並びに錘６に作用する加速度を知ることができる。すなわち、パルス・カウント数と歪み量或は加速度との相関関係をあらかじめテーブル化して記憶しておくことにより、加速度が算出できる。
半導体ダイヤフラム２が歪むとパルス周波数が増減する理由、および、リングオシレータ５の構成例は、本発明実施例１の項にて述べたので省略する。

本発明による半導体センサの一次出力信号は、ハイ・ローの２値デジタル電圧であるため、雑音耐性が高く、アナログ増幅器は不用である。したがって、増幅率を規定するための高精度なディスクリート抵抗素子も不用となり、半導体センサと同一チップ上に、容易に配置可能なデジタル信号処理回路を作り込むことができる。
本半導体センサにおいては、リングオシレータ５を構成するＭＯＳトランジスタの個数を増やすほど、加速度センサの感度を高めることができる。すなわち、トランジスタを微細化するほど、加速度センサの感度を高めることができる。さらに、パルス数を計数する時間を長くするほど加速度センサの感度を高めることができる。

図1２は、本発明第５の実施例、半導体応力センサ斜視図である。半導体１の一部に、半導体梁７を設け、半導体梁７の表面に入力３、出力４を有するリングオシレータ５を形成した構造をしている。半導体センサ部は、片持ち型半導体梁７であり、応力が加わると本半導体梁７は変形する。半導体１は半導体梁７を支持する役割と、電源回路・論理回路等を配置する役割を担っているが、本実施形態の説明においては、半導体梁７を述べるため、半導体１上の回路等は省略する。

半導体梁７が応力を受け、図４および図５に示したように歪むと、出力４のパルスの周波数は図６および図７に示すように変化する。図６および図７に示したようなパスル出力のパルス数を例えばカウンタ回路等で計数することで、半導体梁７の歪み量、並びに半導体梁７に作用する応力を知ることができる。すなわち、パルス・カウント数と歪み量或は応力との相関関係をあらかじめテーブル化して記憶しておくことにより、応力が算出できる。

半導体梁７が歪むとパルス周波数が増減する理由、および、リングオシレータ５の構成例は、本発明実施例１の項にて述べたので省略する。
本発明による半導体センサの一次出力信号は、ハイ・ローの２値デジタル電圧であるため、雑音耐性が高く、アナログ増幅器は不用である。したがって、増幅率を規定するための高精度なディスクリート抵抗素子も不用となり、半導体センサと同一チップ上に、容易に配置可能なデジタル信号処理回路を作り込むことができる。

本半導体センサにおいては、リングオシレータ５を構成するＭＯＳトランジスタの個数を増やすほど、応力センサの感度を高めることができる。すなわち、トランジスタを微細化するほど、応力センサの感度を高めることができる。さらに、パルス数を計数する時間を長くするほど応力センサの感度を高めることができる。

図1３は、本発明第６の実施例、リングオシレータ５を構成するMOSトランジスタのチャネル形成の方向を表す図である。X方向、Y方向、Z方向を図１３に示す方向とする。半導体ダイヤフラム２や半導体梁７を有する半導体センサ、すなわち半導体圧力センサ、半導体加速度センサ、半導体応力センサなどにおいて、半導体梁２が歪む方向をZ方向とする。図１３上図に示したように、半導体梁２のMOSトランジスタを形成した側の表面においてY方向に引っ張り応力が作用しているような歪みにおいては、X方向がMOSトランジスタのチャネル電流方向となるように形成する。すなわち、MOSトランジスタのソース・ドレイン１２と、ゲート電極１３を図１３に示す方向に形成することが本発明の特徴である。本方向に形成した場合、チャネル電流方向とは垂直方向（Y方向）の半導体結晶格子が引き伸ばされ、チャネル電流方向（X方向）の結晶格子間隔がチャネル全体に渡って広がり、最もトランジスタの電流駆動能力を向上させることができる。

逆に、図１３下図に示したように、半導体梁２のMOSトランジスタを形成した側の表面においてY方向に圧縮応力が作用しているような歪みにおいては、チャネル電流方向とは垂直方向（Y方向）の半導体結晶格子が圧縮され、チャネル電流方向（X方向）の結晶格子間隔がチャネル全体に渡って縮み、最もトランジスタの電流駆動能力を低下させることができる。

本図では、MOSトランジスタは１個しか記載していないが、リングオシレータ５を形成するためのMOSトランジスタ１個以上が本方向に配置されていると、リングオシレータ５の発振するパルス周波数の増減幅を大きくとることができる。このため、応力、圧力、加速度等の計測感度を高めることができる。

圧力、加速度、応力を定量的に計測したり、定性的にセンシングするシステム全般に利用できる。特に、論理LSIへのオンチップ化、ワイヤレス・センシング・システムへの適用を可能にする低消費電力システムへ利用できる。

本発明の第１の実施例による半導体圧力センサ断面斜視図である。 ＣＭＯＳリングオシレータの一例である。 歪みのない半導体ダイヤフラム領域の模式図である。 歪みのある半導体ダイヤフラム領域の模式図である。 歪みのある半導体ダイヤフラム領域の模式図である。 本発明による半導体圧力・加速度・応力センサ出力例である。 本発明による半導体圧力・加速度・応力センサ出力例である。 ＮＭＯＳリングオシレータの一例である。 ＰＭＯＳリングオシレータの一例である。 本発明の第２の実施例による半導体圧力センサ平面図および側面断面図である。 本発明の第３の実施例による半導体圧力センサ平面図および側面断面図である。 本発明の第５の実施例による半導体応力センサ斜視図である。 本発明の第６の実施例によるMOSトランジスタ形成の方向を表した図である。

符号の説明

１・・・半導体基板、２・・・半導体ダイヤフラム、３・・・入力、４・・・出力、５・・・リングオシレータ、６・・・半導体ダイヤフラムあるいは錘、７・・・半導体梁、１２・・・ソース・ドレイン、１３・・・ゲート電極、1４・・・空洞。

Claims (4)

1. ダイヤフラムを半導体で形成し、上記ダイヤフラム表面にリングオシレータを配し、上記リングオシレータの発振するパルス信号をデジタル・カウンタに入力することを特徴とする半導体圧力センサ。
2. ダイヤフラムを半導体で形成し、上記ダイヤフラム表面にリングオシレータを配し、上記リングオシレータの発振するパルス信号をデジタル・カウンタに入力することを特徴とする半導体加速度センサ。
3. 梁を半導体で形成し、上記梁表面にリングオシレータを配し、上記リングオシレータの発振するパルス信号をデジタル・カウンタに入力することを特徴とする半導体応力センサ。
4. 請求項１から３において、上記リングオシレータはMOSトランジスタで構成し、上記MOSトランジスタの電流を駆動するチャネル方向が、上記ダイヤフラムや上記梁の引張り応力作用方向に対して垂直な方向であることを特徴とする半導体センサ。

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