KR20160002489A - 전계효과트랜지스터형 압력 센서 및 그 제조 방법 - Google Patents
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Abstract
일 실시 예에 따르는 전계효과트랜지스터 형 압력 센서는 기판; 상기 기판의 일 영역에 해당되고 인가되는 압력에 반응하여 변이하는 다이어프램; 및 상기 다이어프램 내에 배치되고 상기 다이어프램의 변이량에 대응하여 채널 전류값을 변화시키는 전계효과트랜지스터를 포함한다.
Description
본 출원은 대체로(generally) 압력 센서에 관한 것으로서, 보다 상세하게는 전계효과트랜지스터 형 압력 센서 및 그 제조 방법에 관한 것이다.
일반적으로, 압력 센서는 유압 또는 공기압의 변화를 내부에 있는 감압소자를 통해 전기신호로 변환하는 장치를 의미한다. 산업계에서, 압력 센서는 공기압을 이용하는 흡착 확인, 착좌 확인, 리크 테스트, 원압 관리 등의 다양한 분야에 적용되고 있다.
압력 센서는 크게, 기계 방식, 또는 전기 방식으로 분류될 수 있다. 기계 방식인 경우, 부르돈관, 다이아프램, 벨로우즈 방식 등이 있으며, 전기 방식인 경우, 스트레인게이지 방식, 정전용량 방식, 압전 방식 등이 있다. 최근에는, 고감도 성능 및 구조의 소형화를 구현하기 위해, 기계 방식 보다는 전기 방식의 활용도가 높아지고 있다. 상기 전기 방식에 있어서, 스트레인게이지 방식은 외부 압력에 따라 감지 대상체에 변형이 발생할 때, 변형에 따르는 감지대상체의 전기저항 변화를 측정하는 방식이며, 정전용량 방식은 압력에 따라 감지대상체의 변형이 발생할 때, 변형에 따르는 감지대상체 내의 정전용량 변화를 측정하는 방식이다. 압전 방식은 외부 압력 변화에 따르는 감지대상체 내의 전압변화를 측정하는 방식이다.
최근에는, 고감도를 구비하고 소형인 압력 센서를 구현하기 위해, 실리콘 반도체 공정 기술 또는 MEMS 제조 기술을 압력 센서의 제조에 적용하고 있으며, 그 일 예로서, 한국공개특허번호 2010-0106897이 있다.
본 출원이 이루고자 하는 기술적 과제는, 종래와 대비하여 개선된 감도 및 개선된 감지 속도 특성을 구현하는 압력 센서 및 이의 제조 방법을 제공하는 것이다.
본 출원이 이루고자 하는 다른 기술적 과제는 소형화 및 저전력화가 가능한 압력 센서 및 이의 제조 방법을 제공하는 것이다.
상기의 기술적 과제를 이루기 위한 본 출원의 일 측면에 따른 전계효과트랜지스터 형 압력 센서는 기판; 상기 기판의 일 영역에 해당되고 인가되는 압력에 반응하여 변이하는 다이어프램; 및 상기 다이어프램 내에 배치되고 상기 다이어프램의 변이량에 대응하여 채널 전류값을 변화시키는 전계효과트랜지스터를 포함한다.
상기의 기술적 과제를 이루기 위한 본 출원의 다른 측면에 따른 전계효과트랜지스터 형 압력 센서의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 먼저, 제1 면과 제2 면을 구비하는 기판을 준비한다. 상기 기판의 상기 제1 면에 서로 이격하여 배치되는 소스 영역 및 드레인 영역을 형성한다. 상기 소스 영역 및 드레인 영역이 형성된 상기 기판 상에 유전체층을 형성한다. 상기 유전체층 상에 전극층을 형성한다. 상기 기판의 제2 면으로부터 상기 기판을 선택적으로 리세스하여, 적어도 상기 채널 영역을 커버하는 폭 및 상기 소소 영역 및 상기 드레인 영역의 깊이를 커버하는 두께를 가지는 다이어프램을 형성한다.
상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 다른 전계효과트랜지스터 형 압력 센서는 기판; 상기 기판 내에 형성되는 소스 영역 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이의 채널 영역의 상부에 배치되는 제1 게이트 유전체층; 및 상기 제1 게이트 유전체층과 이격하여 배치되며, 제2 게이트 유전체층 및 게이트 전극층을 포함하는 다이어프램을 포함한다.
상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 다른 전계효과트랜지스터 형 압력 센서의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 소스 영역, 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역, 및 상기 채널 영역 상의 제1 게이트 유전체층을 구비하는 제1 기판을 준비한다. 제2 게이트 유전체층 및 게이트 전극을 구비하는 다이어프램이 선택적으로 패터닝된 제2 기판을 제공한다. 상기 제1 게이트 유전체층과 상기 제2 게이트 유전체층이 서로 이격하여 마주보도록 상기 제1 기판과 상기 제2 기판을 접합하되, 상기 제1 게이트 유전체층과 상기 제2 게이트 유전체층 사이에 에어갭 영역을 형성한다.
본 출원의 일 실시 예에 의하면, 다이어프램의 변이에 대응되어 변화하는, 전계효과트랜지스터의 채널 전류를 모니터링함으로써, 보다 고감도 및 고속도의 감지 능력을 가지는 압력 센서를 구현할 수 있다.
본 출원의 일 실시 예에 의하면, 반도체 공정 기술 또는 MEMS 공정 기술을 적용하여 기판 상에 전계효과트랜지스터를 형성하고, 상기 전계효과트랜지스터의 채널 전류를 이용하여 압력을 측정함으로써, 보다 소형화되고 아울러 저전력을 소모하는 압력 센서를 구현할 수 있다.
도 1a는 본 출원의 제1 실시 예에 따르는 압력 센서를 개략적으로 나타내는 평면도이다.
도 1b는 도 1a의 압력 센서를 Ⅰ-Ⅰ’로 절취하여 나타낸 단면도이다.
도 2a는 압력이 인가되지 않은 초기 상태에서의 본 출원의 일 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 2b는 압력이 인가될 때 본 출원의 일 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 3은 본 출원의 제2 실시 예에 따르는 압력 센서를 개략적으로 나타내는 단면도이다.
도 4a 내지 도 8a는 본 출원의 일 실시 예에 따르는 압력 센서의 제조 방법을 개략적으로 나타내는 평면도이다.
도 4b 내지 도 8b는 도 4a 내지 도 8a의 압력 센서를 Ⅱ-Ⅱ’을 따라 절취한 단면도이다.
도 9a는 본 출원의 제3 실시 예에 따르는 압력 센서를 개략적으로 나타내는 평면도이다.
도 9b는 도 9a의 압력 센서를 Ⅱ-Ⅱ’로 절취하여 나타낸 단면도이다.
도 10a는 압력이 인가되지 않은 초기 상태에서의 본 출원의 제3 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 10b는 압력이 인가될 때 본 출원의 제3 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 11은 본 출원의 제4 실시 예에 따르는 압력 센서를 개략적으로 나타내는 단면도이다.
도 12a 내지 도 19a는 본 출원의 일 실시 예에 따르는 압력 센서의 제조 방법을 개략적으로 나타내는 평면도이다.
도 12b 내지 도 19b는 도 12a 내지 도 19a의 압력 센서를 Ⅱ-Ⅱ’을 따라 절취한 단면도이다.
도 20은 본 출원의 일 실시 예에 따르는 압력 센서를 구동하여 압력을 감지한 결과를 나타내는 그래프이다.
도 1b는 도 1a의 압력 센서를 Ⅰ-Ⅰ’로 절취하여 나타낸 단면도이다.
도 2a는 압력이 인가되지 않은 초기 상태에서의 본 출원의 일 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 2b는 압력이 인가될 때 본 출원의 일 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 3은 본 출원의 제2 실시 예에 따르는 압력 센서를 개략적으로 나타내는 단면도이다.
도 4a 내지 도 8a는 본 출원의 일 실시 예에 따르는 압력 센서의 제조 방법을 개략적으로 나타내는 평면도이다.
도 4b 내지 도 8b는 도 4a 내지 도 8a의 압력 센서를 Ⅱ-Ⅱ’을 따라 절취한 단면도이다.
도 9a는 본 출원의 제3 실시 예에 따르는 압력 센서를 개략적으로 나타내는 평면도이다.
도 9b는 도 9a의 압력 센서를 Ⅱ-Ⅱ’로 절취하여 나타낸 단면도이다.
도 10a는 압력이 인가되지 않은 초기 상태에서의 본 출원의 제3 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 10b는 압력이 인가될 때 본 출원의 제3 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 11은 본 출원의 제4 실시 예에 따르는 압력 센서를 개략적으로 나타내는 단면도이다.
도 12a 내지 도 19a는 본 출원의 일 실시 예에 따르는 압력 센서의 제조 방법을 개략적으로 나타내는 평면도이다.
도 12b 내지 도 19b는 도 12a 내지 도 19a의 압력 센서를 Ⅱ-Ⅱ’을 따라 절취한 단면도이다.
도 20은 본 출원의 일 실시 예에 따르는 압력 센서를 구동하여 압력을 감지한 결과를 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. “제1” 또는 “제2” 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 서로 치환되어 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 치환되어 명명될 수도 있다.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다” 또는 “가지다”등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 명세서에서, 채널 영역이란, 전계효과트랜지스터를 구성할 때, 기판의 소스 영역 및 드레인 영역 사이의 기판의 표면 부근 영역을 의미할 수 있다. 상기 채널 영역 상부에는 게이트 유전체막 및 게이트 전극이 존재할 수 있으며, 게이트 전극에 문턱 전압 이상의 전압이 인가될 때, 상기 채널 영역에는 캐리어의 전도층인 채널층이 형성될 수 있다.
도 1a는 본 출원의 제1 실시 예에 따르는 압력 센서를 개략적으로 나타내는 평면도이다. 도 1b는 도 1a의 압력 센서를 Ⅰ-Ⅰ’로 절취하여 나타낸 단면도이다.
도 1a 및 도 1b를 참조하면, 압력 센서(10)는 기판(110), 다이어프램(112), 및 다이어프램(112) 내에 배치되는 전계효과트랜지스터를 포함할 수 있다. 기판(110)은 일 예로서, 실리콘, 갈륨비소, 게르마늄 등의 기판일 수 있으나, 반드시 이에 한정되지 않고, 반도체 공정이 가능한 금속, 세라믹, 폴리머 등의 재질을 가지는 기판도 가능하다. 기판(110)은 일 예로서, 제1 형 또는 제2 형으로 도핑될 수 있다. 여기서, 제1 형 또는 제2 형이란, 서로 다른 도핑 타입을 의미할 수 있다. 즉, 일 예로서, 제1 형이 n형 도핑 타입인 경우, 제2 형은 p형 도핑 타입을 의미할 수 있다. 다른 예로서, 제1 형이 p형 도핑 타입인 경우, 제2 형은 n형 도핑 타입을 의미할 수 있다. 일 예로서, 기판(110)으로서 실리콘 기판을 적용하는 경우, n형 도핑 타입의 도펀트로는 인(P), 비소(As) 등이 적용될 수 있고, p형 도핑 타입의 도펀트로는 붕소(B), 알루미늄(Al) 등이 적용될 수 있다.
도 1b를 참조하면, 다이어프램(112)는 기판(110)을 가공하여 형성할 수 있다. 다이어프램(112)는 기판(110)의 일 영역에 해당될 수 있다. 다이어프램(112)은 기판(110)의 상면에 해당되는 제1 면(112a)과 제1 면(112a)의 반대쪽에 위치하며 기판(110)이 가공되어 형성된 리세스(recess) 면인 제2 면(112b)을 구비할 수 있다. 또한, 다이어프램(112)은 기판(110)의 가공시 형성된 측벽면인 제3 면(112c)을 구비할 수 있다. 한편, 도면에서는 기판(110)의 하면으로서, 제4 면(112d)을 도시하고 있다.
도 1b에 도시되는 바와 같이, 다이어프램(112)은 기판(110)에 의해 양 단부가 고정될 수 있다. 다이어프램(112)는 양 단부 사이에 소정의 두께를 가지며 인가되는 압력에 반응하여 휨 변이가 가능한 변이부를 구비할 수 있다. 일 예로서, 다이어프램(112)의 두께는 약 3 내지 50 ㎛일 수 있다.
다이어프램(112)에는 다이어프램(112)의 변이량에 대응하여 채널 전류값을 변화시키는 상기 전계효과트랜지스터가 배치될 수 있다. 상기 전계효과트랜지스터는 다이어프램(112) 내에 서로 이격하여 형성되는 도핑된 소스 영역(122) 및 드레인 영역(124)을 구비할 수 있다.
소스 영역(122) 및 드레인 영역(124)은 다이어프램(112)과 서로 다른 도핑 타입을 가질 수 있다. 상기 전계효과트랜지스터는 소스 영역(122) 및 드레인 영역(124) 사이의 다이어프램(112) 영역 상에 배치되는 게이트 유전체층(130a) 및 게이트 유전체층(130a) 상에 배치되는 게이트 전극(140)을 구비할 수 있다.
소스 영역(122) 및 드레인 영역(124) 사이의 다이어프램 영역은 상기 전계효과트랜지스터의 채널 영역을 구성할 수 있다. 상기 채널 영역을 제외한 다이어프램(112) 영역의 상부에는 층간 절연층(130b)이 배치될 수 있다. 소스 영역(122) 및 드레인 영역(124)은 소스 전극 라인(142) 및 드레인 전극 라인(144)과 연결될 수 있다. 소스 전극 라인(142) 및 드레인 전극 라인(144)을 통해 외부 전원이 공급됨으로써, 소스 영역(122) 및 드레인 영역(124) 사이에 전압이 인가될 수 있다. 소스 전극 라인(142), 드레인 전극 라인(144) 및 게이트 전극(140) 상에는 제1 패시베이션층(150)이 배치되고, 기판(110)의 제4 면(112d) 상에는 제2 패시베이션층(160)이 배치됨으로써, 외부 환경으로부터 상기 전계효과트랜지스터가 보호될 수 있다.
압력 센서(10)의 구동 방법과 관련하여서는 다양한 방식의 설명이 가능하지만, 그 중 하나의 일 예를, 도 2a 및 도 2b를 이용하여 설명한다. 도 2a는 압력이 인가되지 않은 초기 상태에서의 본 출원의 일 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이며, 도 2b는 압력이 인가될 때 본 출원의 일 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 2a에서, 다이어프램(112) 내의 전계효과트랜지스터가 배치되고 있다. 소스 영역(122)과 드레인 영역(124) 사이에 소정의 전압이 인가된 상태에서, 게이트 전극(140)에 문턱 전압 이상의 전압이 인가되면, 소스 영역(122)과 드레인 영역(124) 사이의 다이어프램(112) 내에 형성되는 채널층을 통해 포화된(saturated) 채널 전류(Id1)가 생성될 수 있다. 포화된(saturated) 채널 전류(Id1)는 아래 식 (1) 및 식 (2)와 같은 관계를 가진다. 이하, 본 명세서에서, 채널 전류란, 전계효과트랜지스터가 턴온 될때, 소스 영역과 드레인 영역의 채널층을 통해 포화된 상태에서 흐르는 전류를 의미한다.
Id1 ∝ Cox1(Vgs-Vt)2 ----------------------(1)
Cox1 = εA1/t1 ----------------------(2)
여기서, Cox1은 도핑된 다이어프램(112), 게이트 유전체층(130) 및 게이트 전극(140)로 구성되는 캐패시터 소자의 캐패시턴스를 의미한다. 이때, Cox1 는 게이트 유전체층(130)의 유전 상수(ε)및 게이트 전극(140)의 크기에 의해 한정되는 게이트 유전체층의 표면적(A1)에 비례하고, 게이트 유전체층(130)의 두께(t1)에 반비례할 수 있다. 또한, Vgs는 게이트 전극(140)과 소스 영역(122) 사이에 인가하는 전압을 의미하며, Vt는 전계효과트랜지스터의 문턱 전압을 의미한다.
도 2b를 참조하면, 외부에서 압력이 인가될 때, 다이어프램(112)가 변이하는 모습을 도시하고 있다. 일 예로서, 도면 상에서, 상부 방향으로부터 하부 방향으로 압력이 인가될 때, 다이어프램(112)은 하부 방향으로 휨이 발생하도록 변이할 수 있다.
이때의 채널 전류(Id2)는 아래 식 (3) 및 (4)와 같이 표현 될 수 있다.
Id2 ∝ Cox2(Vgs-Vt)2 -------------------------(3)
Cox2 = εA2/t2 -------------------------(4)
여기서, Cox2는 변이가 발생한 경우에, 도핑된 다이어프램(112), 게이트 유전체층(130) 및 게이트 전극(140)로 구성되는 캐패시터 소자의 캐패시턴스를 의미한다. 이때, Cox2를 게이트 전극(140)의 크기에 의해 한정되는 게이트 유전체층의 표면적(A2) 및 게이트 유전체층(130)의 두께(t2)를 이용하여, 식(4)에 표현하고 있다.
도 2b에서와 같이, 휨이 발생하는 경우에, 게이트 전극(140)에 의해 정의되는 게이트 유전체층(130)의 면적(A2)가 증가할 수 있다. 면적(A2)의 증가는 상기 캐패시터 소자의 캐패시턴스(Cox2) 및 채널 전류(Id2)의 증가를 가져올 수 있다.
한편, 도 2b에 도시된 것과 반대 방향으로, 다이어프램(112)의 휨이 발생하는 경우에, 게이트 전극(140)에 의해 정의되는 게이트 유전체층(130)의 면적은 감소될 수 있다. 상기 면적의 감소는 상기 캐패시터 소자의 캐패시턴스 및 채널 전류의 감소를 가져올 수 있다.
상술한 방법에 의해, 외부 압력 변화에 대응하여, 전계효과트랜지스터의 채널 전류가 변화할 수 있으며, 상기 채널 전류를 측정함으로써, 외부 압력을 감지할 수 있다. 일반적으로 전계효과트랜지스터의 채널 전류는 게이트 소자의 캐패시턴스의 미소량 변화에 보다 빠르게 또는 보다 민감하게 반응할 수 있다. 따라서, 본 실시 예에 따르는 압력 센서는 본 종래의 압력 소자에 비해, 외부 압력 변화에 따라 상대적으로 고감도 및 고속도의 감지 능력을 구현할 수 있다.
도 3은 본 출원의 제2 실시 예에 따르는 압력 센서를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 압력 센서는 다이어프램을 구비하는 제1 압력 감지부(10) 및 다이어프램을 구비하지 않는 제2 압력 감지부(20)를 포함한다.
제1 압력 감지부(10)의 구성은 도 1과 관련하여 상술한 압력 센서(10)의 구성과 실질적으로 동일하다. 제2 압력 감지부(20)는 기판(110) 내에 다이어프램을 구비하지 않으며, 기판(110) 상에 직접 전계효과트랜지스터를 구비한다. 상기 전계효과트랜지스터는 소스 영역(222), 드레인 영역(224), 게이트 절연체층(130a) 및 게이트 전극(240)을 구비하고 있다. 소스 영역(222) 및 드레인 영역(224)은 소스 전극 라인(242) 및 드레인 전극 라인(244)를 통해 외부 전원과 연결될 수 있다.
외부 압력이 인가되는 환경에서 제1 압력 감지부(10)의 다이어프램(112)이 변이하더라도, 제2 압력 감지부(20)는 변이하지 않을 수 있다. 따라서, 변이가 없는 제2 압력 감지부(20)에 위치하는 전계효과트랜지스터에서 측정되는 채널 전류는 제1 압력 감지부(10)의 전계효과트랜지스터에서 측정되는 채널 전류에 대하여, 참조 전류(reference current)로서 기능할 수 있다. 일 예로서, 온도와 같은 주변 환경이 변화할 때, 전계효과트랜지스터의 전기적 신호는 상기 주변 환경의 변화에 영향을 받을 수 있다. 이때, 제2 압력 감지부(20)는 제1 압력 감지부(10)와 인접하게 배치되어 전류 신호를 발생시킴으로써, 제1 압력 감지부(10)에서 측정되는 전류 신호에 대하여 상기 환경 요인에 따른 오류를 교정 또는 보상하는 기능을 수행할 수 있다.
도 4a 내지 도 8a는 본 출원의 일 실시 예에 따르는 압력 센서의 제조 방법을 개략적으로 나타내는 평면도이다. 도 4b 내지 도 8b는 도 4a 내지 도 8a의 압력 센서를 Ⅱ-Ⅱ’을 따라 절취한 단면도이다.
도 4a 및 도 4b를 참조하면, 제1 면(110a) 및 제2 면(110b)를 구비하는 기판(110)을 준비한다. 기판(110)은 일 예로서, 실리콘, 갈륨비소, 게르마늄 등의 기판일 수 있으나, 반드시 이에 한정되지 않고, 반도체 공정이 가능한 금속, 세라믹, 폴리머 등의 재질을 가지는 기판도 가능하다. 기판(110)은 일 예로서, 제1 형 또는 제2 형으로 도핑될 수 있다. 여기서, 제1 형 또는 제2 형이란, 서로 다른 도핑 타입을 의미할 수 있다. 즉, 일 예로서, 제1 형이 n형 도핑 타입인 경우, 제2 형은 p형 도핑 타입을 의미할 수 있다. 다른 예로서, 제1 형이 p형 도핑 타입인 경우, 제2 형은 n형 도핑 타입을 의미할 수 있다. 일 예로서, 기판(110)으로서 실리콘 기판을 적용하는 경우, n형 도핑 타입의 도펀트로는 인(P), 비소(As) 등이 적용될 수 있고, p형 도핑 타입의 도펀트로는 붕소(B), 알루미늄(Al) 등이 적용될 수 있다. 기판(110)은 제1 형으로 도핑된 실리콘 기판일 수 있다. 상기 제1 형은 n형 또는 p형일 수 있다. 구체적으로, 이하에서는 편의상 기판(110)이 p형으로 도핑된 경우에 대하여 설명한다.
도 4a 및 도 4b를 다시 참조하면, 이온주입법(ion implanation)을 이용하여 기판(110) 상에 서로 이격되어 배치되는 소스 영역(122) 및 드레인 영역(124)을 형성한다. 일 실시 예에 있어서, 상기 이온주입법에 의해 주입되는 이온은 기판(110)과는 다른 제2 형으로 도핑 타입의 도펀트일 수 있다. 구체적으로, 기판(110)의 제1 면(110a) 상에 소스 영역(122) 및 드레인 영역(124)이 형성될 영역을 선택적으로 노출시키는 이온 주입용 포토레지스트 패턴을 형성한다. 이어서, n형 도핑 타입의 이온을 기판(110)의 표면으로부터 내부 영역으로 주입한 후에, 상기 포토레지스트 패턴을 제거한다. 이어서, 기판(110)을 열처리하여, 상기 주입된 이온을 활성화시킨다.
도 5a 및 도 5b를 참조하면, 소스 영역(122) 및 드레인 영역(124)이 형성된 기판(110)의 제1 면(110a) 상에 유전막을 형성하고, 상기 유전막을 선택적으로 패터닝하여, 소스 영역(122) 및 드레인 영역(124)을 선택적으로 노출시키는 컨택홀을 형성한다. 이때, 상기 유전막의 패터닝에 의해, 소스 영역(122) 및 드레인 영역(124) 사이의 채널 영역 상에 제1 유전체층(130a)이 형성되고, 상기 채널 영역을 제외한 영역 상에 제2 유전체층(130b)이 형성될 수 있다. 상기 유전막은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 구체적인 일 예로서, 상기 유전막은 실리콘산화막일 수 있다. 제1 유전체층(130a)은 본 실시 예에서, 전계효과트랜지스터의 게이트 유전체층으로서 기능할 수 있으며, 제2 유전체층(130b)은 층간 절연층으로 기능할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 컨택홀을 채우고, 제1 유전체층(130a) 및 제2 유전체층(130b)을 덮는 전도성 박막을 증착한다. 이어서, 상기 전도성 박막을 선택적으로 패터닝하여, 제1 유전체층(130a) 상에 전도성 패턴(140)을 형성할 수 있다. 전도성 패턴(140)은 본 실시 예에서, 전계효과트랜지스터의 게이트 전극으로 기능할 수 있으며, 도시되지는 않았지만, 라인의 형태를 가지고 채널 영역 밖으로 연장될 수 있다. 한편, 상기 전도성 박막의 패터닝 시에, 소스 영역(122) 및 드레인 영역(124)과 전기적으로 연결되며 제2 유전체층(130b) 상에 배치되는 소스 전극 라인(142) 및 드레인 전극 라인(144)을 함께 형성할 수 있다.
상기 전도성 박막은 단층 또는 복층의 금속층일 수 있다. 일 예로서, 상기 전도성 박막은 타이타늄층 및 백금층이 순차적으로 적층된 복층 구조물을 적용할 수 있다.
도 7a 및 도 7b를 참조하면, 기판(110)의 제1 면(110a) 상부를 선택적으로 덮는 제1 패시베이션층(150)을 형성한다. 제1 패시베이션층(150)은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 구체적인 일 예로서, 제1 패시베이션층(150)은 실리콘질화물층일 수 있다. 제1 패시베이션층(150)은 본 실시 예의 전계효과트랜지스터를 외부로부터 보호하는 기능을 수행할 수 있다. 제1 패시베이션층(150)은 전도성 패턴(140)의 일부분, 소스 전극 라인(142) 및 드레인 전극 라인(144)의 일부분을 컨택홀을 통해 노출시킬 수 있다. 노출된 전도성 패턴(140)의 일부분, 소스 전극 라인(142) 및 드레인 전극 라인(144)의 일부분은 외부로부터 전원을 공급받는 전도성 패드로서 기능할 수 있다.
도 8a 및 도 8b를 참조하면, 기판(110)의 제2 면(110b) 상에 제2 패시베이션층(160)을 형성할 수 있다. 이어서, 제2 패시베이션층(160) 상에 레지스트 패턴층(미도시)을 형성할 수 있다. 경우에 따라서, 제2 패시베이션층(160)은 생략되고, 제2 면(110b) 상에 바로 제2 패시베이션층(160)이 형성될 수도 있다.
상기 레지스트 패턴층을 식각 마스크로 이용하여, 기판(110)을 식각한다. 이때, 식각 후, 기판(110)의 잔존 두께가 3 내지 50 ㎛의 두께에 이르도록 할 수 있다. 상술한 기판(110)의 식각을 통하여 다이어프램(112)이 제조될 수 있다. 다이어프램(112)은 제1 면(112a), 제1 면(112a)의 반대면인 제2 면(112b)을 구비하며, 아울러, 기판(110)의 식각 과정에서 형성되는 측벽의 경사면인 제3 면(113c)를 구비할 수 있다.
상술한 과정을 통해 제조되는 도 8a 및 도 8b의 압력 센서는 도 1a 및 도 1b와 관련하여 상술한 제1 실시 예의 압력 센서(10)와 실질적으로 그 구성이 동일하다. 한편, 도 4a 내지 도 8a의 공정을 수행하여 다이어프램을 구비하는 제1 압력 감지부를 형성하고, 상기 제1 압력 감지부에 인접한 영역에 도 4a 내지 도 7a의 공정을 수행하여 다이어프램을 구비하지 않는 제2 압력 감지부를 제조함으로써, 도 3과 관련하여 상술한 제2 실시 예의 압력 센서와 실질적으로 동일한 구성의 압력 센서를 제조할 수 있다.
도 9a는 본 출원의 제3 실시 예에 따르는 압력 센서를 개략적으로 나타내는 평면도이다. 도 9b는 도 9a의 압력 센서를 Ⅱ-Ⅱ’로 절취하여 나타낸 단면도이다.
도 9a 및 도 9b를 참조하면, 압력 센서(30)은 기판(110), 기판(110) 내에 형성되는 소스 영역(912) 및 드레인 영역(914), 제1 게이트 유전체층(930a), 제1 게이트 유전체층(930a)과 이격하여 배치되는 다이어프램(35)을 포함한다. 다이어프램(35)는 제2 게이트 유전체층(1030) 및 게이트 전극층(1050)을 포함할 수 있다.
제1 형으로 도핑되는 기판(110)의 내부에, 제2 형으로 도핑되는 소스 영역(912) 및 드레인 영역(914)이 배치되고, 소스 영역(912) 및 드레인 영역(914) 사이의 채널 영역 상부에는 제1 게이트 유전체층(930a)이 적층된다. 상기 채널 영역 이외의 기판(110) 영역 상부에는 제1 절연성 유전체층(930b)이 배치된다. 제1 절연성 유전체층 (930b) 상에는 소스 영역(912) 및 드레인 영역(914)과 연결되고 외부 전원이 공급되는 소스 전극 라인(922) 및 드레인 전극 라인(924)이 배치된다.
소스 전극 라인(922), 드레인 전극 라인(924) 및 제1 절연성 유전체층(930b) 상에는 선택적으로 지지 구조물 패턴(940)이 배치될 수 있다. 지지 구조물 패턴(940)은 적어도 제1 게이트 유전체층(930a)의 상부를 노출시키는 트렌치를 구비할 수 있다.
도면을 다시 참조하면, 지지 구조물 패턴(940)에 의해 지지되고 상기 콘택홀에 걸치도록 제2 게이트 유전체층(1030)이 배치된다. 제2 게이트 유전체층(1030)의 적어도 일부분 상에는 게이트 전극(1050)이 배치될 수 있다. 트렌치에 걸쳐진 제2 게이트 유전체층(1030)와 제1 게이트 유전체층(930a) 사이에 에어갭 영역(1070)이 형성될 수 있다. 에어갭 영역(1070)은 공기가 유전체이므로, 일종의 유전체층을 형성할 수 있다. 따라서, 이하에서는 에어갭 영역(1070)을 제3 게이트 유전체층(1070)으로 지칭한다.
도시되는 바와 같이, 하부에 에어갭 영역(1070)이 형성되지 않은 제2 게이트 유전체층(1030) 상에는 기판 구조물 패턴(1010), 제1 절연층 (1020) 및 패시베이션층(1040)이 선택적으로 배치될 수 있다. 한편, 패시베이션층(1040) 사이에서 하부의 소스 전극 패턴(922) 또는 드레인 전극 패턴(924)를 선택적으로 노출시키는 컨택홀 패턴(1060)이 형성될 수 있다.
정리하자면, 본 실시 예의 전계효과트랜지스터는, 소스 영역(912) 및 드레인 영역(914), 채널 영역 상부에 순차적으로 배치되는 제1 게이트 유전체층(930a), 제3 게이트 유전체층(1070), 제2 게이트 유전체층(1030), 및 게이트 전극(1050)을 포함할 수 있다. 본 실시 예의 다이어프램은 제2 게이트 유전체층(1030) 및 게이트 전극(1050)을 포함할 수 있다. 이때, 제3 게이트 유전체층(1070)은 제1 게이트 유전체층(930a)와 제2 게이트 유전체층(1030) 사이의 에어갭 영역에 해당될 수 있다.
압력 센서(30)의 구동 방법과 관련하여서는 다양한 방식의 설명이 가능하지만, 그 중 하나의 일 예를, 도 10a 및 도 10b를 이용하여 설명한다. 도 10a는 압력이 인가되지 않은 초기 상태에서의 본 출원의 제3 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이며, 도 10b는 압력이 인가될 때 본 출원의 제3 실시 예에 따르는 압력 센서의 상태를 개략적으로 나타내는 모식도이다.
도 10a를 참조하면, 전계효과트랜지스터의 구동은 다음과 같이 설명될 수 있다. 소스 영역(912)과 드레인 영역(914) 사이에 소정의 전압이 인가된 상태에서, 게이트 전극(1050)에 문턱 전압 이상의 전압이 인가되면, 소스 영역(912)과 드레인 영역(914) 사이의 기판(110) 내에 형성되는 채널을 통해 흐르는 포화된(saturated) 채널 전류(Id3)는 아래 식 (5) 및 식 (6)와 같은 관계를 가진다. 이하, 본 명세서에서, 채널 전류란, 전계효과트랜지스터가 턴온 될때, 소스 영역과 드레인 영역의 채널을 통해 포화된 상태에서 흐르는 전류를 의미한다.
Id3 ∝ Cox3(Vgs-Vt)2 -------------------------(5)
1/Cox3 = 1/Ca + 1/Cb + 1/Cc ---------------(6)
여기서, Cox3은 도핑된 기판(110), 제1 게이트 유전체층(930a), 제2 게이트 유전체층(1030), 제3 게이트 유전체층(1070) 및 게이트 전극(1050)으로 구성되는 캐패시터 소자의 전체 캐패시턴스를 의미한다. 이때, Ca는 제1 게이트 유전체층(930a)에 의해 발생하는 캐패시턴스, Cb는 제3 게이트 유전체층(1070)에 의해 발생하는 캐패시턴스, Cc는 제2 게이트 유전체층(1030)에 의해 발생하는 캐패시턴스를 의미할 수 있다.
이때, Ca, Cb, 및 Cc는 식(2)에서와 같이, 각각의 게이트 유전체층의 유전 상수(ε) 및 게이트 전극(1050)의 크기에 의해 한정되는 게이트 유전체층의 표면적에 비례하고, 각각의 게이트 유전체층(130)의 두께(t1, t2, t3)에 반비례할 수 있다. 또한, Vgs는 게이트 전극(140)과 소스 영역(122) 사이에 인가하는 전압을 의미하며, Vt는 전계효과트랜지스터의 문턱 전압을 의미한다.
도 10b를 참조하면, 외부에서 압력이 인가될 때, 다이어프램이 변이하는 모습을 도시하고 있다. 일 예로서, 도면 상에서, 상부 방향으로부터 하부 방향으로 압력이 인가될 때, 상기 다이어프램은 에어갭 영역(1070), 즉 제3 게이트 유전체층(1070) 내부로 휨이 발생하도록 변이할 수 있다.
이때의 채널 전류(Id4)는 아래 식 (7) 및 (8)와 같이 표현 될 수 있다.
Id4 ∝ Cox4(Vgs-Vt)2 -------------------------(7)
1/Cox4 = 1/Ca + 1/Cb + 1/Cc ----------------(8)
여기서, Cox4는 변이가 발생한 경우에, 도핑된 기판(110), 제1 게이트 유전체층(930a), 제2 게이트 유전체층(1030), 제3 게이트 유전체층(1070) 및 게이트 전극(1050)으로 구성되는 캐패시터 소자의 전체 캐패시턴스를 의미한다.
도면을 참조하면, 휨이 발생하는 경우에, 도 3b에서 살펴본 것과 동일한 원리로서, 게이트 전극(1070)에 의해 정의되는 제2 게이트 유전체층(1030) 또는 제3 게이트 유전체층(1070)의 면적이 증가할 수 있다. 상기 면적이 증가함으로써, 제2 게이트 유전체층(1030) 또는 제3 게이트 유전체층(1070)에 기인하는 캐패시턴스(Cc, Cb) 양이 각각 증가할 수 있다.
또한, 상기 다이어프램이 에어갭 영역(1070) 내부로 휘어짐으로써, 제3 게이트 유전체층(1070)의 두께가 tb 로부터 t’b 로 감소할 수 있다. 상기 제3 게이트 유전체층(1070)의 두께가 감소함으로써, 제3 게이트 유전체층(1070)에 기인하는 캐패시턴스(Cb) 양이 또한 증가할 수 있다.
상술한 바와 같이, Cb 및 Cc가 증가함에 따라, 전체 캐패시턴스인 Cox4가 증가할 수 있다. Cox4가 증가함으로써, 채널 전류(Id4)가 증가할 수 있다.
한편, 도 10b에 도시된 것과 반대 방향으로, 다이어프램의 휨이 발생하는 경우에, 게이트 전극(1050)에 의해 정의되는 제2 게이트 유전체층(1030) 또는 제3 게이트 유전체층(1070)의 면적은 감소될 수 있다. 또한, 제3 게이트 유전체층(1070)의 두께가 증가할 수 있다. 이러한 변화를 통해, 전체 캐패시턴스는 감소하고, 채널 전류는 감소할 수 있다.
상술한 작용 기작에 의해, 외부 압력 변화에 대응하여, 전계효과트랜지스터의 채널 전류가 변화할 수 있으며, 상기 채널 전류를 측정함으로써, 외부 압력을 감지할 수 있다. 일반적으로, 전계효과트랜지스터의 채널 전류는 게이트 소자를 구성하는 캐패시턴스의 미소량 변화에 보다 빠르게 또는 보다 민감하게 반응할 수 있다. 따라서, 본 실시 예에 따르는 압력 센서는 본 종래의 압력 소자에 비해, 상대적으로 고감도 및 고속도의 감지 능력을 구현할 수 있다.
도 11은 본 출원의 제4 실시 예에 따르는 압력 센서를 개략적으로 나타내는 단면도이다. 도 11을 참조하면, 압력 센서는 다이어프램을 구비하는 제1 압력 감지부(30) 및 다이어프램을 구비하지 않는 제2 압력 감지부(40)를 포함한다.
제1 압력 감지부(30)의 구성은 도 9a 및 도 9b와 관련하여 상술한 압력 센서(10)의 구성과 실질적으로 동일하다. 이와 대비하여, 제2 압력 감지부(40)는 에어갭 영역인 게이트 유전체층을 구비하지 않는다. 즉, 제1 압력 감지부(10)가 제1 게이트 유전체층(930a), 제2 게이트 유전체층(1040) 및 에어갭인 제3 유전체층(1070)을 구비하는 반면, 제2 압력 감지부(40)는 제1 게이트 유전체층(930a), 제2 게이트 유전체층(1040) 및 박막층으로서의 제3 유전체층(1940)을 구비한다.
또한, 제2 압력 감지부(40)는 기판(110) 내에 다이어프램을 구비하지 않음으로써, 외부 압력이 인가되는 환경에서 제1 압력 감지부(30)의 다이어프램이 변이하더라도, 제2 압력 감지부(40)는 변이하지 않을 수 있다. 따라서, 변이가 없는 제2 압력 감지부(40)에 위치하는 전계효과트랜지스터에서 측정되는 채널 전류는 제1 압력 감지부(30)의 전계효과트랜지스터에서 측정되는 채널 전류에 대하여, 참조 전류(reference current)로서 기능할 수 있다. 일 예로서, 온도와 같은 주변 환경이 변화할 때, 전계효과트랜지스터의 전기적 신호는 상기 주변 환경의 변화에 영향을 받을 수 있다. 이때, 제2 압력 감지부(40)는 제1 압력 감지부(30)와 인접하게 배치되어 전류 신호를 발생시킴으로써, 제1 압력 감지부(30)에서 측정되는 전류 신호에 대하여 상기 환경 요인에 따른 오류를 교정 또는 보상하는 기능을 수행할 수 있다.
도 12a 내지 도 19a는 본 출원의 일 실시 예에 따르는 압력 센서의 제조 방법을 개략적으로 나타내는 평면도이다. 도 12b 내지 도 19b는 도 12a 내지 도 19a의 압력 센서를 Ⅱ-Ⅱ’을 따라 절취한 단면도이다.
도 12a 및 도 12b를 참조하면, 제1 면(110a) 및 제2 면(110b)를 구비하는 제1 기판(110)을 준비한다. 제1 기판(110)은 제1 형으로 도핑된 기판일 수 있다. 이어서, 이온주입법(ion implanation)을 이용하여 제1 기판(110) 상에 서로 이격되어 배치되는 소스 영역(912) 및 드레인 영역(914)을 형성한다. 도 12c는 도 12a의 도핑 영역을 확대하여 나타낸 도면이다. 일 실시 예에 있어서, 상기 이온주입법에 의해 주입되는 이온은 제1 기판(110)과는 다른 제2 형으로 도핑 타입의 도펀트일 수 있다. 일 실시 예에 있어서, 제1 기판(110)은 p형으로 도핑된 실리콘 기판일 수 있으며, 소스 영역(912) 및 드레인 영역(914)는 n형으로 도핑된 실리콘 기판 영역일 수 있다.
도 12a 및 도 12c에 도시되는 것과 같이, 소스 영역(912) 및 드레인 영역(914)는 각각 제2 방향으로 평행한 복수의 라인 패턴을 구비하며, 각각의 단부가 서로 연결되는 형태를 가질 수 있다. 또한, 소스 영역(912) 및 드레인 영역(914)는 상기 복수의 라인 패턴이 서로 엇갈리도록 배치됨으로써, 복수의 채널 영역을 가지도록 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 소스 영역(912) 및 드레인 영역(914)이 형성된 제1 기판(110)의 제1 면(110a) 상에 유전막을 형성하고, 상기 유전막을 선택적으로 패터닝하여, 소스 영역(912) 및 드레인 영역(914)을 선택적으로 노출시키는 컨택홀을 형성한다. 이때, 상기 유전막의 패터닝에 의해, 소스 영역(912) 및 드레인 영역(914) 사이의 채널 영역 상에 제1 게이트 유전체층(930a)이 형성되고, 상기 채널 영역을 제외한 영역 상에 제1 절연성 유전체층(930b)이 형성될 수 있다. 상기 유전막은 일 예로서, 산화물, 질화물, 산질화물 등을 포함할 수 있다. 구체적인 일 예로서, 상기 유전막은 실리콘산화막일 수 있다.
도 14a 및 도 14b를 참조하면, 상기 컨택홀을 채우고, 제1 게이트 유전체층(930a) 및 제1 절연성 유전체층(930b)을 덮는 전도성 박막을 증착한다. 이어서, 상기 전도성 박막을 선택적으로 패터닝하여, 소스 영역(912) 및 드레인 영역(914)과 전기적으로 연결되며 제1 절연성 유전체층(930b) 상에 배치되는 소스 전극 라인(922) 및 드레인 전극 라인(924)을 형성할 수 있다.
상기 전도성 박막은 단층 또는 복층의 금속층일 수 있다. 일 예로서, 상기 전도성 박막은 타이타늄층 및 백금층이 순차적으로 적층된 복층 구조물을 적용할 수 있다.
도 15a 및 도 15b를 참조하면, 소스 전극 라인(922), 드레인 전극 라인(924) 및 층간 절연층(930b) 상에 선택적으로 지지 구조물 패턴(940)을 형성할 수 있다. 지지 구조물 패턴(940)은 적어도 제1 게이트 유전체층(930a)의 상부를 노출시키는 트렌치를 구비할 수 있다. 지지 구조물 패턴(940)을 형성하는 공정은, 먼저, 절연막을 소스 전극 라인(922) 및 드레인 전극 라인(924)을 덮도록 제1 게이트 유전체층(930a) 및 제1 절연성 유전체층(930b)상에 형성한다. 이어서, 상기 절연막을 선택적으로 패터닝하는 과정으로 진행할 수 있다. 상기 절연막은 일 예로서, 산화막, 질화막, 산질화막 등 일 수 있다.
이와 같이, 도 12a 내지 도 15a, 도 12b 내지 도 15b와 관련된 공정을 수행하여, 소스 영역(912), 드레인 영역(914), 소스 영역(912)과 드레인 영역(914) 사이의 채널 영역, 및 상기 채널 영역 상의 제1 게이트 유전체층(930a)을 구비하는 제1 기판(110)을 제공할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 면(1010a)과 제2 면(1010b)을 구비하는 제2 기판(1010)을 준비하고, 제2 기판(1010)의 제1 면(1010a)과 제2 면(1010b)에 제1 절연층(1020) 및 제2 절연층(1030)을 각각 형성한다. 이어서, 제1 절연층(1020)으로부터 제2 기판(1010)의 내부를 관통하도록 제2 기판(1010)을 선택적으로 가공하여, 제2 절연층(1030)을 부분적으로 노출시킨다.
제2 기판(1010)은 일 예로서, 실리콘, 갈륨비소, 게르마늄 등의 기판일 수 있으나, 반드시 이에 한정되지 않고, 반도체 공정이 가능한 금속, 세라믹, 폴리머 등의 재질을 가지는 기판도 가능하다. 제1 절연층(1020) 및 제2 절연층(1030)은 일 예로서, 산화막, 질화막, 산질화막 등을 포함할 수 있지만, 반드시 이에 한정되지 않고, 다른 다양한 유전 특성을 구비하는 절연막이 적용될 수 있다. 제2 절연층(1030)의 일부분은 후술하는 공정을 통해, 전계효과트랜지스터의 제2 게이트 유전체층으로 기능할 수 있다. 따라서, 제2 게이트 유전체층으로서의 유전 특성 등을 고려하여, 상기 제2 절연층(1030)의 재질을 결정할 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 구조물 상에 패시베이션층(1040)이 형성될 수 있다. 패시베이션층(1040)은 제2 게이트 유전체층으로 기능하는 제2 절연층(1030)의 일부분을 노출하도록 패터닝될 수 있다. 이어서, 외부로 부분적으로 노출되는 제2 절연층(1030) 상에 도전층 패턴(1050)을 형성한다. 도전층 패턴(1050)은 제2 전계효과트랜지스터의 게이트 전극으로 적용될 수 있다. 이하에서는, 도전층 패턴(1050)의 하부에 위치하는 제2 절연층(1030)의 부분을 제2 게이트 유전체층으로 지칭하도록 한다. 이로써, 제2 절연층(1030) 및 도전층 패턴(1050)을 구비하는 다이어프램이 제2 기판(1010) 상에 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 제2 절연층(1030)의 일부분을 패터닝하여, 컨택홀 패턴(1060)을 형성한다. 컨택홀 패턴은 후술하는 공정에서, 제1 기판(110)의 소스 전극 라인(922) 및 드레인 전극 라인(924)을 노출시킬 수 있다.
도 19a 및 도 19b를 참조하면, 도 18a 및 도 18b의 형태로 가공된 제2 기판(1010)을 도 15a 및 도 15b의 형태로 가공된 제1 기판(110)과 서로 접합한다. 구체적으로, 제1 기판(110) 상의 제1 게이트 유전체층(930a)와 제2 기판(1010) 상의 상기 제2 게이트 유전체층이 서로 이격하여 마주보도록 제1 기판(110)과 제2 기판(1010)을 접합하되, 제1 게이트 유전체층(930a)와 상기 제2 게이트 유전체 상이에 에어갭 영역(1070)이 형성되도록 한다.
상술한 과정을 통해 형성되는 도 19a 및 도 19b의 압력 센서는 도 9a 및 도 9b와 관련하여 상술한 제3 실시 예의 압력 센서(30)와 실질적으로 그 구성이 동일하다. 한편, 도 12a 내지 도 19a의 공정을 수행하여 다이어프램을 구비하는 제1 압력 감지부를 형성하고, 상기 제1 압력 감지부에 인접한 영역에 도 12a 내지 도 19a의 공정을 수행하되, 지지 구조물 패턴(940)이 에어갭 영역(1070)을 채우는 제2 압력 감지부를 제조함으로써, 도 11과 관련하여 상술한 제4 실시 예의 압력 센서와 실질적으로 동일한 구성의 압력 센서를 제조할 수 있다.
도 20은 본 출원의 일 실시 예에 따르는 압력 센서를 구동하여 압력을 감지한 결과를 나타내는 그래프이다. 본 실험에서는, 도 1a 및 도 1b의 구성과 실질적으로 동일한 구조의 압력 센서를 적용하였다. 다만, 이 경우에 있어서도, 소스 영역와 드레인 영역의 구조는 도 12c의 구조를 채용하여 채널층 영역을 증가시킴으로써, 소스 영역-드레인 영역 사이에 흐르는 채널 전류값의 수준을 상향시켰다. 구체적으로, 칩 전체 사이즈는 3 X 3 mm2 이며, 다이어프램 사이즈는 1 X 1 mm2 로 구성하였다. 다이어프램의 두께는 20㎛ 이다. 전계효과트랜지스터의 채널층의 길이(도 12c의 제1 방향을 따르는 길이)는 10㎛ 이며, 채널층의 폭(도 12c의 제2 방향을 따르는 길이)은 770 ㎛ 이다.
소스 영역과 드레인 영역 사이에는 5.0V의 전압이 인가되고, 게이트 전극에는 1.0 V의 전압이 인가됨으로써, 전계효과트랜지스터를 턴온시켰다.
도 20을 참조하면, 상술한 초기 턴온 상태에서는 채널 전류로서, 2.7495 mA의 드레인 전류가 측정되었다. 이후에, 압력이 증가할수록, 전계효과트랜지스터의 채널을 통해 흐르는 드레인 전류가 증가하였다. 도시되는 바와 같이, 압력 증가분에 따르는 드레인 전류의 증가분은 실질적으로 선형적으로 변화하는 모습을 보인다. 이러한 선형적인 변화 특성은 압력 센서가 동작할 때 요청되는 측정 신뢰도를 담보할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 압력 센서, 35: 다이어프램,
110: 기판, 112: 다이어프램,
110a: 기판의 제1 면, 110b: 기판의 제2 면,
122 222: 소스 영역, 124 224: 드레인 영역,
130a: 게이트 유전체층, 130b: 층간 절연층,
140 240: 게이트 전극, 142 242: 소스 전극 라인,
144 244: 드레인 전극 라인,
150: 제1 패시베이션층, 160: 제2 패시베이션층,
912: 소스 영역, 914: 드레인 영역,
922: 소스 전극 라인, 924: 드레인 전극 라인,
930a: 게이트 유전체층, 930b: 절연성 유전체층,
940: 지지 구조물 패턴, 1010: 지판 구조물 패턴,
1030: 제2 게이트 유전체층, 1040: 패시베이션층,
1050: 게이트 전극층, 1060: 컨택홀 패턴,
1070: 제3 게이트 유전체층.
110: 기판, 112: 다이어프램,
110a: 기판의 제1 면, 110b: 기판의 제2 면,
122 222: 소스 영역, 124 224: 드레인 영역,
130a: 게이트 유전체층, 130b: 층간 절연층,
140 240: 게이트 전극, 142 242: 소스 전극 라인,
144 244: 드레인 전극 라인,
150: 제1 패시베이션층, 160: 제2 패시베이션층,
912: 소스 영역, 914: 드레인 영역,
922: 소스 전극 라인, 924: 드레인 전극 라인,
930a: 게이트 유전체층, 930b: 절연성 유전체층,
940: 지지 구조물 패턴, 1010: 지판 구조물 패턴,
1030: 제2 게이트 유전체층, 1040: 패시베이션층,
1050: 게이트 전극층, 1060: 컨택홀 패턴,
1070: 제3 게이트 유전체층.
Claims (19)
- 기판;
상기 기판의 일 영역에 해당되고 인가되는 압력에 반응하여 변이하는 다이어프램; 및
상기 다이어프램 내에 배치되고 상기 다이어프램의 변이량에 대응하여 채널 전류값을 변화시키는 전계효과트랜지스터를 포함하는
전계효과트랜지스터 형 압력 센서.
- 제1 항에 있어서,
상기 다이어프램은
상기 기판에 의해 고정된 양 단부; 및
상기 기판의 리세스에 의해 소정의 두께를 가지며 휨 변이가 가능한 변이부를 포함하는
전계효과트랜지스터 형 압력 센서.
- 제2 항에 있어서,
상기 다이어프램은 3 내지 50 ㎛의 두께를 가지는
전계효과트랜지스터 형 압력 센서.
- 제1 항에 있어서,
상기 전계효과트랜지스터는
상기 다이어프램 내에 형성되는 도핑된 소스 및 드레인 영역;
상기 소스 및 드레인 전극 사이의 채널 영역 상부에 배치되는 게이트 유전체층; 및
게이트 유전체층 상에 배치되는 게이트 전극을 포함하는
전계효과트랜지스터 형 압력 센서.
- 제4 항에 있어서,
상기 다이어프램은 상기 게이트 유전체층이 형성되는 상기 기판의 일 면과 반대쪽에 위치하는 상기 기판의 리세스 면을 구비하는
전계효과트랜지스터 형 압력 센서.
- (a) 제1 면과 제2 면을 구비하는 기판을 준비하는 단계;
(b) 상기 기판의 상기 제1 면에 서로 이격하여 배치되는 소스 영역 및 드레인 영역을 형성하는 단계;
(c) 상기 소스 영역 및 드레인 영역이 형성된 상기 기판 상에 유전체층을 형성하는 단계;
(d) 상기 유전체층 상에 전극층을 형성하는 단계; 및
(e) 상기 기판의 제2 면으로부터 상기 기판을 선택적으로 리세스하여, 적어도 상기 채널 영역을 커버하는 폭 및 상기 소소 영역 및 상기 드레인 영역의 깊이를 커버하는 두께를 가지는 다이어프램을 형성하는 단계를 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 제6 항에 있어서,
상기 기판은 제1 형으로 도핑된 기판이며,
(b) 단계는
이온주입법을 이용하여 상기 기판의 표면으로부터 내부 영역으로 제2 형 도펀트를 선택적으로 주입하는 단계를 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 제6 항에 있어서,
(c) 단계는
(c1) 상기 기판의 제1 면 상에 유전막을 증착하는 단계; 및
(c2) 상기 유전막을 패터닝하여, 상기 소스 영역 및 상기 드레인 영역을 선택적으로 노출시키는 컨택홀을 형성하는 단계를 포함하되,
상기 유전막의 패터닝에 의해, 상기 채널 영역 상에 제1 유전체층이 형성되고, 상기 채널 영역을 제외한 영역 상에 제2 유전체층이 형성되는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 제9 항에 있어서,
(d) 단계는
(d1) 상기 컨택홀을 채우고 상기 제1 유전체층 및 상기 제2 유전체층을 덮는 전도성 박막을 증착하는 단계;
(d2) 상기 전도성 박막을 선택적으로 패터닝하여, 상기 제1 유전체층 상에 전도성 패턴을 형성하고, 상기 소스 영역 및 상기 드레인 영역과 전기적으로 연결되는 소스 전극 라인 및 드레인 전극 라인을 형성하는 단계를 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 제6 항에 있어서,
(e) 단계는
(e1) 상기 기판의 상기 제2 면 상에 레지스트 패턴층을 형성하는 단계; 및
(e2) 상기 레지스트 패턴층을 식각 마스크로 이용하여, 상기 기판의 잔존 두께가 3 내지 50 ㎛의 두께에 이르도록 상기 기판을 식각하는 단계를 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 기판;
상기 기판 내에 형성되는 소스 영역 및 드레인 영역;
상기 소스 영역 및 드레인 영역 사이의 채널 영역의 상부에 배치되는 제1 게이트 유전체층; 및
상기 제1 게이트 유전체층과 이격하여 배치되며, 제2 게이트 유전체층 및 게이트 전극층을 포함하는 다이어프램을 포함하는
전계효과트랜지스터 형 압력 센서.
- 제11 항에 있어서,
상기 채널 영역과 상기 제1 게이트 유전체층 사이에 배치되는 에어갭 영역을 도 포함하며, 상기 에어갭 영역은 제3 게이트 유전체층으로 기능하는
전계효과트랜지스터 형 압력 센서.
- 제12 항에 있어서,
상기 다이어프램은 인가되는 압력에 대응하여 상기 에어갭 영역으로 변이하는
전계효과트랜지스터 형 압력 센서.
- 제12 항에 있어서,
상기 다이어프램의 변이량은 상기 채널 영역, 상기 제1 게이트 유전체층, 상기 제2 게이트 유전체층, 상기 제3 게이트 유전체층 및 상기 게이트 전극을 포함하는 캐패시터 소자의 캐패시턴스를 변화시키는
전계효과트랜지스터 형 압력 센서.
- 제14 항에 있어서,
상기 다이어프램의 변이량에 대응하여 변화하는 상기 캐패시턴스 소자의 캐패시턴스에 근거하여, 상기 채널 영역을 통해 흐르는 상기 소스 전극 및 상기 드레인 전극 간 전류값이 변화하는
전계효과트랜지스터 형 압력 센서.
- (a) 소스 영역, 드레인 영역, 상기 소스 영역과 상기 드레인 영역 사이의 채널 영역, 및 상기 채널 영역 상의 제1 게이트 유전체층을 구비하는 제1 기판을 준비하는 단계;
(b) 제2 게이트 유전체층 및 게이트 전극을 구비하는 다이어프램이 선택적으로 패터닝된 제2 기판을 제공하는 단계; 및
(c) 상기 제1 게이트 유전체층과 상기 제2 게이트 유전체층이 서로 이격하여 마주보도록 상기 제1 기판과 상기 제2 기판을 접합하되, 상기 제1 게이트 유전체층과 상기 제2 게이트 유전체층 사이에 에어갭 영역을 형성하는 단계를 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 제16 항에 있어서,
(a) 단계는
(a1) 제1 형으로 도핑된 기판을 준비하는 단계;
(a2) 이온주입법을 이용하여 상기 기판의 표면으로부터 내부 영역으로 제2 형 도펀트를 선택적으로 주입하는 단계를 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 제16 항에 있어서,
(a) 단계는
(a1) 상기 기판의 제1 면 상에 유전막을 증착하는 단계;
(a2) 상기 유전막을 패터닝하여, 상기 소스 영역 및 상기 드레인 영역을 선택적으로 노출시키는 컨택홀을 형성하고, 상기 채널 영역 상부의 상기 제1 게이트 유전체층 및 상기 채널 영역을 제외한 영역 상부의 제1 절연성 유전체층을 형성하는 단계;
(a3) 상기 컨택홀을 채우고 상기 제1 게이트 유전체층 및 상기 제1 절연성 유전체층을 덮는 전도성 박막을 증착하는 단계;
(a4) 상기 전도성 박막을 선택적으로 패터닝하여, 상기 콘택홀을 통해 상기 소스 영역 및 상기 드레인 영역과 전기적으로 연결되는 소스 전극 라인 및 드레인 전극 라인을 형성하는 단계;
(a5) 상기 제1 절연성 유전체층, 상기 소스 전극 라인 및 상기 드레인 전극 라인 중 적어도 하나 위에 지지 구조물 패턴을 형성하는 단계를 더 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
- 제16 항에 있어서,
(b) 단계는
(b1) 제1 면과 제2 면을 구비하는 상기 제2 기판을 준비하는 단계;
(b2) 상기 제1 면과 상기 제2 면 상에 제1 절연층 및 제2 절연층을 각각 형성하는 단계;
(b3) 상기 제1 절연층으로부터 상기 제2 기판의 내부를 관통하도록 선택적 가공을 수행하여, 상기 제2 절연층을 부분적으로 노출시키는 단계; 및
(b4) 상기 부분적으로 노출되는 상기 제2 절연층 상에 도전층 패턴을 선택적으로 형성하는 단계를 포함하는
전계효과트랜지스터 형 압력 센서의 제조 방법.
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