JP2005286212A - 薄膜トランジスタ基板、表示装置及びｃａｄプログラム - Google Patents

Abstract

【課題】 液晶表示装置の駆動回路に電源を再入力する時に、駆動回路の外部からレジスタ設定データを入力しなくても、画像データのみを入力すれば画像表示可能とする。
【解決手段】 絶縁性基板上に半導体層パターン３０ゲート絶縁膜を挟んでゲート電極配線３１が配置された画面部を有する薄膜トランジスタ基板であって、薄膜トランジスタ基板を金属テーブル上に載置した際に、半導体層パターン３０と金属テーブル間の容量をＣａとし、半導体層パターン３０とゲート電極配線３１との間の容量をＣｂとし、ゲート電極配線３１と金属テーブル間の容量をＣｅとし、ゲート電極配線３１の長さをＬとし、１本のゲート電極配線３１が担う単位長さあたりの基板表面積をＳとすると、Ｋ＝（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓによって求まるＫの値が第１設定値より小さくなるように、半導体層パターン３０とゲート電極配線３１の形状を設定する。
【選択図】 図１

Description

本発明は、絶縁性基板上に薄膜トランジスタ（ＴＦＴ）を作成した薄膜トランジスタ基板に関し、またこの薄膜トランジスタ基板と液晶材料やＥＬ材料といった表示材料とを組み合わせて作成された表示装置に関し、さらにこれらを設計するＣＡＤに関する。

図７に液晶表示装置の構成とそれに用いる薄膜トランジスタ基板の模式回路図を示す。画面部１にはマトリクス状に画素（表示ドット）２が配置されている。それぞれの画素２には画素電極３と蓄積容量４と画素トランジスタ５が配置されている。画素電極３は対向電極６（実際には画面部１全体にわたる大きな電極）との間に液晶７を挟みこんでいる。

それぞれの画素トランジスタ（薄膜トランジスタ）５はゲート電極配線（走査配線）8と画像信号配線９に接続され、蓄積容量４は共通容量配線１０に接続されている。ゲート電極配線８はゲート線駆動回路１１に、画像信号配線９は信号線駆動回路１２に、共通容量配線１０は容量線駆動回路１３にそれぞれ接続される（例えば、特許文献１参照。）。

図７の構成にさらにシステム回路や偏光板やバックライトなどさまざまな部材と組み合わせて液晶表示装置が完成する。この構成の内、画素電極３と蓄積容量４と画素トランジスタ５とゲート電極配線（走査配線）8と画像信号配線９と共通容量配線１０が絶縁性基板上に形成され薄膜トランジスタ基板を構成している。

薄膜トランジスタにポリシリコン（Ｓｉ）を用いた薄膜トランジスタ基板ではゲート線駆動回路１１、信号線駆動回路１２及び容量線駆動回路１３も同じ絶縁性基板上に形成される場合もある。
特開２０００−１８７２４８号公報

図８は、図７に示した液晶表示装置の製造工程途中の模式図面であり、薄膜トランジスタ基板の画面部に形成される４つの画素部分を示している。図８（Ａ）は模式平面図であり、図８（Ｂ）は図８（Ａ）のα−β部の模式断面図である。

図８（Ａ）に示すように、ゲート電極配線８は複数の半導体薄膜パターン２０と交差する。ゲート電極配線８と平行に、共通容量配線１０が形成される。点線で描かれた四角は、画像信号配線９が形成される位置を示す。

図８（Ｂ）に示すように、絶縁性基板２１上にアンダーコート膜２２が形成され、その上に半導体薄膜パターン２０及びゲート絶縁膜２３が形成され、その上にゲート電極配線８が形成され、その上に層間絶縁膜２４が被着される。

図７や図８で示した各表示画素に薄膜トランジスタを有する表示装置（液晶表示装置）では、大量のデータを表示するために非常に多くの画素を必要とする。パーソナルコンピューターで代表的な画面（例えば、１０２４＊７６８ピクセル）の場合ＲＧＢ３色をそれぞれ３つの画素（つまり、１色を１つの画素）で構成すれば実に数百万の数の画素を作り込むことになる。昨今では表示に対する要求は年々高度なものになり、この画素の不良による点欠陥をできるだけ無くしたもの（少ないもの）が要求されるようになってきた。しかしながら製造現場では点欠陥の全く無い表示装置を歩留まり良く作ることは非常に難しく、点欠陥の少ない構造やその製造方法を提供することが非常に重要である。

点欠陥を発生する大きな原因の一つに薄膜トランジスタ基板を作成する際の静電気破壊がある。特にトップゲートタイプの薄膜トランジスタ基板に対してゲート電極配線８を形成してから画像信号配線を形成するまでの間が半導体層パターン２０とゲート電極配線８との間に高電圧が発生し易く、静電気破壊が発生し易い。とりわけゲート電極配線８が形成された後の成膜や洗浄及びその工程での移載（基板の移動）が問題となる。

図９にゲート電極配線後の層間絶縁膜形成工程とその移載時の静電気破壊の模式説明図を示す。図９（Ａ）は、プラズマCVD製膜室２５において、基板２１の上にアンダーコート膜やゲート絶縁膜と共に、半導体層パターン（ポリシリコン）２０とゲート配線電極８が形成され、その上に層間絶縁膜２４としてプラズマCVD法による絶縁膜（たとえば酸化珪素や窒化珪素）を被着した状態を示す。この状態で基板全体が帯電してしまう。基板材質や表面（層間絶縁膜）が絶縁体であり完全な除電は難しい。

図９（Ｂ）は、移載時の静電気破壊の模式説明図を示す。図９（Ａ）の状態から、基板２１を移載する際、しばしば、基板搬送用ロボットアームの基板支持部４０の上方に半導体層パターン２０が来ると、その半導体層パターン２０について静電気破壊（シンボル的に記載）が起きてしまう。

本発明ではこのような静電気破壊による点欠陥発生を抑制しうる薄膜トランジスタ基板を提供し、製造歩留まりを向上することを目的としている。

本発明の第１の特徴は、絶縁性基板上に半導体層パターンとゲート絶縁膜を挟んでゲート電極配線が配置された画面部を有する薄膜トランジスタ基板であって、
薄膜トランジスタ基板を金属テーブル上に載置した際に、半導体層パターンと金属テーブル間の容量をＣａとし、半導体層パターンとゲート電極配線間の容量をＣｂとし、ゲート電極配線と金属テーブル間の容量をＣｅとし、ゲート電極配線の長さをＬとし、１本の前記ゲート電極配線が担う単位長さあたりの基板表面積をＳとした場合に、
Ｋ＝（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓ
によって求まるＫの値が第１設定値より小さくなるように、半導体層パターンとゲート電極配線の形状を設定したことにある。

本発明の第２の特徴は、ｋ＝Ｌ×Ｋによって求まるｋが第２設定値より小さくなるように半導体層パターンとゲート電極配線の形状を設定したことにある。

本発明の第３の特徴は、絶縁性基板上に半導体層パターンとゲート絶縁膜を挟んでゲート電極配線が配置された画面部を有する薄膜トランジスタ基板であって、
薄膜トランジスタ基板を金属テーブル上に載置した際に、半導体層パターンと金属テーブル間の容量、半導体層パターンとゲート電極配線間の容量、ゲート電極配線と金属テーブル間の容量に関して、それぞれを構成する容量を重なり部の並行平板容量で近似計算する、すなわち前記半導体層パターンと前記金属テーブル面への前記半導体層パターンの投影パターンとで作る並行平板容量をＣａ’とし、前記半導体層パターンと前記ゲート電極配線間の重なり部だけの面積で作る並行平板容量をＣｂ’とし、前記Ｃａ’Ｃｂ’も用いて合成計算した前記ゲート電極配線と前記金属テーブル間の容量をＣｅ’とし、ゲート電極配線の長さをＬとし、１本の前記ゲート電極配線が担う単位長さあたりの基板表面積をＳとした場合に、
ｋ’＝（Ｌ／Ｃｅ’）×｛Ｃａ’／（Ｃａ’＋Ｃｂ’）｝×Ｓ
によって求まるｋ’の値が第３設定値より小さくなるように、前記半導体層パターンと前記ゲート電極配線の形状を設定したことにある。 本発明の第４の特徴は、ｋ’’＝Ｌ×ｋ’によって求まるｋ’’が第４設定値より小さくなるように半導体層パターンとゲート電極配線の形状を設定したことにある。

本発明の第５の特徴は、絶縁性基板がガラス基板、半導体層がポリシリコン薄膜であり、ゲート絶縁膜が酸化珪素を含む薄膜で、さらにゲート電極配線上にプラズマＣＶＤ法による層間絶縁膜が形成されることにある。

本発明の第６の特徴は、ゲート絶縁膜が１５０nm膜厚の酸化珪素薄膜である時、ｋ’の値を０．４０（ｍｍ^３／ｐF）以下とすることにある。

本発明の第７の特徴は、ゲート絶縁膜が１５０nm膜厚の酸化珪素薄膜である時、ｋ’’の値が１２５（ｍｍ^４／ｐF）以下である請求項５又は６記載の薄膜トランジスタ基板。

本発明の第８の特徴は、ガラス基板のサイズを７３０ｍｍ×９２０ｍｍクラスより大きい基板とすることにある。

本発明の第９の特徴は、薄膜トランジスタ基板と、液晶材料やＥＬ材料などの表示材料とを具備することにある。

本発明の第１０の特徴は、半導体層パターンとゲート電極配線との形状を設計させるＣＡＤプログラムであって、コンピュータに、薄膜トランジスタ基板を金属テーブル上に載置した際の、半導体層パターンと金属テーブル間の容量Ｃａと、半導体層パターンとゲート電極配線間の容量Ｃｂと、ゲート電極配線と金属テーブル間の容量Ｃｅとを計算させ、
容量Ｃａと、容量Ｃｂと、容量Ｃｅと、ゲート電極配線の長さＬと、１本のゲート電極配線が担う単位長さあたりの基板表面積Ｓと、下記式
Ｋ＝（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓ
とに基づいてＫの値を計算させ、
Ｋの値と第１設定値とを比較させ、
Ｋの値が第１設定値より小さくない場合に、警告を表示させることにある。

本発明の第１の特徴によれば、半導体層パターンと金属テーブル間の容量Ｃａ、半導体層パターンとゲート電極配線間の容量Ｃｂ、ゲート電極配線と金属テーブル間の容量Ｃｅ、ゲート電極配線の長さＬ、１本の前記ゲート電極配線が担う単位長さあたりの基板表面積Ｓと、
Ｋ＝（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓ
によって求まるＫの値が第１設定値より小さくなるように、半導体層パターンとゲート電極配線の形状を設定することによって静電気破壊の発生率を低減させることが可能になる。

本発明の第２の特徴によれば、ｋ＝Ｌ×Ｋによって求まるｋが第２設定値より小さくなるように、半導体層パターンとゲート電極配線の形状を設定することによって静電気破壊の発生率をさらに低減させることが可能になる。

本発明の第３の特徴によれば、それぞれを構成する容量を重なり部の並行平板容量で近似計算する、半導体層パターンと金属テーブル面への半導体層パターンの投影パターンとで作る並行平板容量Ｃａ’、半導体層パターンとゲート電極配線間の重なり部だけの面積で作る並行平板容量Ｃｂ’、ゲート電極配線と金属テーブル間容量Ｃｅ’、ゲート電極配線の長さＬ、１本の前記ゲート電極配線が担う単位長さあたりの基板表面積Ｓと、
ｋ’＝（Ｌ／Ｃｅ’）×｛Ｃａ’／（Ｃａ’＋Ｃｂ’）｝×Ｓ
によって求まるｋ’の値が第３設定値より小さくなるように、半導体層パターンとゲート電極配線の形状を設定することによって静電気破壊の発生率を低減させることが可能になる。また、容量Ｃａ’、容量Ｃｂ’、容量Ｃｅ’は、前記の容量Ｃａ、容量Ｃｂ、容量Ｃｅよりも算出が容易であるから、容量Ｃａ’、容量Ｃｂ’、容量Ｃｅ’を用いて算出されるｋ’は、容量Ｃａ、容量Ｃｂ、容量Ｃｅを用いて算出されるＫよりも算出が容易になる。

本発明の第４の特徴によれば、ｋ’’＝Ｌ×ｋ’によって求まるｋ’’が第４設定値より小さくなるように半導体層パターンとゲート電極配線の形状を設定することによって静電気破壊の発生率をさらに低減させることが可能になる。

以下、図面を参照しながら本発明の実施形態を説明するが、本発明はこれらの実施の形態に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

図１に本願発明の実施例１の薄膜トランジスタ基板を説明するための模式図を示す。図８（A）と同じく薄膜トランジスタ基板の工程途中の平面模式図である。薄膜トランジスタ基板本体の基本構成は図８と殆ど同じである。

しかし、本実施例では
・半導体層パターン３０の面積を従来の半導体層パターン２０（図８）より小さくし、かつ
・ゲート電極配線パターン３１の面積を従来のゲート電極配線パターン８（図８）より大きくし、かつ
・ゲート電極配線パターン３１と半導体層パターン３０との重なり面積を増やしている。

その他の構成は従来例と基本的には同様であるので同じ構成のものは説明を省略する。本実施例では薄膜トランジスタはエキシマレーザー溶融結晶化で作成したポリＳｉ半導体層パターン３０を用いたトップゲートタイプのものである。ゲート電極配線（走査配線）３１はモリブデン（Ｍｏ）合金、画像信号配線９はアルミニウム（Ａｌ）と高融点金属の積層膜を用い、ゲート絶縁膜はプラズマＣＶＤ法による酸化ケイ素膜（膜厚１５０ｎｍ）、層間絶縁膜はやはりプラズマＣＶＤ法による窒化ケイ素と酸化ケイ素の積層膜（膜厚３５０ｎｍと４５０ｎｍ）、ゲート線駆動回路１１、信号線駆動回路１２及び容量線駆動回路１３も絶縁性の基板（コーニング社＃１７３７ガラス基板：７３０ｍｍ×９２０ｍｍ，板厚０．７ｍｍ）上に形成した。

静電気破壊を懸念している半導体層パターンと金属テーブル面への半導体層パターンの投影パターンとで作る並行平板容量Ｃａ’は２．４４×１０^−５ｐF、半導体層パターンとゲート電極配線間の重なり部だけの面積で作る並行平板容量Ｃｂ’は１．８２×１０^−２ｐF、ゲート電極配線と金属テーブル間で作る容量Ｃｅ’は４．７９×１０^−１ｐF、ゲート電極配線長Ｌは３４３．４ｍｍ、単位面積あたり１本のゲート電極配線が担う基板表面積Ｓは０．２７２ｍｍ^２ とした。

図１０を用いてＣｅ’について説明する。図１０に示すように、Ｃｅ’は、Ｃｅ’を構成する容量の全てを並行平板容量とみなして、近似計算によって求めた。例えば、画面部のゲート電極配線は半導体層パターンとｎ箇所重なっているとする。なお、１つの半導体層パターンがゲート電極配線と２箇所以上で重なることもある。このため、ｎ＝（ゲート電極配線と重なる半導体層パターンの数）は必ずしも成立しない。ゲート電極配線のうち半導体層パターンと重なって「いない」部分を領域１とし、半導体層パターンと重なって「いる」部分を領域２とする。

領域１は、ｍ個の部分からなり、それぞれを領域１（１），領域１（２），・・・，領域１（ｍ）とし、
領域２は、ｎ個の部分からなり、それぞれを領域２（１），領域２（２），・・・，領域２（ｎ）とし、
各領域１が、金属テーブル面への自己の投影パターンとで作る並行平板容量をＣ１（１），Ｃ１（２），・・・，Ｃ１（ｍ）とし、
各領域２が、半導体層パターンを介して、金属テーブル面への自己（各領域２）の投影パターンとで作る容量をＣ２（１），Ｃ２（２），・・・，Ｃ２（ｎ）とすると、
Ｃｅ’＝ΣＣ１（ｍ）＋ΣＣ２（ｎ）
と記載できる。

なお、領域２（１）の容量Ｃ２（１）は、ゲート電極配線と半導体層パターンとの重なる部分の容量をＣ２ｂ（１）とし、半導体層パターンとそのパターンの金属テーブル面への投影パターンとの容量をＣ２ａ（１）とすると、
Ｃ２（１）＝Ｃ２ａ（１）＊Ｃ２ｂ（１）／（Ｃ２ａ（１）＋Ｃ２ｂ（１））
によって求めることができる。

同様に、領域２（ｎ）の容量Ｃ２（ｎ）は、ゲート電極配線と半導体層パターンとの重なる部分の容量をＣ２ｂ（ｎ）とし、半導体層パターンとそのパターンの金属テーブル面への投影パターンとの容量をＣ２ａ（ｎ）とすると、
Ｃ２（ｎ）＝Ｃ２ａ（ｎ）＊Ｃ２ｂ（ｎ）／（Ｃ２ａ（ｎ）＋Ｃ２ｂ（ｎ））
によって求めることができる。

これらＣａ’、Ｃｂ’、Ｃｅ’、Ｌ及びＳを
ｋ’＝（Ｌ^ｎ／Ｃｅ’）×｛Ｃａ’／（Ｃａ’＋Ｃｂ’）｝×Ｓ
に代入してｋ’を求めると、ｎ＝１の場合はｋ’＝０．２６１であり、ｎ＝２の場合はｋ’＝８９．７となる。そして、層間絶縁膜工程での静電気破壊不良が激減した。

図６に静電気破壊に起因する不良率を示す。図６（Ａ）及び（Ｂ）共に、横軸がｋ’の値、縦軸がその時の不良率である。図６（Ａ）はｎ＝１の場合、図６（Ｂ）はｎ＝２の場合である。いずれも２乗のグラフで良く近似されており、回帰計算から不良率１％となる値を求めたところ、ｎ＝１の場合はｋ’＝０．４０（ｍｍ^３／ｐF）、ｎ＝２の場合はｋ’＝１２５（ｍｍ^４／ｐF）である。

生産工程では単独原因による不良率が１％以下となると歩留が安定する。よってｋ’の前記数値を基準値（設定値）として用いるのが妥当と考える。勿論、ｋ’の値が小さければ小さい程、不良率抑制効果は大きい。

図２及び図３を用いて、本発明の実施例２にかかるＣＡＤシステムについて説明する。図２は、実施例２にかかるＣＡＤシステムの構成を示す機能ブロック図である。図３は、実施例２における警告発生処理の流れを示すフローチャートである。

図２に示すように、実施例２のＣＡＤシステムは、表示手段７１、中央処理装置（ＣＰＵ）７３、ランダムアクセスメモリ（ＲＡＭ）７５、入力手段７７及び記憶手段７９を備える。

入力手段７７とは、例えばキーボードなどの文字、数値入力手段や、マウスなどのポインティングデバイスである。ＣＡＤデータを入力するために使用される。

記憶手段７９とは、例えばハードディスクドライブ（ＨＤＤ）である。記憶手段７９には、計算プログラム、比較プログラム、警告プログラム、描画プログラム、ＣＡＤデータ、オペレーティングシステム（ＯＳ）、設定値（閾値）などが記憶される。

ＣＡＤデータとは、具体的にはゲート電極配線の長さ、基板の表面積、ゲート電極の材質・形状・各部の長さ、半導体層パターンの材質・形状・各部の長さ、ゲート電極配線と基板底面との距離、ゲート電極配線と半導体層パターンとの距離（ゲート絶縁膜の厚み）、半導体層パターンと基板表面との距離（アンダーコート膜の厚み）、ゲート絶縁膜とアンダーコート膜の誘電率、基板の厚みと誘電率などである。描画プログラムは、ＣＡＤデータに基づいて、半導体層パターン、ゲート電極配線、共通容量配線などを表示手段に描画する。

計算プログラムは、あらかじめ、ゲート絶縁膜とアンダーコート膜と基板のそれぞれの厚みと誘電率から単位面積あたりの半導体層パターンと金属テーブル間の単位容量、単位面積あたりの半導体層パターンとゲート電極配線間の単位容量、あるいは単位面積あたりのゲート電極配線と金属テーブル間の単位容量を計算しておく。

そしてゲート電極配線とそれと重なる半導体層パターン（複数個ある）に着目する、着目した個々の半導体層パターンに対して、半導体層パターン形状から抽出計算した面積に基づいて半導体層パターンと金属テーブル面への半導体層パターンの投影パターンとで作る並行平板容量Ｃａ’を計算し、
さらに、着目した個々の半導体層パターンに対して、半導体層パターンとゲート電極配線の重なり形状から抽出した重なり面積に基づいて半導体層パターンとゲート電極配線間の重なり部だけの面積で作る並行平板容量Ｃｂ’を計算する。Ｃａ’とＣｂ’はｎ組みあることになる。

また着目した電極配線パターンについて、抽出したゲート電極配線パターンは着目したｎ個の半導体層パターンと重なっている、ゲート電極配線のうち半導体層パターンと重なっていない部分を領域１とし、半導体層パターンと重なっている部分を領域２とする。領域１の面積を抽出計算しこれに基づき、領域１が金属テーブルと作る並行平板容量Ｃ１を計算し、個々の領域２ｎに関して順番に半導体層パターンを介して金属テーブル間で作る容量（容量の合成となる）Ｃ２ｎを計算する。領域２ｎの半導体層パターンが金属テーブルと作る並行平板容量Ｃ２ａ（ｎ）、領域２ｎの半導体層パターンと着目しているゲート電極配線の重なり並行平板容量をＣ２ｂ（ｎ）とすると、これは先に計算したｎ番目の半導体層パターンに関するＣａ’とＣｂ’にほかならないのでその値を用いる。Ｃ２（ｎ）＝（Ｃ２ａ（ｎ）×Ｃ２ｂ（ｎ））／（Ｃ２ａ（ｎ）＋Ｃ２ｂ（ｎ））となる。

これらに基づいてゲート電極配線と金属テーブル面との容量Ｃｅ’＝ΣＣ１（ｍ）＋ΣＣ２（ｎ）を計算する。Ｃ２（ｎ）が共通で同じ値であれば、つまりＣ２（１）＝Ｃ２（２）＝・・・＝Ｃ２（ｎ）が成立する場合、Ｃｅ‘＝Ｃ１＋ｎ×Ｃ２nと簡素化できる。

次に、例えば表面を微小領域にメッシュ分割して、着目したゲート配線が最近接にある微小領域の面積を総和した「ゲート配線が担う」表面面積を計算することにより、着目したゲート電極配線が担う単位長さあたりの基板表面積Ｓを計算し、
ｋ’＝（Ｌ／Ｃｅ’）×｛Ｃａ’／（Ｃａ’＋Ｃｂ’）｝×Ｓ
に基づいてｋ’の値を計算する。

「ゲート配線が担う」及び「S」の定義に関しては、図４（Ａ）を用いて追って詳細に説明する。Ｓは画面部の単純な繰り返しであれば上記のようなソフトを使わなくても割り出し計算で抽出してもよい。例えば、ゲート電極配線と並行な辺を有し、かつ単位面積を有する長正方形内にｍ本の並行配線が存在する場合、ゲート電極配線１本当りが担う面積は１／ｍで近似できる。

比較プログラムは、算出されたｋ’の値と設定値（閾値）とを比較し、ｋ’の値が設定値より小さいか／小さくないかを判断する。

警告プログラムは、ｋ’の値が設定値より小さくない場合は、ｋ’の値が設定値より小さくない箇所が存在することを示すデータ、かかる箇所を特定するためのＸ座標値、Ｙ座標値を描画プログラムに渡す。

描画プログラムは、ｋ’の値が設定値より小さくない箇所が存在することを示すデータを受け取ったら、静電気破壊のおそれが高い箇所が存在することを伝えるメッセージを表示手段に表示させたり、警告プログラムから受け取ったＸ座標値、Ｙ座標値によって特定される箇所が半導体基板設計図上のどの位置に該当するかを表示手段に表示させたりするなどの方法によって警告を発生する。例えば、ｋ’の値が設定値より小さくない箇所を点滅させたり、ｋ’の値が設定値より小さくない箇所の色を赤などの注意を喚起しやすい色に変更したりする。

表示手段７１は、例えばＣＲＴディスプレイ、液晶ディスプレイ、ＥＬディスプレイ、プラズマディスプレイなどである。

ＣＰＵ７３は、描画プログラム計算プログラムなどの各プログラムに従って計算などの処理を実行する。

ＲＡＭ７５は、例えばダイナミックランダムアクセスメモリ（ＤＲＡＭ）である。ＲＡＭ７５は、計算プログラムなどの各プログラムのワークエリアとして使用される。

図３に示すように、実施例２のＣＡＤシステムは、ステップＳ１１で、データが読み取られる。読み取られるデータは、半導体層パターンと金属テーブル面への半導体層パターンの投影パターンとで作る並行平板容量Ｃａ’を計算するためのデータ、半導体層パターンとゲート電極配線間の重なり部だけの面積で作る並行平板容量Ｃｂ’を計算するためのデータ、ゲート電極配線と金属テーブル面へのゲート電極配線の投影パターンとで作る並行平板容量Ｃｅ’を計算するためのデータ、ゲート電極配線長Ｌのデータ、１本のゲート電極配線が担う単位長さあたりの基板表面積Ｓを計算するためのデータなどである。

ステップＳ１３では、容量Ｃａ’、容量Ｃｂ’、容量Ｃｅ’を計算する。ステップＳ１５では、１本のゲート電極配線が担う単位長さあたりの基板表面積Ｓを計算し、かつ
ｋ’＝（Ｌ／Ｃｅ’）×｛Ｃａ’／（Ｃａ’＋Ｃｂ’）｝×Ｓ
を用いて評価値（ｋ’の値）を計算する。

ステップＳ１７では、評価値（ｋ’の値）と設定値（閾値）とを比較する。評価値が設定値未満であるなら（ステップＳ１９でＹＥＳ）、処理を終了する。評価値が設定値未満でないなら（ステップＳ１９でＮＯ）、警告を表示する（ステップＳ２１）。警告内容は、前記の如く、評価値が設定値未満でない箇所、つまり静電気破壊のおそれが高い箇所を点滅させたり、当該箇所の色を目立つ色に変更したりする。

以上説明したように本願発明でＫ、ｋ、ｋ’又はｋ’’を用いて設計管理することによって、静電気起因の点欠陥が減少し、この薄膜トランジスタ基板を用いた液晶表示装置の製造歩留が大幅に向上する。静電気破壊抑制の理由は以下のように解釈される。

図４（Ａ）に、ＣＶＤ製膜室中で基板が帯電しているイメージを示す。従来、半導体層パターン２０の上方にゲート電極配線８が形成され、ゲート電極配線８とゲート電極配線８との間に共通容量配線１０が形成される。そして、帯電によるチャージ５０が基板表面積に比例して流入すると仮定する。このとき着目した１本のゲート電極配線８にはその配線が担う表面積５１に比例して電荷が流入する。

図４（Ｂ）は、図４（Ａ）で示した薄膜トランジスタ基板の平面図である。図４（Ｂ）を用いて１本のゲート電極配線が単位長さ当たりに担う基板表面積Ｓを説明する。

まず単位長ＬＬのゲート電極配線８に着目する。次にゲート電極配線８と同じ金属薄膜で作られた単位長ＬＬの共通容量配線１０にも着目する。基板表面の任意の点についてその点を最近接の配線で分類する（配線に属するという表現をする）。そして網掛けで示した領域の面積が、１本のゲート電極配線８の単位長さ当たりの表面積Ｓとなる。

（１）係数が掛かることにはなるが、１本のゲート電極配線８の単位長さ当たりの表面積をＳとし、１本のゲート電極配線の長さをＬとすると、１本のゲート電極配線には「Ｓ×Ｌ」に比例する量の帯電があると考えることができる。また、配線８と配線１０がほぼ均等に配置され、かつその長さがほぼ等しい場合、基板表面積／（配線８と配線１０の総数）／配線長をＳの替わりとして代用しても良い。つまり、ゲート電極配線の平面形状を、単純な長方形とみなしても良い。

（２）図５（Ａ）はＣＶＤ製膜室内における基板の帯電状態を示す。ステージ（金属テーブル）４１の上にガラス基板２１が載置され、ガラス基板２１の上にポリシリコンからなる半導体層パターン２０、ゲート電極配線８及び層間絶縁膜２４が形成される。図５（Ａ）に示すように、帯電電荷は実際にはゲート配線電極容量Ｃｅに蓄積されるのでこの時の電圧は「１／Ｃｅ」に比例する。これがＣＶＤ製膜室での状態である。

なお、ゲート電極配線全体の帯電電荷をＱ０とし、ゲート電極配線８全体とステージ４１全体との間の容量をＣ_０とし、ゲート電極配線８とステージ４１との間の電圧をＶ_０とすると、Ｑ_０＝Ｃ_０・Ｖ_０という関係、又はＶ_０＝Ｑ_０／Ｃ_０という関係が成立する。

（３）図５（Ｂ）は基板移載動作時における基板の帯電状態を示す。図５（Ｂ）に示すように、基板移載動作を行うと、１本のゲート電極配線８に浸入している全てのチャージが支持部４０の上方に集中するため、支持部４０の上方におけるゲート電極配線電圧Ｖ_１が配線長Ｌに比例して上昇する。支持部４０が均等に基板２１に接触するならば、ゲート電極配線電圧Ｖ_０は支持部４０の幅Ａに反比例する。しかし、実際には基板２１のたわみや振動などに起因して、支持部４０と基板２１はポイントコンタクトとなるので極値として配線長Ｌに比例すると考えてよい。

つまり、支持部４０の上方における容量は、Ｃ_０・Ａ／Ｌとなり、ゲート電極配線８と支持部４０との間にかかる電圧をＶ_１とすると、
Ｖ_１＝Ｑ_０／（Ｃ_０・Ａ／Ｌ）＝Ｖ_０・（Ｌ／Ａ）が成立する。

（４）このときシリコン半導体層パターン２０とゲート電極配線８との間にかかる電圧をＶ_ＳｉＯとし、半導体層パターン２０と支持部の容量をＣａとし、半導体層パターンとゲート電極配線間の容量をＣｂとすると、
Ｖ_ＳｉＯ＝Ｖ_１・｛Ｃａ／（Ｃａ＋Ｃｂ）｝が成立する。

前記（１）〜（４）の記載より
Ｖ_ＳｉＯ＝（Ｌ^２／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓが成立する。

図６に示した実験結果からは（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓでも良い近似が得られている。よって、
（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓが第１設定値未満であるか、そして
（Ｌ^２／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓが第２設定値未満であるか
の２つのチェックを入れることが好ましい。

本願発明の構成は実施の形態で説明したトップゲート型ポリシリコン薄膜トランジスタで特に有効である。また、基板サイズや画面サイズが大きい（ゲート電極配線が長い）もので特に有効である。また、本願発明は画面部のＴＦＴについて述べたが、ゲート線駆動回路１１、信号線駆動回路１２及び容量線駆動回路１３といった回路部をＴＦＴで作製する場合にも同様な取り扱いが可能である。

本願発明の実施例１の薄膜トランジスタ基板を説明するための模式図。 本発明の実施例２におけるＣＡＤシステムの構成を示す機能ブロック図。 本発明の実施例２における警告発生処理の流れを示すフローチャートである。 （Ａ）はＣＶＤ製膜室内で基板が帯電しているイメージを示す図、（Ｂ）は（Ａ）で示した薄膜トランジスタ基板の平面図。 （Ａ）はＣＶＤ製膜室内における基板の帯電状態を示す図、（Ｂ）は基板移載動作時における基板の帯電状態を示す図。 （Ａ）及び（Ｂ）共に横軸がｋ’の値、縦軸が静電気破壊に起因する不良率を示し、（Ａ）はｎ＝１の場合、（Ｂ）はｎ＝２の場合を示す。 液晶表示装置の構成とそれに用いる薄膜トランジスタ基板の模式回路図。 図７に示した液晶表示装置の製造工程途中の模式図であり、（Ａ）は模式平面図、（Ｂ）は（Ａ）のα−β部の模式断面図。 （Ａ）はゲート電極配線後の層間絶縁膜形成工程の説明図、（Ｂ）は移載時の静電気破壊の模式説明図。 ゲート電極配線と金属テーブル間で作る容量の近似値Ｃｅ’を説明するための図である。

符号の説明

１…ソースドライバーＩＣ、 ２…電源ＩＣ、
３…ゲートドライバー回路（走査線駆動回路）、４…レジスタ保存回路、
５…ＣＰＵ−ＩＦ、６…電源端子又は接地端子、
７…信号線選択回路、１５…液晶パネル表示領域（画素アレイ部）、
２０…液晶パネル

Claims (10)

1. 絶縁性基板上に半導体層パターンとゲート絶縁膜を挟んでゲート電極配線が配置された画面部を有する薄膜トランジスタ基板であって、
   前記薄膜トランジスタ基板を金属テーブル上に載置した際に、前記半導体層パターンと前記金属テーブル間の容量をＣａとし、前記半導体層パターンと前記ゲート電極配線間の容量をＣｂとし、前記ゲート電極配線と前記金属テーブル間の容量をＣｅとし、前記ゲート電極配線の長さをＬとし、１本の前記ゲート電極配線が担う単位長さあたりの基板表面積をＳとした場合に、
   Ｋ＝（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓ
   によって求まるＫの値が第１設定値より小さくなるように、前記半導体層パターンと前記ゲート電極配線の形状を設定したことを特徴とする薄膜トランジスタ基板。
2. ｋ＝Ｌ×Ｋ
   によって求まるｋが第２設定値より小さくなるように前記半導体層パターンと前記ゲート電極配線の形状を設定した請求項１記載の薄膜トランジスタ基板。
3. 絶縁性基板上に半導体層パターンとゲート絶縁膜を挟んでゲート電極配線が配置された画面部を有する薄膜トランジスタ基板であって、
   前記薄膜トランジスタ基板を金属テーブル上に載置した際に、前記半導体層パターンと前記金属テーブル間の容量、前記半導体層パターンと前記ゲート電極配線間の容量、前記ゲート電極配線と前記金属テーブル間の容量に関して、それぞれを構成する容量を重なり部の並行平板容量で近似計算する、すなわち前記半導体層パターンと前記金属テーブル面への前記半導体層パターンの投影パターンとで作る並行平板容量をＣａ’とし、前記半導体層パターンと前記ゲート電極配線間の重なり部だけの面積で作る並行平板容量をＣｂ’とし、前記Ｃａ’Ｃｂ’も用いて合成計算した前記ゲート電極配線と前記金属テーブル間の容量をＣｅ’とし、前記ゲート電極配線の長さをＬとし、１本の前記ゲート電極配線が担う単位長さあたりの基板表面積をＳとした場合に、
   ｋ’＝（Ｌ／Ｃｅ’）×｛Ｃａ’／（Ｃａ’＋Ｃｂ’）｝×Ｓ
   によって求まるｋ’の値が第３設定値より小さくなるように、前記半導体層パターンと前記ゲート電極配線の形状を設定したことを特徴とする薄膜トランジスタ基板。
4. ｋ’’＝Ｌ×ｋ’
   によって求まるｋ’’が第４設定値より小さくなるように前記半導体層パターンと前記ゲート電極配線の形状を設定した請求項３記載の薄膜トランジスタ基板。
5. 前記絶縁性基板がガラス基板、前記半導体層がポリシリコン薄膜であり、前記ゲート絶縁膜が酸化珪素を含む薄膜で、さらに前記ゲート電極配線上にプラズマＣＶＤ法による層間絶縁膜がある請求項１乃至４のいずれか一項に記載の薄膜トランジスタ基板。
6. 前記ゲート絶縁膜が１５０nm膜厚の酸化珪素薄膜である時、前記ｋ’の値が０．４０（ｍｍ^３／ｐF）以下である請求項５記載の薄膜トランジスタ基板。
7. 前記ゲート絶縁膜が１５０nm膜厚の酸化珪素薄膜である時、前記ｋ’’の値が１２５（ｍｍ^４／ｐF）以下である請求項５又は６記載の薄膜トランジスタ基板。
8. 前記ガラス基板のサイズが７３０ｍｍ×９２０ｍｍクラスより大きい基板であることを特徴とする請求項５乃至７のいずれか一項に記載の薄膜トランジスタ基板。
9. 請求項１乃至８のいずれか一項に記載の薄膜トランジスタ基板と、表示材料とを具備する表示装置。
10. 半導体層パターンとゲート電極配線との形状を設計させるＣＡＤプログラムであって、コンピュータに、
    薄膜トランジスタ基板を金属テーブル上に載置した際の、前記半導体層パターンと前記金属テーブル間の容量Ｃａと、前記半導体層パターンと前記ゲート電極配線間の容量Ｃｂと、前記ゲート電極配線と前記金属テーブル間の容量Ｃｅとを計算させ、
    前記容量Ｃａと、前記容量Ｃｂと、前記容量Ｃｅと、前記ゲート電極配線の長さＬと、１本の前記ゲート電極配線が担う単位長さあたりの基板表面積Ｓと、下記式
    Ｋ＝（Ｌ／Ｃｅ）×｛Ｃａ／（Ｃａ＋Ｃｂ）｝×Ｓ
    とに基づいてＫの値を計算させ、
    前記Ｋの値と第１設定値とを比較させ、
    前記Ｋの値が前記第１設定値より小さくない場合に、警告を表示させることを特徴とするＣＡＤプログラム。
    
    

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