JP2005276034A - オンボード電源装置 - Google Patents

Abstract

【課題】本発明はボード上に搭載された部品に異なる電圧の複数の電源を決められた順に生成して負荷に供給するオンボード電源装置に関し，簡単な構成により決められた順に確実に発生することができると共に残電荷を確実に放出することができることを目的とする。
【解決手段】１次電源を監視する電源監視部と，電源監視部による１次電源の発生を検出することにより起動して，予め決められた間隔を置いた各遅延時間毎に発生する複数の起動信号を発生する起動遅延制御部と，起動遅延制御部からの各起動信号の入力に応じて１次電源から決められた電圧の２次電源を生成する複数のオンボード電源回路とを備え，各オンボード電源回路から異なる時間に発生する２次電源を負荷に供給するよう構成する。
【選択図】図１

Description

本発明は，ボード上で必要とする電源をそのボードで生成するオンボード電源装置に関し，特に複数の電源電圧を必要とするオンボード電源装置に関する。

近年の一般的な通信装置または情報処理装置は，複数の電源電圧が必要な場合が多く，，使用するＬＳＩ等の各種の電子部品の動作を保証することや，部品の故障を防止するために複数の電源の起動（電源の出力）の順序付けや，時間関係に対する要求がある。

近年のオンボード電源装置では，ボード（プリント回路板等）上で複数の電源電圧が必要な場合に，複数の電圧が発生する順序を守らないことによるラッチアップ（ＭＯＳＩＣに対する過電圧や過電流の入力タイミングにより，内部の電源とグランドとがショートして破壊される現象）や，動作順序が予め決められているＦＰＧＡ（Field Programmable Gate Array)のようなＬＳＩ等の誤動作等を防ぐ必要がある。そのための従来の技術を図８により説明する。

図８は従来例の構成である（特許文献１参照）。図中，８０と８３は電源電圧が入力する際に過電圧や過電流を阻止する保護回路，８１は１次電源の電圧を複数の２次電源の電圧値に変換する変圧機能部，８２は立上り出力制御機能部である。

この従来例では，保護回路８０を通った１次電源の電圧を変圧機能部８１で複数の電圧値に変換してそれぞれの電源電圧として出力する。この例では，＋５Ｖ，−５．２Ｖの２つの２次電源の電圧が発生し，出力された各電圧値の立上りのタイミングを立上り出力制御機能部８２において，立上りが互いに異なるタイミングとなるよう制御し，各電圧の電源は保護回路８３を介して出力される。
特開平７−１７５５３４号公報

上記従来例の構成では，変圧機能部８１から発生する２つのオンボード電源として使用される出力電圧（＋５Ｖと−５．２Ｖ）を操作してタイミングの制御をするが，それぞれ異なる電圧の電源の立上りを直接制御するには電力損失が生じて回路素子もそれに耐えるものを必要とする等の点で困難であり，回路によってはその損失分により電流値が抑えられる可能性があるという問題があった。

また，オンボード電源回路として，リモートコントロール端子（ＲＣ端子という）を備え，そのＲＣ端子へのオン・オフ入力によりオンボード電源回路の出力電圧を制御する回路が広く用いられている。そのようなオンボード電源回路の起動特性は図９に示すようにばらつきがある。図９のＡ．〜Ｃ．には，条件が異なる３つの場合の回路とスイッチＳＷと出力電圧Ｖｏｕｔの波形を示し，図中，ＯＢＰはオンボード電源回路，電源からの入力電圧が＋Ｖｉｎ，−Ｖｉｎ，出力電圧がＶｏｕｔ，スイッチがＳＷで表す。図９のＡ．はＲＣ端子に制御信号がない場合に，スイッチＳＷをオンによる電源投入後，出力電圧Ｖｏｕｔが起動するまでに遅延時間があり，オンボード電源回路ＯＢＰの回路の回路特性や負荷により１５〜２００ｍｓという範囲でばらつきが生じる。Ｂ．はスタンバイ状態での出力遅延であり，予め電源（入力電圧＋Ｖｉｎ，−Ｖｉｎ）がオンボード電源回路ＯＢＰに入っているが，ＲＣ端子の制御が止められた状態で，スイッチＳＷをオンにすると電圧−ＶｉｎがＲＣ端子に入力されて，出力電圧Ｖｏｕｔが比較的短時間の１〜４ｍｓ（ＯＢＰの品種により異なる）の範囲で発生する。Ｃ．はＯＢＰの負荷に容量が含まれている場合の出力遅延の例で，Ｂ．と同様に入力電圧＋Ｖｉｎ，−Ｖｉｎが供給され，ＲＣ端子の制御が止められた状態で，スイッチＳＷをオンにすると，ＯＢＰの出力は負荷容量により立上りの遅延時間が０〜２ｍｓと変化する。

このように，オンボード電源回路の投入時には，起動遅延が生じる場合があり，特に図９のＣ．に示すように負荷に容量が含まれていると，電源を切った後で，再起動するとそれ以前までの給電により回路内に含まれた容量に蓄積された残電荷がある場合があり，その影響により電源の立上り時に誤動作や回路の破壊が発生する場合がある。特に，電源瞬断等の１次電源異常時の再起動時に回路内では全電圧が残った状態から電源再投入が行われると，負荷（ＬＳＩやＦＰＧＡ等）入力電源は完全に０Ｖになる前の１Ｖとか２Ｖとかの中途半端な電圧から電源が再投入されることになり，この時には負荷（ＦＰＧＡ等）が再起動しないことや，回路が壊れるなどの問題がある。

図１０は残電荷による影響の説明図である。この例は，Ａ．に示すように１次電源Ｅの入力側に容量Ｃｉが設けられ，この容量Ｃｉへの入力電圧Ｖｉにより駆動されるＯＢＰ（オンボード電源回路）から負荷（ＬＯＡＤ）に出力電圧Ｖｏが供給され，ＬＯＡＤの入力側にも容量Ｃｏが設けられている。この構成において，図１０のＢ．に示すように１次入力電圧Ｅが遮断した場合，容量Ｃｉの存在によりすぐに０Ｖにならず，Ｃｉの入力電圧ＶｉはＣ．に示すように一定の時定数により徐々に低下する。この時の容量Ｃｉの電荷は１次電源側の放電経路がダイオードＤｉの存在により形成できず，ＯＢＰ内部への放電経路のみ形成される。この１次電源の瞬断時に，２次電源（ＯＢＰの出力）の出力電圧Ｖｏは，Ｄ．に示すようにさらに遅れて容量Ｃｏを含む回路の時定数により低下する。

本発明は上記したように，オンボード電源回路には起動時間にばらつきがあり，複数の異なる電圧を発生するにはオンボード電源回路複数個を一つのボード上に搭載する必要があるが，簡単な構成により予め決められた順に発生することができると共に残電荷をオンボード電源回路の電圧の１％以下に確実に放出できるオンボード電源装置を提供することを他の目的とする。

図１は本発明の第１の原理構成である。図中，１０は電圧Ｖを発生する１次電源，１１は１次電源１０の電圧を監視する電源監視部，１２は複数のタイマ機構を含む起動遅延制御部，１３−１，１３−２はそれぞれ起動遅延制御部１２からの各起動信号１２ａ，１２ｂにより駆動されてそれぞれ２次電源の電圧Ｖ１，Ｖ２を出力する第１のオンボード電源回路（ＯＢＰ１で表示）と第２のオンボード電源回路（ＯＢＰ２で表示），１５は負荷（ＬＯＡＤで表示）である。なお，この例では，オンボード電源回路（ＯＢＰ）は２個設けられているが，３個以上設けてもよい。また，１次電源１０と電源監視部１１の間のスイッチ，保護回路，及びオンボード電源回路１３−１，１３−２と負荷１５の間の保護回路は図示省略されており，以下の各構成（図２〜図８）についても同様である。

図２は本発明の第２の原理構成である。図中，１０〜１３−２，１５の各符号は上記図１の同一符号と同じであり説明を省略する。１４はオンボード電源回路１３−１，１３−２が給電動作状態から給電を停止した後に残留した電荷を放出する機能を備える残電荷放電部である。

図１の構成では，１次電源１０の電圧Ｖが供給されると，電源監視部１１において１次電源の発生を検出し，起動遅延制御部１２を起動する。起動遅延制御部１２は内蔵する複数の時間制御機能により，ＬＯＡＤ側の残電荷がオンボード電源回路の出力電圧の１％以下になるまでの放出時間を遅延させ，予め起動順序及び起動の間隔が決められた第１の起動信号１２ａ，第２の起動信号１２ｂを異なるタイミングで順番に発生する。第１と第２のオンボード電源回路１３−１，１３−２は第１の起動信号１２ａ，第２の起動信号１２ｂの発生に対応して，それぞれ２次電源の電圧Ｖ１，Ｖ２を発生し，負荷１５に供給される。

図２の構成では，１次電源１０の電圧Ｖが供給され，電源監視部１１で１次電源１０を検出することにより，起動遅延制御部１２が起動する動作は上記図１と同じであるが，残電荷放電部１４によりオンボード電源回路１３−１，１３−２が駆動状態から停止した時のオンボード電源回路１３−１，１３−２や負荷１５の残電荷を確実に且つ急速に放電させることができる。この残電荷放電部１４により放電を行うことにより，オンボード電源回路１３−１，１３−２が給電を停止した後の再起動した時の給電開始までの時間を，上記図１の構成に比べて短縮することができる。すなわち，図１の起動遅延制御部１２からオンボード電源回路１３−１，１３−２を起動させる遅延時間より図２の起動遅延制御部１２からの各オンボード電源回路の起動遅延時間の方が短くすることができる。

残電荷放電部１４の残電荷の放電動作を確実に行うために，図２に点線１１ａで示すように起動遅延制御部１２から残電荷放電部１４を駆動する制御信号を供給し，１次電源が供給されていない状態のとき残電荷放電部１４を駆動して放電動作を実行させ，負荷１５及びオンボード電源回路の残電荷を放出させるよう構成することができる。

本発明によれば，次の(a) 〜(g) のような効果を奏する。

(a) 複数のオンボード電源回路（以下，ＯＢＰという）の出力を制御する場合に，ＯＢＰの性能を１００％発揮させることができる。

(b) タイマの時間を設定することで，各ＯＢＰの電源停止時にＯＢＰ出力電圧が１％以下まで降下するまで再起動を待つことが可能となり，電源再起動時に残電荷による電源投入順序による破壊から負荷（ＬＳＩ等のＬＯＡＤ）を守ることができる。

(c) 複数のＯＢＰを使用する回路において，まずＯＢＰには電源を与えたスタンバイ状態にしておき，後から出力のタイミング制御を行うことで，ＯＢＰ全部が起動完了するまでの時間差を最短にすることが可能となる。

(d) ユニット間で１次電源の監視電圧の閾値を違えることで，ユニット内部に限らずユニット間でのシーケンスを実現することが可能となる。

(e) １段目のＯＢＰの出力により２段目のＯＢＰを起動するタイマを起動する構成にすることで，１段目のＯＢＰと２段目のＯＢＰの投入時間差を任意に設定できる。

(f) 残電荷放電の時間をタイマにより任意に設定可能となる。

(g) 残電荷放電回路を電源監視回路と組み合わせると大容量コンデンサがついていても短時間で残電荷を放電することができる。

以下の図３〜図５に示す実施例１〜実施例３の構成は上記図１に示す本発明の第１の原理構成に対応する。

図３は実施例１の構成を示し，Ａ．は装置の構成，Ｂ．は各部のタイミング波形である。Ａ．の構成において，１０〜１２，１３−１，１３−２及び１５の各符号は上記図１，図２の同一符号の各部に対応し，１０は電圧Ｖを発生する１次電源，１１は１次電源１０の電圧を監視する電源監視部，１２は複数のタイマ機構を含む起動遅延制御部，１３−１，１３−２はそれぞれ２次電源である電圧Ｖ１，Ｖ２を出力する第１のオンボード電源回路（ＯＢＰ１）と第２のオンボード電源回路（ＯＢＰ２），１５は負荷（ＬＯＡＤ）である。起動遅延制御部１２の内部の１２０は第１のオンボード電源回路（ＯＢＰ１）の起動時間を制御する第１のタイマ，１２１は第２のオンボード電源回路（ＯＢＰ２）の起動時間を制御する第２のタイマである。また，図３において１次電源１０の右側の各部はユニット（プリント回路板）に設けられており，以下の図４〜図７に示す実施例２〜実施例５についても同様である。

Ｂ．のタイミング波形を参照しながら動作を説明すると，電源監視部１１により１次電源１０の投入を検出すると，(1) に示すように電源監視部１１の出力がハイレベル（オフを表示）からロウレベル（オンを表示）に降下し，この信号が起動遅延制御部１２に入力すると第１のタイマ１２０と第２のタイマ１２１が起動する。この第１のタイマ１２０と第２のタイマ１２１のタイマ時間に必要な時間差を持たせると共に両タイマの時間に，残電荷を放電させるための時間を含む(2) 及び(4) に示すような長さに設定しておくことで，上記した２次電源の（ＯＢＰ１とＯＢＰ２の出力電圧）残留電圧を完全に無くすことができる。第１のタイマ１２０と第２のタイマ１２１からの出力がハイレベルからロウレベルに降下すると，オンボード電源回路１３−１と１３−２が(3) と(5) に示すように起動して，それぞれ異なる電圧値である電圧Ｖｏｕｔ１と電圧Ｖｏｕｔ２が発生する。

図４は実施例２の構成を示し，Ａは装置の構成，Ｂ．は各部タイミング波形である。Ａ．に示す構成において，１０，１１，１３−１，１３−２及び１５の各符号は上記図３の同一の各符号と同じであり説明を省略する。１２２は第１のタイマ，１２３はＯＢＰ１出力モニタ及び第２のタイマである。

この実施例２の構成による動作を図４のＢ．に示すタイミング波形を用いて説明すると，電源監視部１１が１次電源１０の投入を検出すると，(1) に示すようにハイレベルからロウレベルに降下すると, その信号により(2) に示すように第１のタイマ１２２が起動して，設定された遅延時間後（負荷１５の残留電荷の放電時間を含む）に立下がり信号が発生して第１のオンボード電源回路（ＯＢＰ１）と第２のオンボード電源回路（ＯＢＰ２）に供給されるが，第２のオンボード電源回路（ＯＢＰ２）はＲＣ（リモートコントロール）端子に信号が供給されていないため起動しないので，第１のオンボード電源回路（ＯＢＰ１）だけ駆動されて，(3) に示すように第１のオンボード電源回路（ＯＢＰ１）の電圧Ｖ１が発生する。この電圧Ｖ１の出力が発生すると負荷１５に入力すると共に，その電圧Ｖ１がＯＢＰ１出力モニタ及び第２のタイマを駆動し，この時点から設定された遅延時間後に図４のＢ．の(4) に示すように立下がり信号が発生し，その信号が第２のオンボード電源回路（ＯＢＰ２）にＲＣ端子に供給されることで，(5) に示すようにこの回路が駆動されて出力電圧Ｖ２が発生し負荷１５に供給される。

この実施例２の構成によれば，第１のタイマ１２２により第１のオンボード電源回路（ＯＢＰ１）が起動することで，ＯＢＰ１出力モニタ及び第２のタイマ１２３が駆動するため，動作順序を確実になる。また，第１のタイマ１２２の時間を大きくとることで，２次電源の残留電圧を確実に無くすことができる。

図５は実施例３の構成を示し，Ａ．は装置の構成，Ｂ．は各部タイミング波形である。Ａ．に示す構成において，１０，１１，１３−１，１３−２及び１５の各符号は上記図３の同一の各符号と同じであり説明を省略する。１２２は第１のタイマ，１２３はオンボード電源回路１３−１（ＯＢＰ１）の出力をモニタして駆動される第２のタイマ，１２５は第１のタイマ１２２の出力により起動される第３のタイマである。

この実施例３の動作をＢ．を用いて説明すると，電源監視部１１が１次電源１０の投入を検出し，(1) に示すようにハイレベルからロウレベルに降下することで，(2) に示すように第１のタイマ１２２が起動し，設定された遅延時間後に立下がり信号が発生すると(3) に示すように，第３のタイマ１２５が起動する。この第３のタイマ１２５の設定時間後に，第１のオンボード電源回路１３−１が起動して，(4) に示す電圧Ｖｏｕｔ１を発生する。この電圧Ｖｏｕｔ１の発生により(5) に示すように第２のタイマ１２３が起動し，設定時間後に(6) に示すように第２のオンボード電源回路（ＯＢＰ２）から電圧Ｖｏｕｔ２が発生する。

この実施例３の特徴は，第３のタイマ１２５により第１のオンボード電源回路（ＯＢＰ１）の起動遅延ばらつき時間を吸収できるだけの十分な起動遅延時間を確保することで，第１のオンボード電源回路（ＯＢＰ１）が起動してから，第２のオンボード電源回路（ＯＢＰ２）が起動するまでの時間を最短にできる。これは，負荷としてＦＰＧＡ等の多電源の入力電源において最初の電源入力から最後の電源が入るまでの時間が要求された場合に有効であり，この構成により，第１のオンボード電源回路（ＯＢＰ１）起動から第２のオンボード電源回路（ＯＢＰ２）起動までの時間を最短にできる。また，第１のタイマ１２２と第３のタイマ１２５のタイマ時間を大きくとることで上記問題とした２次電源の残留電圧を完全に無くすことができる。

以下の図６，図７に示す実施例４，実施例５の構成は，本発明の第２の原理構成（図２）に対応する。

図６は実施例４の構成であり，Ａ．に全体構成を示し，Ｂ．は残電荷放電回路の構成例を示す。図６のＡ．に示す実施例４の構成は，上記図４に示す実施例２の構成に対して，残電荷放電回路１４ａをオンボード電源回路と負荷１５の間に設けたものである。図中，１０は電圧Ｖを発生する１次電源，１１は電源監視部，１２２は第１のタイマ，１２３はＯＢＰ１出力モニタ及び第２のタイマ，１３−１，１３−２はそれぞれ電圧Ｖ１，Ｖ２を出力する第１のオンボード電源回路（ＯＢＰ１）と第２のオンボード電源回路（ＯＢＰ２），１４ａは上記図２に示す残電荷放電部１４に対応する残電荷放電回路，１５は負荷（ＬＯＡＤ）である。

図６のＢ．に残電荷放電回路１４ａの構成例を示す。この例は抵抗Ｒ₀ により構成され，コンデンサＣｏは負荷１５の入力コンデンサとオンボード電源回路の出力フィルタのコンデンサの容量を合わせたコンデンサを表し，電源が断になった時に，抵抗Ｒｏにより放電が行われる。この残電荷放電回路１４ａは，図６のＡ．に示す各オンボード電源回路ＯＢＰ１とＯＢＰ２のそれぞれの出力端子と負荷１５への各入力端子の間に設けられる。

図７は実施例５の構成である。図中の１０，１１，１２２，１２３，１３−１，１３−２及び１５の各符号は上記図６の同一符号と同じであり説明を省略する。１４０と１４１は残電荷放電回路であり，この図では一方の残電荷放電回路１４０の内部構成だけを示すが，１４１も同様の構成を備え，残電荷放電回路１４０内のＲ１は残電荷放電用の抵抗，ＳＷ１は残電荷放電を行うか否かに切替えられるスイッチ，Ｃｏ１，Ｃｏ２は負荷１５の入力コンデンサとオンボード電源回路の出力フィルタのコンデンサの容量を合わせたコンデンサを表す。

図７の構成において，オンボード電源回路（ＯＢＰ１）１３−１及びオンボード電源回路（ＯＢＰ２）１３−２による電圧Ｖ１，Ｖ２を発生する動作が停止した場合，各電源回路と負荷１５の間の残電荷は，負荷の入力コンデンサとオンボード電源回路の出力フィルタを構成するコンデンサ（オンボード電源回路（ＯＢＰ１）と負荷１５の間のコンデンサはＣｏで表す）の容量により決まる。１次電源１０がオフになると電源監視部１１からの制御信号により残電荷放電回路１４０のスイッチＳＷ１をオンに切替えられ，コンデンサの残電荷が抵抗Ｒ１を通って放電され，残電荷放電回路１４１でも同様の動作が行われる。この場合の放電時間は抵抗Ｒ１とコンデンサの容量により決まる。この残電荷放電回路１４０，１４１は電源監視部１１により１次電源を検出すると，放電回路が開かれ（残電荷放電回路のスイッチがオフになる），オンボード電源回路（ＯＢＰ１）１３−１やオンボード電源回路（ＯＢＰ２）１３−２の電圧発生動作が開始される。

この実施例５によれば，１次電源が断になった後，短時間で残電荷放電を行えるため，再投入するまでの間隔を短くすることができる。

（付記１） プリント回路板上に搭載された部品に異なる電圧の複数の電源を決められた順に生成して負荷に供給するオンボード電源装置において，１次電源を監視する電源監視部と，前記電源監視部による１次電源の発生を検出することにより起動して，予め決められた間隔を置いた各遅延時間毎に発生する複数の起動信号を発生する起動遅延制御部と，前記起動遅延制御部からの各起動信号の入力に応じて前記１次電源から決められた電圧の２次電源を生成する複数のオンボード電源回路と，を備え，各オンボード電源回路から異なる時間に発生する２次電源を負荷に供給することを特徴とするオンボード電源装置。

（付記２） 付記１において，前記起動遅延制御部からの予め決められた間隔を置いて発生する各遅延時間毎に発生する複数の起動信号の各遅延時間には，前記各オンボード電源回路の動作が停止した時に，各オンボード電源回路及び前記負荷に含まれた容量の残留電荷が放電できる時間を含めて設定したことを特徴とするオンボード電源装置。

（付記３） 付記１において，前記起動遅延制御部は，起動すると予め設定された遅延時間になると起動信号を発生する複数のタイマにより構成することを特徴とするオンボード電源装置。

（付記４） プリント回路板上に搭載された部品に異なる電圧の複数の電源を決められた順に生成して負荷に供給するオンボード電源装置において，１次電源を監視する電源監視部と，前記電源監視部による１次電源の発生を検出することにより起動して，設定された遅延時間後に起動信号を発生する第１のタイマと，前記第１のタイマの起動信号により第１の電圧を発生する第１のオンボード電源回路と，前記第１のオンボード電源回路の出力を検出すると起動して設定された遅延時間後に起動信号を発生する第１のオンボード電源出力モニタ及び第２のタイマと，前記第１のオンボード電源出力モニタ及び第２のタイマからの起動信号の発生により第２の電圧を発生する第２のオンボード電源回路とを備えることを特徴とするオンボード電源装置。

（付記５） 付記１乃至４の何れかにおいて，前記第１のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間及び前記第２のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間にそれぞれ残電荷放電回路を設けたことを特徴とするオンボード電源装置。

（付記６） 付記１乃至４の何れかにおいて，前記第１のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間及び前記第２のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間に，それぞれ前記電源監視部からの検出信号により制御される残電荷放電回路を設け，前記残電荷放電回路は前記検出信号が電源の非検出状態の時に放電経路を形成することを特徴とするオンボード電源装置。

（付記７） 付記６に記載の残電荷放電回路は，前記各オンボード電源回路の出力端子と負荷の該電源の入力端子を接続する線路に接続する抵抗の端子とグランド端子の間をオン・オフするスイッチにより構成することを特徴とするオンボード電源装置。

本発明の第１の原理構成を示す図である。 本発明の第２の原理構成を示す図である。 実施例１の構成を示す図である。 実施例２の構成を示す図である。 実施例３の構成を示す図である。 実施例４の構成を示す図である。 実施例５の構成を示す図である。 従来例の構成を示す図である。 オンボード電源回路の起動特性を示す図である。 残電荷による影響の説明図である。

符号の説明

１０ １次電源
１１ 電源監視部
１２ 起動遅延制御部
１２ａ 第１の起動信号
１２ｂ 第２の起動信号
１３−１ 第１のオンボード電源回路（ＯＢＰ１）
１３−２ 第２のオンボード電源回路（ＯＢＰ２）
１５ 負荷（ＬＯＡＤ）

Claims (5)

1. ボード上に搭載された部品に異なる電圧の複数の電源を決められた順に生成して負荷に供給するオンボード電源装置において，
   １次電源を監視する電源監視部と，前記電源監視部による１次電源の発生を検出することにより起動して，予め決められた間隔を置いた各遅延時間毎に発生する複数の起動信号を発生する起動遅延制御部と，
   前記起動遅延制御部からの各起動信号の入力に応じて前記１次電源から決められた電圧の２次電源を生成する複数のオンボード電源回路と，
   を備え，各オンボード電源回路から異なる時間に発生する２次電源を負荷に供給することを特徴とするオンボード電源装置。
2. 請求項１において，
   前記起動遅延制御部は，起動すると予め設定された遅延時間になる起動信号を発生する複数のタイマにより構成することを特徴とするオンボード電源装置。
3. ボード上に搭載された部品に異なる電圧の複数の電源を決められた順に生成して負荷に供給するオンボード電源装置において，
   １次電源を監視する電源監視部と，前記電源監視部による１次電源の発生を検出することにより起動して，設定された遅延時間後に起動信号を発生する第１のタイマと，
   前記第１のタイマの起動信号により第１の電圧を発生する第１のオンボード電源回路と，
   前記第１のオンボード電源回路の出力を検出すると起動して設定された遅延時間後に起動信号を発生する第１のオンボード電源出力モニタ及び第２のタイマと，
   前記第１のオンボード電源出力モニタ及び第２のタイマからの起動信号の発生により第２の電圧を発生する第２のオンボード電源回路とを備えることを特徴とするオンボード電源装置。
4. 請求項１乃至３の何れかにおいて，
   前記第１のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間及び前記第２のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間にそれぞれ残電荷放電回路を設けたことを特徴とするオンボード電源装置。
5. 請求項１乃至３の何れかにおいて，
   前記第１のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間及び前記第２のオンボード電源回路の出力端子と負荷の当該電源の入力端子の間に，それぞれ前記電源監視部からの検出信号により制御される残電荷放電回路を設け，
   前記残電荷放電回路は前記検出信号が電源の非検出状態の時に放電経路を形成することを特徴とするオンボード電源装置。

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