JP2005269441A - 電荷検出回路およびそれを備えた画像センサ - Google Patents

Abstract

【課題】 Ｘ線画像センサ等においてＬＰＦを備えることによる雑音低減効果を十分に得る。
【解決手段】 電荷感応増幅器（ＣＳＡ）４１で、画像センサのデータ線から入力された信号電荷を、その電荷量に応じた電圧として出力し、その電圧を主増幅器（ＭＡ）４３で出力する。ＣＳＡ４１とＭＡ４３との間に、低雑音化のために回路の帯域を制限するためのローパスフィルタ（ＬＰＦ）４２を設ける。ＬＰＦ４２における抵抗Ｒ１とコンデンサＣ１との間（Ｂ点）の電位が０に近づいてから、ＭＡ４３における初段の第１増幅器ＭＡ１のリセットを解除する（リセットスイッチＭＡＳＷ１をオンからオフに切り替える）。これにより、コンデンサＣ１に充電される電荷がほぼ０となるので、その後にコンデンサＣ１に流入する信号電荷が第１増幅器ＭＡ１の電位として現れ、雑音の影響なく信号電荷を正確に検出できる。
【選択図】 図１

Description

本発明は、Ｘ線センサ等の画像センサ等に用いられる電荷検出回路の制御方法に関するものである。

放射線の２次元画像検出器として、平面型Ｘ線画像センサが知られている。このＸ線画像センサは、Ｘ線を感知して電荷を発生する光電変換層を行列状の薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）アレイの上に配置した構造を有しており、発生した電荷を各画素電極に蓄積した後、各行ごとにＴＦＴを順次オンにして画像データを読み出す。

この画像センサは、例えば、特許文献１に開示されているような２次元行列構造の画像検出器であり、ガラス基板上に形成された光電変換層側の面に、行列状に配置された複数の画素と、行方向と平行に延びる走査線と、列方向と平行に延びるデータ線とを備えている。各走査線は走査駆動回路に接続されており、データ線は読み取り回路に接続されている。

ここで、走査駆動回路が所定の一本の走査線にハイレベルの電圧を出力する場合、その走査線に接続されている全ての画素の各蓄積容量に保持されている信号電荷が、各画素に対応するそれぞれのデータ線に流出する。データ線に流出した信号電荷の電荷量は、読み取り回路によってその電荷量が読み取られる。このように、走査駆動回路が各走査線に順次ハイレベルの電圧を出力し、読み取り回路が全ての画素電極に対応する信号電荷を読み取る。

次に、画像センサに用いられる上記読み取り回路について説明する。図１２は、信号電荷がデジタルデータとして出力されるまでの１入力対応の読み取り回路のブロック図である。

読み取り回路は、電荷感応増幅器（Charge Sensitive Amplifier，以下、ＣＳＡと称する）１０１，主増幅器（以下、ＭＡと称する）１０２、サンプルホールド回路（以下、Ｓ／Ｈと称する）１０３、マルチプレクサ１０４、アナログデジタル変換器（Analog-to-Digital Converter，以下、ＡＤＣと称する）１０５、およびラッチ回路（以下、ＬＣとする）１０６がこの順で直列に接続される構成である。

この読み取り回路においては、まず、ＣＳＡ１０１が、データ線ＤＬから入力された信号電荷を読み取り、電圧を出力する。ＣＳＡ１０１から出力された電圧は、必要に応じてＭＡ１０２で増幅され、Ｓ／Ｈ１０３にて標本化（サンプリング）されると共にデータ電圧として保持される。ＣＳＡ１０１からＳ／Ｈ１０３までの系統が複数ある場合、保持された複数のデータ電圧は、そのうちの１つがマルチプレクサ１０４により選択されてＡＤＣ１０５に入力され、デジタル信号に変換される。変換されたデジタル信号は、ＬＣ１０６にて保持される。

続いて、上記のＣＳＡ１０１およびＭＡ１０２の構成について説明する。図１３は、ＣＳＡ１０１およびＭＡ１０２の構成を示している。

図１３に示すように、ＣＳＡ１０１は、信号電荷の電荷量を電圧として読み出すために、演算増幅器ＯＡ１１、帰還コンデンサＣｆ１１、リセットスイッチＣＳＡＷ１１から構成される。

演算増幅器ＯＡ１１の反転入力と出力とは帰還コンデンサＣｆ１１を介して接続されており、負帰還回路を構成している。また、リセットスイッチＣＳＡＳＷ１１は、帰還コンデンサＣｆ１１と並列に接続されており、帰還コンデンサＣｆ１１に蓄積された電荷を放電してリセット（初期化）する。さらに、演算増幅器ＯＡ１１の非反転入力端子には基準電位Ｖｒｅｆ（ＧＮＤ）が入力されており、演算増幅器ＯＡ１１の反転入力端子にデータ線ＤＬが接続されている。なお、ここでは基準電位ＶｒｅｆをＧＮＤ電位としているが、特にＧＮＤに限定されるものではない。

上記のように構成されるＣＳＡ１０１は、制御信号Ｃ＿ＣＳＡがハイのときにリセットスイッチＣＳＡＳＷ１１がオンとなることにより初期化される。この初期化によって、それ以前の動作で帰還コンデンサＣｆ１１に蓄積されていた電荷が放出され、ＣＳＡ１０１の出力電位はＶｒｅｆ（ＧＮＤ）となり、ＣＳＡ１０１の読み取り動作が開始する。また、走査線に付与される走査信号がハイとなる期間で各画素のスイッチ素子がオンすることにより、蓄積容量に蓄積されていた信号電荷（−Ｑ）がデータ線を介して帰還コンデンサＣｆ１１の入力側の電極に集まる。その結果、帰還コンデンサＣｆ１１の出力側の電極には、信号電荷と等量で逆極性の電荷（＋Ｑ）が発生する。したがって、ＣＳＡ１０１の出力には、電荷（＋Ｑ）を帰還コンデンサＣｆ１１の容量値で除した値の電圧を出力する。

次に、ＭＡ１０２は、ＣＳＡ１０１の出力電圧が小さい場合に、それ以降の回路が動作するのに十分な大きさの電圧範囲にまで信号電圧を増幅するために設けられている。なお、一般的なＸ線撮影装置では静止画像撮影（撮影モード）が行われるが、この場合、照射Ｘ線の線量が十分に多い。したがって、画像センサ１を上記Ｘ線撮影装置に用いた場合、検出される電荷量も多く、ＣＳＡ１０１から十分大きな信号電圧が出力されるため、ＭＡ１０２は必ずしも必要でない。しかし、動画像を得るための透視モードでは長期間Ｘ線を照射し続ける必要がある。したがって、透視モードでは、Ｘ線の総照射量を押さえるために撮影モードより２桁〜３桁ほど弱いＸ線が用いられている。

具体的には、撮影モードでは、放射線強度が例えば３０μＲから３ｍＲ程度のＸ線が照射されるが、透視モードでは、例えば０．２μＲから１０μＲ程度のＸ線が照射される。これにより、透視モードでは撮影モードと比べて、検出される信号電荷量が極めて少なく、ＣＳＡ１０１は十分量の信号電圧を出力することができない。そこで、上記Ｘ線撮影装置に用いられる画像センサには、ＭＡ１０２が必要となる。

ＭＡ１０２は、図１３に示すように、１つの演算増幅器ＯＡ１２およびコンデンサＣ１１，Ｃ１２とを備えた１段構成の反転増幅器であり、その増幅率は、Ｇ＝−Ｃ１１／Ｃ１２（ここではＣ１１，Ｃ１２は容量値を表す）である。また、ＭＡ１０２には、コンデンサＣ１２と並列に接続されるリセットスイッチＭＡＳＷ１１が設けられている。このリセットスイッチＭＡＳＷ１１は、制御信号Ｃ＿ＭＡがハイのときにオンとなり、これによりＭＡ１０２を初期化する。

ところで、一般に、センサの回路は、できるだけ低雑音であることが好ましい。その理由は、低雑音であればあるほど微小な信号を雑音に埋もれることなく検知できるからである。特に、Ｘ線センサにおいては、照射するＸ線の線量をできるだけ少なくするためにも低雑音化が必要となる。

回路の低雑音化の手法の１つとして、回路の帯域を制限することが挙げられる。回路の帯域を制限する手法として、低域濾波回路（ＬＰＦ）を用いる方法が特許文献１に記述されている。特許文献１では、図１４に示すように、ＣＳＡ１０１の出力とＭＡ１０２の入力との間に抵抗Ｒ１１を設け、抵抗Ｒ１１およびＭＡ１０２の入力側のコンデンサＣ１１によって１次のＬＰＦ１０７として機能させることで帯域を制限し、結果として低雑音化を行う方法が開示されている。

例えば、ＣＳＡ１０１の演算増幅器が発生する雑音電圧が入力換算で２０ｎＶ／√Ｈｚであるとすると、回路の帯域が１０ＭＨｚであれば、出力には、２０ｎＶ×√１０ＭＨｚ＝２００μＶの雑音電圧が現れる。これに対し、ＬＰＦによって帯域を１００ｋＨｚに制限すれば、２０ｎＶ×√１００ｋＨｚ＝２０μＶとなり、雑音を１／１０に制限することができる。

なお、図１４においては、説明の便宜上、図１３の構成における回路と同等の機能を有する回路については、同一の符号を付記している。
特開２００１−２８５７２４（２００１年１０月１２日公開）

このようにＬＰＦ１０７を構成することで雑音を低減することが理論的には可能になるが、必ずしも理論的に期待できるだけの効果が得られない場合がある。以下に、その理由について説明する。

図１５は、図１４の構成におけるＡ点、Ｂ点およびＤ点の電位の変化を示したものである。ここで、Ａ点は、ＣＳＡ１０１の出力端でありＢ点は抵抗Ｒ１１とコンデンサＣ１１との接続点であり、Ｄ点はＭＡ１０２の出力端である。また、Ｃ点、即ちＬＰＦ１０７とＭＡ１０２との間の電位は、ＭＡ１０２におけるリセットスイッチＭＡＳＷ１１のオン／オフの状態に関わらず、ＭＡ１０２を構成する演算増幅器の仮想短絡の原理により常にＶｒｅｆ（ＧＮＤ）レベルにある。

まず、ＣＳＡ１０１のリセットスイッチＣＳＡＳＷ１１およびＭＡ１０２のリセットスイッチＭＡＳＷ１１がオンすることで、帰還コンデンサＣｆ１１およびコンデンサＣ１２に充電されていた電荷が０になり、Ａ点およびＤ点は、基準電位Ｖｒｅｆに対して速やかに０Ｖとなる（Ｔ１）。しかし、Ｂ点の電位はすぐには０Ｖにならず、抵抗Ｒ１１およびコンデンサＣ１１で構成されるＬＰＦ１０７の時定数に従って徐々に０Ｖに近づく。Ｃ点の電位は、リセットスイッチＭＡＳＷ１１のオン／オフに関わらず０Ｖを保っているので、Ｂ点での過渡応答はリセットスイッチＭＡＳＷ１１のオン／オフに無関係に進行する。

Ｔ１より遅れてＴ２でリセットスイッチＭＡＳＷ１１をオフする場合、その時点でＢ点に残っている電圧ΔＶ（Ｔ２）によってコンデンサＣ１１に充電されている電荷Ｃ１１×ΔＶ（Ｔ２）は、その後Ｂ点の電位が０Ｖに近づくにつれてコンデンサＣ１２に移動し、最終的にはＭＡ１０２の出力端、即ちＤ点に（Ｃ１１／Ｃ１２）×ΔＶ（Ｔ２）の電圧（図１５のΔＶＭＡ）が現れることになる。この後、画素内のスイッチ素子（ＴＦＴ）がオンしてデータ電荷が入力されるが、ＭＡ１０２の出力端には、既に先の電圧ΔＶＭＡが現れているので、データ電荷によって現れる電圧に電圧ΔＶＭＡがオフセットとして加わってしまうことになる。即ち、検出される電荷は、データ電荷に電荷Ｃ１１×ΔＶ（Ｔ２）が加わることになり、これはＣ１１×ΔＶ（Ｔ２）が雑音電荷として存在していることにほかならない。

この雑音電荷は、ＬＰＦ１０７を設けたことによって新たに発生することから、この雑音電荷の存在によって、ＬＰＦ１０７を設けたために理論的に期待できるだけの効果が必ずしも得られないという不都合がある。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、Ｘ線画像センサ等においてローパスフィルタを備えることによる雑音低減効果を十分に得ることを実現することにある。

本発明に係る電荷検出回路は、電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、前記課題を解決するために、前記電圧増幅器の初期化期間を前記低域濾波回路の出力電位による電流が前記電圧増幅器側に流入しなくなるまで維持するように初期化期間を制御する初期化期間制御手段を備えていることを特徴としている。

上記の構成では、初期化期間制御手段によって、低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで電圧増幅器の初期化が維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。

前記電荷検出回路において、前記初期化期間は、前記低域濾波回路の時定数をτとして３τ以上に設定されること、あるいは、前記初期化期間は、前記低域濾波回路の時定数をτとして３．７τ以上に設定されることが好ましい。このように設定すれば、実施の形態において後述するように、電荷検出回路を備えるセンサ自体の持つ遅滞である１０〜５％の１／２である５％以下あるいは２．５％以下になるまで初期化期間が確保されるので、低域濾波回路による帯域制限（雑音低減）の効果のみを得ることができる。

また、本発明の他の電荷検出回路は、電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する２段以上の増幅器からなる電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、前記課題を解決するために、前記各増幅器の初期化期間が重複する期間を有し、初段の前記増幅器の初期化期間を前記低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで維持し、且つ各段の前記増幅器の初期化期間が前段より順次終了するように各初期化期間を制御する初期化期間制御手段を備えていることを特徴としている。

この電荷検出回路でも、初期化期間制御手段によって、低域濾波回路の出力電位による電荷が電圧増幅器側に流入しなくなるまで電圧増幅器の初期化が維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。また、電圧増幅器が複数段の増幅器により構成されるので、実施の形態で後述するように、大きい増幅率が必要である場合に、オフセットの影響を軽減することができる。さらに、順次初期化期間が終了することで、前段の増幅器のオフセット等を後段の増幅器に伝わらないようにすることができる。

前記電荷検出回路において、初段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３τ以上に設定されていること、あるいは、初段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３．７τ以上に設定されていることが好ましい。このように設定しても、前述のように、低域濾波回路による帯域制限（雑音低減）の効果のみを得ることができる。

また、本発明の他の電荷検出回路は、電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する複数段の増幅器からなる電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、前記各増幅器の初期化期間が重複する期間を有し、最終段の前記増幅器の初期化期間を前記低域濾波回路の出力電位による電流が前記電圧増幅器に流入しなくなるまで維持し、且つ各段の前記増幅器の初期化期間が前段より順次終了するように各初期化期間を制御する初期化期間制御手段を備えていることを特徴としている。

この電荷検出回路でも、初期化期間制御手段によって、低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで電圧増幅器の初期化が維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。また、電圧増幅器が複数段の増幅器により構成されるので、前記のように、大きい増幅率が必要である場合に、オフセットの影響を軽減することができる。さらに、順次初期化期間が終了することで、前段の増幅器のオフセット等を後段の増幅器に伝わらないようにすることができる。

前記の電荷検出回路において、最終段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３τ以上に設定されていること、あるいは、最終段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３．７τ以上に設定されていることが好ましい。このように設定しても、前述のように、低域濾波回路による帯域制限（雑音低減）の効果のみを得ることができる。

本発明のさらに他の電荷検出回路は、第１帰還コンデンサと、該第１帰還コンデンサの両電極間を短絡することで初期化する第１スイッチとを有する容量帰還型の前記電荷感応増幅器と、第２帰還コンデンサと、該第２帰還コンデンサの両電極間を短絡することで初期化する第２スイッチとを有し、前記電荷感応増幅器の出力電圧を増幅する電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路と、前記第１および第２が同時にオンする期間が存在し、前記第１スイッチが先にオフし、前記第１スイッチがオフした後に前記第２スイッチがオフし、且つ、前記第１および第２スイッチが同時にオンしている期間と、前記第２スイッチのみがオンしている期間との和の期間を、前記低域濾波回路の出力電位が低下を開始してから該出力電位による電流が前記電圧増幅側に流入しなくなるまでの期間以上となるように初期化期間を制御する初期化期間制御手段とを備えていることを特徴としている。

この電荷検出回路でも、初期化期間制御手段によって、電圧増幅器の初期化が低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。

この電荷検出回路において、前記和の期間が、前記低域濾波回路の時定数をτとして３τ以上に設定されていること、あるいは、前記和の期間が前記低域濾波回路の時定数をτとして３．７τ以上に設定されていることが好ましい。この和の期間は、前述の初期化期間と同様に考えることができるので、このように設定することにより、低域濾波回路による帯域制限（雑音低減）の効果のみを得ることができる。

本発明の画像センサは、行列状に配された複数の画素と、行方向の画素を選択するための複数の走査線と、選択された画素からの信号電荷を取り込む列方向の複数のデータ線と、取り込まれた信号電荷を電圧として読み取る読み取り回路とを備えた画像センサにおいて、前記読み取り回路が、前述のいずれか１つの電荷検出回路を信号電荷を検出するために備えていることを特徴としている。

上記の構成によれば、低域濾波回路による雑音電荷の影響をなくし、雑音低減効果のみを得ることができるので、画質品位の高い画像センサを提供することができる。

以上のように、本発明に係る電荷検出回路は、電荷感応増幅器とその後段の電圧増幅器の間に低域濾波回路を設けて回路の帯域を制限して、電圧増幅器の出力に現れる雑音を低減させる電荷検出回路において、低域濾波回路による帯域制限による雑音低減効果を十分に発揮することができる。

また、本発明の画像センサは、前記の電荷検出回路を備えることにより、特にＸ線センサにおいて、Ｘ線の照射量を下げても従来と同等の透視画像を得ることが可能になる。即ち、被写体の被爆線量を低減することが可能となる。

本発明の一実施形態について図１ないし図１１に基づいて説明すると以下の通りである。

図２は、２次元画像検出器としての平面型Ｘ線画像センサである画像センサ１の概略構成を示している。

この画像センサ１は、２次元行列構造の画像検出器であり、ガラス基板２１の上に、光電変換層２２およびバイアス電極２３が形成されている構成である。光電変換層２２は、非晶質セレン（以下ａ−Ｓｅとする）などで形成されている。また、バイアス電極２３は、Ｘ線（電磁波）を透過する金属膜、例えば金の薄膜で形成されている。ガラス基板２１の光電変換層２２側の面には、行列状に配置された画素ＰＩＸ（ｉ，ｊ）…、行方向と平行に延びる走査線（行）ＧＬ（ｊ）…、および列方向と平行に延びるデータ線（列）ＤＬ（ｉ）…が形成されている。各画素ＰＩＸ（ｉ，ｊ）は、画素電極３３、蓄積コンデンサＣ（ｉ，ｊ），スイッチ素子ＳＷ（ｉ，ｊ）から構成されている。そして、各走査線ＧＬ（ｊ）は走査駆動回路（ゲートドライバ）３に接続されており、データ線ＤＬ（ｉ）は読み取り回路４に接続されている。

画素電極３３は、スイッチ素子ＳＷ（ｉ，ｊ）を介してデータ線ＤＬ（ｉ）に接続されている。また、スイッチ素子ＳＷ（ｉ，ｊ）のスイッチング動作は、走査駆動回路３から走査線ＧＬ（ｊ）を介して、走査電圧が印加されることにより行われる。従って、スイッチ素子ＳＷ（ｉ，ｊ）が、一般的に用いられるＴＦＴの場合、ＴＦＴのソースは画素電極３３に、ドレインはデータ線ＤＬ（ｉ）に、ゲートは走査線ＧＬ（ｊ）にそれぞれ接続されることになる。

尚、以下の構成では、スイッチ素子ＳＷ（ｉ，ｊ）としてＴＦＴが用いられているものとして説明する。

次に、画像センサ１の断面構造を図３に基づいて説明する。図３は、画素１におけるＡ−Ａ線矢視断面図である。

画像センサ１には、ガラス基板２１の上に、補助電極３１、走査線ＧＬ、絶縁膜３２、画素電極３３、データ線ＤＬ、光電変換層２２およびバイアス電極２３が積層されている。このうち、補助電極３１は、絶縁膜３２を介して画素電極３３と対向する位置に設けられており、画素電極３３との間で蓄積コンデンサＣを構成している。この補助電極３１は、全画素ＰＩＸ…において共通の基準電圧（Ｖｒｅｆ）が印加されるように配線されている。また、バイアス電極２３は、画素電極３３に対して高電圧（例えば数千ボルト）を印加できるようになっている。

このような画像センサ１において、Ｘ線光子Ｐがバイアス電極２３側から光電変換層２２に入射すると、光電変換層２２は、バイアス電極２３を透過したＸ線光子Ｐから電子と正孔との対を発生させる。ここで、バイアス電極２３に正の電圧が印加されているときは、上記正孔が画素電極３３側に移動する。一方、バイアス電極２３に負の電圧が印加されているときは、上記電子が画素電極３３側に移動する。これにより、上記正孔または電子は、Ｘ線光子Ｐの入射位置に対応する位置にある画素電極３３に達する。さらに、画素電極３３に達した上記正孔または電子は、正または負の電荷（以下、信号電荷とする）として蓄積コンデンサＣに保持される。なお、以下の説明では、特に断らない限り、バイアス電極には負の電圧が印加されているものとする。

ここで、走査駆動回路３が所定の一本の走査線ＧＬにハイレベルの電圧を出力するとすると、その走査線ＧＬに接続されている全ての画素ＰＩＸ…の各蓄積コンデンサＣ…に保持されている信号電荷が、各画素ＰＩＸ…に対応するそれぞれのデータ線ＤＬに流出する。さらに、データ線ＤＬに流出した信号電荷は、データ線ＤＬに接続された読み取り回路４によってその電荷量が読み取られる。このように、走査駆動回路３が各走査線ＧＬ…に順次ハイレベルの電圧を出力し、読み取り回路４が全ての画素電極３３に対応する信号電荷、即ちデジタル信号を読み取る。このようにして、１枚のデジタル画像データの読み取りが行われる。

次に、画像センサ１に用いられる読み取り回路４について図４に基づいて説明する。図３は、信号電荷がデジタルデータとして出力されるまでの１入力対応の読み取り回路４のブロック図である。

電荷検出回路としての読み取り回路４は、電荷感応増幅器（Charge Sensitive Amplifier，以下、ＣＳＡと称する）４１、ローパスフィルタ（以下、ＬＰＦと称する）４２、主増幅器（以下、ＭＡと称する）４３、サンプルホールド回路（以下、Ｓ／Ｈと称する）４４、マルチプレクサ４５、アナログデジタル変換器（Analog-to-Digital Converter，以下、ＡＤＣと称する）４６、およびラッチ回路（以下、ＬＣとする）４７がこの順で直列に接続される構成である。読み取り回路４は、多数集積されていて、ＬＳＩ（Large Scale Integrated Circuit，大規模集積回路）を構成している。

ここで、読み取り回路４の読み取り動作について説明する。まず、ＣＳＡ４１が、データ線ＤＬから入力された信号電荷を読み取り、電圧を出力する。ＣＳＡ４１から出力された電圧は、ＬＰＦ４２で帯域を制限されることで高周波の雑音成分が除去される。ＬＰＦ４２を経た電圧は、必要に応じてＭＡ４３で増幅され、Ｓ／Ｈ４４にて標本化（サンプリング）されると共にデータ電圧として保持される。保持されたデータ電圧は、マルチプレクサ４５を介してＡＤＣ４６に入力され、デジタル信号（デジタル画像データ）に変換される。変換されたデジタル信号は、ＬＣ４７にて保持される。

なお、マルチプレクサ４５は、１つのＡＤＣ４６に複数の入力端子を割り当てるために用いるものであり、読み取り回路４の本質的な要素ではない。したがって、例えば各入力端子に１対１で対応してＡＤＣ４６を構成する場合、マルチプレクサ４５は不要である。

次に、ＣＳＡ４１の基本的な構成について、図５の回路図に基づいて説明する。ＣＳＡ４１は、信号電荷の電荷量を電圧として読み出すための回路であり、演算増幅器ＯＡ１、帰還コンデンサＣｆ１、リセット（初期化）スイッチＣＳＡＳＷ１から構成される。

演算増幅器ＯＡ１の反転入力端子と出力端子とは帰還コンデンサＣｆ１を介して接続されており、負帰還回路を構成している。また、リセットスイッチＣＳＡＳＷ１は、帰還コンデンサＣｆ１と並列に接続されており、帰還コンデンサＣｆ１に蓄積された電荷を放電してリセット（初期化）する。さらに、演算増幅器ＯＡ１の非反転入力端子は基準電位Ｖｒｅｆ（ＧＮＤ）に保たれており、演算増幅器ＯＡ１の反転入力端子にデータ線ＤＬが接続されている。なお、ここでは基準電位ＶｒｅｆをＧＮＤ電位としているが、特にＧＮＤに限定されない。

さらに、ＣＳＡ４１の読み取り動作を図６および図７に基づいて説明する。図６は１つの画素ＰＩＸ、データ線ＤＬおよびＣＳＡ４１についての等価回路図であり、図７は読み取り動作のタイミングチャートおよびＣＳＡ４１の出力電圧を表している。

図６において、データ線ＤＬは、データ線容量ＣＤＬおよびデータ線抵抗ＲＤＬによって構成されている。また、走査線ＧＬに付与される走査信号Ｃ＿ＧＬは、図７で示すように、制御信号Ｃ＿ＣＳＡがローとなった以降にハイとなり、スイッチ素子ＳＷは、そのハイとなる期間にオンする。制御信号Ｃ＿ＣＳＡは、ＣＳＡ４１のリセットスイッチＣＳＡＳＷ１を制御するための信号である。リセットスイッチＣＳＡＳＷ１は、制御信号Ｃ＿ＣＳＡが図７に示すハイのときにオンとなり、これによりＣＳＡ４１を初期化する。

読み取り動作は、まずリセットスイッチＣＳＡＳＷ１がオンになることで開始される。これにより、それ以前の動作で帰還コンデンサＣｆ１に蓄積されていた電荷が放出され、ＣＳＡ４１の出力電位はＧＮＤとなる。したがって、ＣＳＡ４１は初期化された状態となる。

この後、図７に示すように、走査駆動回路３から走査線ＧＬにハイレベルの走査信号Ｇ＿ＧＬが出力され、これによりスイッチ素子ＳＷがオンする。スイッチ素子ＳＷがオンすると、蓄積コンデンサＣに蓄積されていた信号電荷（−Ｑ）がデータ線ＤＬに流出する。そして、演算増幅器ＯＡ１は、データ線ＤＬに流出した信号電荷（−Ｑ）が帰還コンデンサＣｆ１の入力側の電極（演算増幅器ＯＡ１の反転入力端子と接続されている電極）に集まるよう作動する。その結果、帰還コンデンサＣｆ１の出力側の電極（演算増幅器ＯＡ１の出力と接続されている電極）には、等量で逆極性の電荷（＋Ｑ）が発生する。したがって、図７のＰ期間において、ＣＳＡ４１の出力には、信号電荷と等量で逆極性である＋Ｑを帰還コンデンサＣｆ１の容量値で除した電圧が現れる。ＣＳＡ４１は、このようにして信号電荷を読み取り、電圧として出力することができる。

次に、ＬＰＦ４２およびＭＡ４３の詳細について説明する。図１は、ＣＳＡ４１、ＬＰＦ４２およびＭＡ４３の回路構成および接続関係を示している。

ＬＰＦ４２は、直列接続される抵抗Ｒ１およびコンデンサＣ１によって構成されている。抵抗Ｒ１の入力端は、ＣＳＡ４１の演算増幅器ＯＡ１の出力端子に接続されている。コンデンサＣ１の出力端は、後述する演算増幅器ＯＡ２の反転入力端子に接続されている。このコンデンサＣ１は、ＭＡ４３における後述する第１増幅器ＭＡ１の入力容量を構成している。

ＭＡ４３は、ＣＳＡ４１の出力電圧が小さい場合に、それ以降の回路が動作するのに十分な大きさの電圧範囲にまで信号電圧を増幅するために設けられている。このＭＡ４２は、第１増幅器ＭＡ１および第２増幅器ＭＡ２の２段の増幅器によって構成されている。

第１増幅器ＭＡ１は、演算増幅器ＯＡ２、コンデンサＣ１，Ｃ２およびリセットスイッチＭＡＳＷ１を備えた反転増幅器である。演算増幅器ＯＡ２の反転入力端子と出力端子との間には、コンデンサＣ２およびリセットスイッチＭＡＳＷ１が並列に接続されている。リセットスイッチＭＡＳＷ１は、制御信号Ｃ＿ＭＡ１がハイのときにオンとなり、コンデンサＣ２に蓄積された電荷を放電することにより第１増幅器ＭＡ１をリセット（初期化）する。また、演算増幅器ＯＡ２の非反転入力端子は基準電位Ｖｒｅｆ（ＧＮＤ）に保たれている。なお、ここでは基準電位ＶｒｅｆをＧＮＤ電位としているが、特にＧＮＤに限定されない。

一方、第２増幅器ＭＡ２は、演算増幅器ＯＡ３、コンデンサＣ３，Ｃ４およびリセットスイッチＭＡＳＷ２を備えた反転増幅器である。演算増幅器ＯＡ３の反転入力端子と出力端子との間には、コンデンサＣ４およびリセットスイッチＭＡＳＷ２が並列に接続されている。リセットスイッチＭＡＳＷ２は、制御信号Ｃ＿ＭＡ２がハイのときにオンとなり、コンデンサＣ４に蓄積された電荷を放電することにより第２増幅器ＭＡ２をリセット（初期化）する。また、演算増幅器ＯＡ３の反転入力端子はコンデンサＣ３を介して演算増幅器ＯＡ２の出力端子に接続され、演算増幅器ＯＡ３の非反転入力端子は基準電位Ｖｒｅｆ（ＧＮＤ）に保たれている。なお、ここでも基準電位ＶｒｅｆをＧＮＤ電位としているが、特にＧＮＤに限定されない。

第１増幅器ＭＡ１の増幅率はＣ１／Ｃ２であり、第２増幅器ＭＡ２の増幅率はＣ３／Ｃ４であるので、両増幅器ＭＡ１，ＭＡ２を合わせた増幅率は（Ｃ１×Ｃ３）／（Ｃ２×Ｃ４）となる。

なお、Ｅ点（演算増幅器ＯＡ３の反転入力端子）の電位はＣ点（演算増幅器ＯＡ２の反転入力端子）と同様に、第２増幅器ＭＡ２における演算増幅器ＯＡ３の仮想短絡の原理によって常にＶｒｅｆ（ＧＮＤ）レベルにある。

また、制御信号Ｃ＿ＣＳＡ，Ｃ＿ＭＡ１，Ｃ＿ＭＡ２およびＳ／Ｈ４４に与えるための制御信号Ｃ＿ＳＨは、図５に示す制御回路５から供給される。この制御回路５は、走査駆動回路３を制御するための信号も出力する。

ここで、上記のように構成される読み取り回路４の動作について説明する。

図８は、その動作を説明するための読み取り回路４の各部の動作を示したタイミングチャートであり、図９は、図８のタイミングチャートの要部を示すタイミングチャートである。また、図１０および図１１は、ＭＡ４３の動作をより詳しく示したタイミングチャートである。

まず、読み取り回路４の信号読み取りからＳ／Ｈ４４によるサンプル・ホールドまでの概略動作について説明する。

図８に示すように、まず、ＣＳＡ４１のリセットスイッチＣＳＡＳＷ１よびＭＡ４３のリセットスイッチＭＡＳＷ１，ＭＡＳＷ２が同時にオンした後、ＣＳＡ４１のリセットスイッチＣＳＡＳＷ１を先にオフして、次にＭＡ４３のリセットスイッチＭＡＳＷ１，ＭＡＳＷ２をオフする（期間Ｐ１）。これで、ＣＳＡ４１とＭＡ４３とが共に初期化される。その後、ＣＳＡ４１は、走査信号Ｃ＿ＧＬがハイレベルである期間に、その走査信号Ｃ＿ＧＬが付与された走査線ＧＬに接続されている全ての画素ＰＩＸ…の各蓄積コンデンサＣ…からデータ線ＤＬに流出して入力される信号電荷をその電荷量に応じた電位として読み取り（期間Ｐ２）、信号電圧を出力する（期間Ｐ３）。さらに、この信号電圧は、ＬＰＦ４２を経た後、ＭＡ４３により増幅される。そして、Ｓ／Ｈ４４の制御信号Ｃ＿ＳＨがハイ出力の期間（期間Ｐ４）に、ＭＡ４３の出力した信号電圧がＳ／Ｈ回路４４により標本化され、次に制御信号Ｃ＿ＳＨがハイレベルの出力になるまで保持され、出力され続ける。

なお、図８の期間Ｔｓは読み出し動作の１周期である。また、図１において、Ｓ／Ｈ４４の回路そのものは、本発明とは直接には関係しないため、詳細については記載せずブロックで表している。

リセットスイッチＭＡＳＷ１は、図９に示すように、Ａ点（ＣＳＡ４１の出力端）の電位が低下を開始した時点およびＤ点（第１増幅器ＭＡ１の出力端）の電位が上昇を開始した時点よりＬＰＦ４２の時定数によって徐々に低下するＢ点（抵抗Ｒ１とコンデンサＣ１との接続点）の電位が十分に０Ｖに近づいてから（Ｔ２以降に）オフするように制御される。つまり、リセットスイッチＭＡＳＷ１がオンしている第１増幅器ＭＡ１の初期化期間は、ＬＰＦ４２の出力電位による電流がＭＡ４３に流入しなくなるまで維持される。制御回路５は、このように制御するための制御信号Ｃ＿ＭＡ１を出力する。これにより、コンデンサＣ１に充電されている電荷もほぼ０になっているので、その後にコンデンサＣ１に流入する信号電荷が、Ｄ点に一定の電位として現れる。従って、信号電荷を正確に検出することが可能となる。

尚、上記の“ほぼ０”とは、一般的に、“ローパスフィルタの時定数の３倍程度の時間で減弱する量”以下であり。例えば、ローパスフィルタの時定数が１μｓである場合、３μｓ以上の時間が経過すると、
ｅｘｐ（−３μｓ／１μｓ）＝０．０５
となるので、この程度の量（すなわち５％）以下が“ほぼ０”の範疇に入るものと考えられる。

さらに、図１０に示すように、ＬＰＦ４２の直後の第１増幅器ＭＡ１の初期化期間を図９に示すのと同様に定め、第２増幅器ＭＡ２のリセットスイッチＭＡＳＷ２は、リセットスイッチＭＡＳＷ１がオフした後にオフされるように制御される。つまり、制御回路５は、このように制御するために、制御信号Ｃ＿ＭＡ１をローレベルに変化させた後に遅れて制御信号Ｃ＿ＭＡ２をローレベルに変化させる。

１段目の第１増幅器ＭＡ１に対して図９に示す制御を行うことにより、前記のように信号電荷による出力がＤ点に正確に現れており、２段目の第２増幅器ＭＡ２では第１増幅器ＭＡ１の出力を増幅するだけである。従って、第２増幅器ＭＡ２の出力であるＦ点には信号電荷のみによる電位が現れることになり、信号電荷を正確に検出することが可能となる。

尚、上記の説明では、リセットスイッチＭＡＳＷ１がオフした後、十分にＢ点の電位が０Ｖに近づいてからスイッチ素子ＳＷ（ＴＦＴ）がオンしてデータ電荷が入ってくるものとしたが、Ｔ２時点でコンデンサＣ１に残っている電荷と、その後に入ってくるデータ電荷は、線形の独立事象として働くので、スイッチ素子ＳＷをオンするタイミングは、時点Ｔ２より後であればどの時点でも構わないことはいうまでもない。

あるいは、図１１に示すように、Ｂ点の電位が十分に０Ｖに近づいていない時点でリセットスイッチＭＡＳＷ１がオフするように第１増幅器ＭＡ１の初期化期間を短く設定し、リセットスイッチＭＡＳＷ２が、Ｂ点の電位が十分に０Ｖに近づいてから（Ｔ３以降に）オフするように第２増幅器ＭＡ２の初期化期間を十分に長く設定してもよい。つまり、リセットスイッチＭＡＳＷ２がオンしている第２増幅器ＭＡ２の初期化期間は、ＬＰＦ４２の出力電位による電流がＭＡ４３に流入しなくなるまで維持される。制御回路５は、このような設定を実現するように制御信号Ｃ＿ＭＡ１，Ｃ＿ＭＡ２を出力する。このような設定により、Ｔ２〜Ｔ３期間では、Ｄ点に電圧ΔＶＭＡが現れているが、Ｅ点およびＦ点の電位は、前述のように、リセットスイッチＭＡＳＷ２のオン／オフに関わらず０Ｖを保っている。このため、Ｔ３以降でリセットスイッチＭＡＳＷ２をオフしても、やはりＦ点の電位は０Ｖの状態を保ち続ける。従って、それ以降に入力される信号電荷による電圧のみが第２増幅器ＭＡ２の出力に現れるので、Ｄ点に電圧ΔＶＭＡが現れていても、Ｆ点の電位がその影響を受けることなく、正確に信号電荷を検出することが可能となる。

それによって、特にＸ線センサにおいては、Ｘ線の照射量を下げても従来と同等の透視画像を得ることが可能になる。即ち、被写体の被爆線量を低減することが可能となる。

以上のように、本実施の形態では、ＬＰＦ４２の直後に設けられたＭＡ４３の初期化期間を、ＬＰＦ４２の時定数に対して十分に長く取るようにしている。これにより、ＣＳＡ４１とその後段のＭＡ４３との間にＬＰＦ４２を設けて回路の帯域を制限して、ＭＡ４３の出力に現れる雑音を低減する構造の信号検出回路において、ＬＰＦ４２による帯域制限による雑音低減効果を十分に発揮させることができる。

次に、Ｂ点の電位が十分に０Ｖに近づくということの定量的な条件を考える。

背景技術で説明したように、透視モードでは微弱なＸ線を長時間照射して、例えば秒３０枚というような動画像を得る。つまり、一枚の画像を得た後、次の画像を得るまでの期間は例えば３３ｍｓというような短期間となる。

このような短期間では、センサ自体に前の画像情報が僅かながら残っているという現象が生じる。この現象は、遅滞またはＬａｇと呼ばれる現象であり、その原因は、例えばＳｅ等の光電変換膜の格子欠陥や不純物準位、あるいはセンサ膜構成要素間の境界領域等のエネルギー準位の不連続性等に捉えられた電子や正孔が、時間を掛けて放出されることなどによって不可避的に発生する現象である。その大きさは、膜の材料や構造、膜質、不純物の要素等の種々の要素が関係するため一概には決まらないが、逆に言えば、十分な品質の画像が得られる程度には小さくなるようにセンサを設計しなければならないということである。

この遅滞（Ｌａｇ）の大きさがどの程度以下であれば良いかは、その画像の目的によって異なるので一概には決められない。Ｘ線の画像の場合では、例えば３３ｍｓ後での遅滞が１０％〜５％程度以下に押さえることができれば、診断の目的によっては実用上差し支えのない画像が得られるようである。例えば５％の遅滞があるセンサの場合、一枚の画像には１つ前の画像の５％程度の画像が混入してしまう。つまり、センサの遅滞は、画像にとっては雑音の１つということになる。

前述の図１１におけるＢ点の電位が０Ｖに十分近づく前にリセットスイッチＭＡＳＷ１１をオフとすることによって混入する雑音も、センサの遅滞によって混入する雑音と同様に考えることができる。このことから、センサに本来存在する遅滞を原因とする雑音に対して当該雑音が有意義に小さければ実質的に当該雑音が存在することによる悪影響はないといえる。

ところで、当該雑音は、１つ先に読み出した電荷が放出しきらずに次の読み出しのときに混入するのであり、１つ先に読み出した電荷とは即ち、１行上のデータということになる。その意味では、１つ前の画像からの雑音である遅滞を原因とする雑音と現在の画像の１行上の画像からの雑音である当該雑音には相関関係があるので、当該雑音をＮ１、遅滞による雑音をＮ２、両雑音間の相関係数をｋとすると、その雑音和Ｎｔは下記の式で表されることになる。

但し、上式におけるｋは０≦ｋ≦２を満たすので、上式から次式が導かれる。

相関関係のない雑音の場合、例えばＮ１＝（１／２）Ｎ２であればＮｔ＝１．１×Ｎ２となり、Ｎ１が存在することによって増大する雑音が１０％程度で収まるので、「有意義に小さい」として（１／２）以下という値がよく使用される。本実施の形態の場合、仮にＮ１＝（１／２）Ｎ２であれば、Ｎｔは、１．１×Ｎ２と１．５×Ｎ２との間の値になるということであり、「有意義に小さい」の定義として（１／２）以下という定義を当てはめると、最大では５０％雑音が増大してしまうことになる。

これは、一見では具合が悪いように考えられるが、実際はそうではない。即ち、画像において相関関係が大きいということは、画像の変化度が小さいということであるので、そのような雑音が混入したとしても、本来の画像を乱す割合が少ないからである。従って、本発明においても（１／２）以下という条件で実際上は十分に当該雑音による悪影響を押さえ込むことができるのである。

以上より、本実施の形態においては、Ｂ点の電圧が、その当初の電圧、即ち１つ前に取得したデータ電荷による電圧に対して、センサ自体の持つ遅滞である１０〜５％の１／２である５〜２．５％以下になるまでＭＡ４３における第１増幅器ＭＡ１の初期化期間を確保することが望ましい。それによって、ＬＰＦ４２を設けたことによる帯域制限の効果のみを得ることが可能となる。ここで、５％という値は、ステップ応答の指数関数項に基づけば、ｅｘｐ（−３）＝０．０５から求められ、２．５％という値はｅｘｐ（−３．７）＝０．０２５から求められる。以上より、本実施の形態では、ＬＰＦ４２の時定数をτとして、３τ〜３．７τの値以上のＭＡの初期化期間を設けている。

尚、以上の説明では、センサに遅滞が存在することを前提としていた。しかし、遅滞に許される大きさそのものが、そもそも上述したように、十分な品位の画像を得るために許される大きさとして決められている。勿論、限りなく０に近づくことが望ましいことは言うまでもないが、現実的に技術とコストから許容できる大きさが決まり、それ以内に押さえ込むようにセンサが設計されるということである。

その意味で、仮に遅滞が存在しない完璧なセンサが存在するとしても、その駆動回路に対しては上記の制御を当てはめることができる。即ち、Ｂ点の初期電圧に対して５〜２．５％程度以下になるように初期化期間を設ければ、十分な品位の画像を取得することが可能になるということである。従って、本実施の形態の回路を用いる画像センサ１自体の性能には無関係に、上記のような効果を得ることができる。

尚、前述のように、ＭＡ４３では、１段の第１増幅器ＭＡ１だけでも電荷量を正確に検出することができる。但し、これは、第１増幅器ＭＡ１の増幅率が小さい場合に限る。第１増幅器ＭＡ１だけで大きい増幅率を必要とする場合は、次のような不都合が生じる。

演算増幅器にはオフセットが存在するが、そのオフセットは増幅率倍されて出力に現れる。例えば、１段の第１増幅器ＭＡ１が３０倍の増幅率を有する場合、仮にオフセットが１ｍＶであるとすると、３０ｍＶのオフセットが出力に現れることになる。この増幅率を２段の増幅器（ＭＡ１，ＭＡ２）により、例えば、１０倍の増幅率と３倍の増幅率とで得るように構成すれば、第１増幅器ＭＡ１の出力には１０ｍＶのオフセットが現れるが、そのオフセットは第２増幅器ＭＡ２の入力のコンデンサＣ１で吸収されて第２増幅器ＭＡ２の出力には現れない。第２増幅器ＭＡ２の出力には、演算増幅器ＯＡ２のオフセットが３倍された３ｍｖのオフセットのみが現れる。

尚、このような固定的に現れるオフセットは補正によって取り除くことができるので、直接に画像を悪化させることはない。但し、オフセットが大きい場合、出力のダイナミックレンジを狭くしてしまう問題が生じる。例えば、１０ｍＶのオフセットが３０倍されて３００ｍＶとなる場合、特に低電圧のＬＳＩであれば致命的にダイナミックレンジを狭めてしまう。

一方、リセットスイッチＭＡＳＷ１の熱雑音は、オフした瞬間にコンデンサＣ１に固定されて、第１増幅器ＭＡ１の増幅率倍されて出力に現れる。ＭＡ４２が２段増幅器構成であれば、熱雑音により現れたその電圧は、コンデンサＣ３で吸収されて第２増幅器ＭＡ２の出力には現れない。勿論、リセットスイッチＭＡＳＷ２のオン抵抗による熱雑音も同様に、オフした瞬間にコンデンサＣ３に固定されて第２増幅器ＭＡ２の増幅率倍されて出力に現れるが、先と同様に、第２増幅器ＭＡ２の増幅率が例えば３倍のように小さくて済むので、不都合はない。一段増幅器構成の場合、これが３０倍されて現れることになる。特に、この雑音電圧はランダム雑音であるため、前述のオフセットのように補正できない。従って、ＭＡ４３は、２段以上の増幅器により構成されることが好ましい。

本発明の電荷検出回路は、電荷感応増幅器と電圧増幅器との間に帯域制限のための低域濾波回路を設けた構成において、電圧増幅器をリセットするタイミングを低域濾波回路の出力電圧が十分０に近づいてから行うことによって、雑音電荷による影響を受けることなく、正確に信号電荷を検出することができるので、Ｘ線画像センサなどに好適に適用できる。

本発明の実施の一形態の画像センサにおけるを示す読み取り回路の要部の構成を示すブロック図である。 上記画像センサの構成を示す斜視図である。 上記画素センサにおける画素の構造を示す断面図である。 上記読み取り回路の全体の構成を示すブロック図である。 上記読み取り回路における電荷感応増幅器の構成を示す回路図である。 画素およびデータ線と上記電荷感応増幅器との接続関係を示すブロック図である。 上記電荷感応増幅器の読み取り動作のタイミングチャートおよび電荷感応増幅器の出力電圧を示す図である。 上記読み取り回路の動作を示すタイミングチャートである。 図８のタイミングチャートの要部を示すタイミングチャートである。 上記読み取り回路における主増幅器の動作を示すタイミングチャートである。 上記読み取り回路における主増幅器の動作を示す他のタイミングチャートである。 従来の画像センサにおける読み取り回路の構成を示すブロック図である。 図１２の読み取り回路の要部の構成を示すブロック図である。 低雑音化のために低域濾波過を用いた従来の読み取り回路の構成を示す回路図である。 図１４の読み取り回路における各部の電位の変化を示す図である。

符号の説明

１ 画像センサ
３ 走査駆動回路
４ 読み取り回路（電荷検出回路）
５ 制御回路（初期化期間制御手段）
４１ 電荷感応増幅器
４２ 低域濾過回路
４３ 主増幅器
ＭＡ１ 第１増幅器
ＭＡ２ 第２増幅器
ＭＡＳＷ１ リセットスイッチ
ＭＡＳＷ２ リセットスイッチ
ＰＩＸ 画素
Ｒ１ 抵抗

Claims (13)

1. 電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、
   前記電圧増幅器の初期化期間を前記低域濾波回路の出力電位による電流が前記電圧増幅器側に流入しなくなるまで維持するように初期化期間を制御する初期化期間制御手段を備えていることを特徴とする電荷検出回路。
2. 前記初期化期間は、前記低域濾波回路の時定数をτとして３τ以上に設定されることを特徴とする請求項１記載の電荷検出回路。
3. 前記初期化期間は、前記低域濾波回路の時定数をτとして３．７τ以上に設定されることを特徴とする請求項１記載の電荷検出回路。
4. 電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する２段以上の増幅器からなる電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、
   前記各増幅器の初期化期間が重複する期間を有し、初段の前記増幅器の初期化期間を前記低域濾波回路の出力電位による電流が前記電圧増幅器側に流入しなくなるまで維持し、且つ各段の前記増幅器の初期化期間が前段より順次終了するように各初期化期間を制御する初期化期間制御手段を備えていることを特徴とする電荷検出回路。
5. 初段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３τ以上に設定されていることを特徴とする請求項４記載の電荷検出回路。
6. 初段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３．７τ以上に設定されていることを特徴とする請求項４記載の電荷検出回路。
7. 電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する２段以上の増幅器からなる電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、
   前記各増幅器の初期化期間が重複する期間を有し、最終段の前記増幅器の初期化期間を前記低域濾波回路の出力電位による電流が前記電圧増幅器側に流入しなくなるまで維持し、且つ各段の前記増幅器の初期化期間が前段より順次終了するように各初期化期間を制御する初期化期間制御手段を備えていることを特徴とする電荷検出回路。
8. 最終段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３τ以上に設定されていることを特徴とする請求項７記載の電荷検出回路。
9. 最終段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして３．７τ以上に設定されていることを特徴とする請求項７記載の電荷検出回路。
10. 第１帰還コンデンサと、該第１帰還コンデンサの両電極間を短絡することで初期化する第１スイッチとを有する容量帰還型の前記電荷感応増幅器と、
    第２帰還コンデンサと、該第２帰還コンデンサの両電極間を短絡することで初期化する第２スイッチとを有し、前記電荷感応増幅器の出力電圧を増幅する電圧増幅器と、
    前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路と、
    前記第１および第２が同時にオンする期間が存在し、前記第１スイッチが先にオフし、前記第１スイッチがオフした後に前記第２スイッチがオフし、且つ、前記第１および第２スイッチが同時にオンしている期間と、前記第２スイッチのみがオンしている期間との和の期間を、前記低域濾波回路の出力電位が低下を開始してから該出力電位による電流が前記電圧増幅器側に流入しなくなるまでの期間以上となるように初期化期間を制御する初期化期間制御手段とを備えていることを特徴とする電荷検出回路。
11. 前記和の期間が、前記低域濾波回路の時定数をτとして３τ以上に設定されていることを特徴とする請求項１０記載の電荷検出回路。
12. 前記和の期間が、前記低域濾波回路の時定数をτとして３．７τ以上に設定されていることを特徴とする請求項１０記載の電荷検出回路。
13. 行列状に配された複数の画素と、行方向の画素を選択するための複数の走査線と、選択された画素からの信号電荷を取り込む列方向の複数のデータ線と、取り込まれた信号電荷を電圧として読み取る読み取り回路とを備えた画像センサにおいて、
    前記読み取り回路は、請求項１ないし１２のいずれか１項の電荷検出回路を信号電荷を検出するために備えていることを特徴とする画像センサ。

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