放射線の2次元画像検出器として、平面型X線画像センサが知られている。このX線画像センサは、X線を感知して電荷を発生する光電変換層を行列状の薄膜トランジスタ(TFT:Thin Film Transistor)アレイの上に配置した構造を有しており、発生した電荷を各画素電極に蓄積した後、各行ごとにTFTを順次オンにして画像データを読み出す。
この画像センサは、例えば、特許文献1に開示されているような2次元行列構造の画像検出器であり、ガラス基板上に形成された光電変換層側の面に、行列状に配置された複数の画素と、行方向と平行に延びる走査線と、列方向と平行に延びるデータ線とを備えている。各走査線は走査駆動回路に接続されており、データ線は読み取り回路に接続されている。
ここで、走査駆動回路が所定の一本の走査線にハイレベルの電圧を出力する場合、その走査線に接続されている全ての画素の各蓄積容量に保持されている信号電荷が、各画素に対応するそれぞれのデータ線に流出する。データ線に流出した信号電荷の電荷量は、読み取り回路によってその電荷量が読み取られる。このように、走査駆動回路が各走査線に順次ハイレベルの電圧を出力し、読み取り回路が全ての画素電極に対応する信号電荷を読み取る。
次に、画像センサに用いられる上記読み取り回路について説明する。図12は、信号電荷がデジタルデータとして出力されるまでの1入力対応の読み取り回路のブロック図である。
読み取り回路は、電荷感応増幅器(Charge Sensitive Amplifier,以下、CSAと称する)101,主増幅器(以下、MAと称する)102、サンプルホールド回路(以下、S/Hと称する)103、マルチプレクサ104、アナログデジタル変換器(Analog-to-Digital Converter,以下、ADCと称する)105、およびラッチ回路(以下、LCとする)106がこの順で直列に接続される構成である。
この読み取り回路においては、まず、CSA101が、データ線DLから入力された信号電荷を読み取り、電圧を出力する。CSA101から出力された電圧は、必要に応じてMA102で増幅され、S/H103にて標本化(サンプリング)されると共にデータ電圧として保持される。CSA101からS/H103までの系統が複数ある場合、保持された複数のデータ電圧は、そのうちの1つがマルチプレクサ104により選択されてADC105に入力され、デジタル信号に変換される。変換されたデジタル信号は、LC106にて保持される。
続いて、上記のCSA101およびMA102の構成について説明する。図13は、CSA101およびMA102の構成を示している。
図13に示すように、CSA101は、信号電荷の電荷量を電圧として読み出すために、演算増幅器OA11、帰還コンデンサCf11、リセットスイッチCSAW11から構成される。
演算増幅器OA11の反転入力と出力とは帰還コンデンサCf11を介して接続されており、負帰還回路を構成している。また、リセットスイッチCSASW11は、帰還コンデンサCf11と並列に接続されており、帰還コンデンサCf11に蓄積された電荷を放電してリセット(初期化)する。さらに、演算増幅器OA11の非反転入力端子には基準電位Vref(GND)が入力されており、演算増幅器OA11の反転入力端子にデータ線DLが接続されている。なお、ここでは基準電位VrefをGND電位としているが、特にGNDに限定されるものではない。
上記のように構成されるCSA101は、制御信号C_CSAがハイのときにリセットスイッチCSASW11がオンとなることにより初期化される。この初期化によって、それ以前の動作で帰還コンデンサCf11に蓄積されていた電荷が放出され、CSA101の出力電位はVref(GND)となり、CSA101の読み取り動作が開始する。また、走査線に付与される走査信号がハイとなる期間で各画素のスイッチ素子がオンすることにより、蓄積容量に蓄積されていた信号電荷(−Q)がデータ線を介して帰還コンデンサCf11の入力側の電極に集まる。その結果、帰還コンデンサCf11の出力側の電極には、信号電荷と等量で逆極性の電荷(+Q)が発生する。したがって、CSA101の出力には、電荷(+Q)を帰還コンデンサCf11の容量値で除した値の電圧を出力する。
次に、MA102は、CSA101の出力電圧が小さい場合に、それ以降の回路が動作するのに十分な大きさの電圧範囲にまで信号電圧を増幅するために設けられている。なお、一般的なX線撮影装置では静止画像撮影(撮影モード)が行われるが、この場合、照射X線の線量が十分に多い。したがって、画像センサ1を上記X線撮影装置に用いた場合、検出される電荷量も多く、CSA101から十分大きな信号電圧が出力されるため、MA102は必ずしも必要でない。しかし、動画像を得るための透視モードでは長期間X線を照射し続ける必要がある。したがって、透視モードでは、X線の総照射量を押さえるために撮影モードより2桁〜3桁ほど弱いX線が用いられている。
具体的には、撮影モードでは、放射線強度が例えば30μRから3mR程度のX線が照射されるが、透視モードでは、例えば0.2μRから10μR程度のX線が照射される。これにより、透視モードでは撮影モードと比べて、検出される信号電荷量が極めて少なく、CSA101は十分量の信号電圧を出力することができない。そこで、上記X線撮影装置に用いられる画像センサには、MA102が必要となる。
MA102は、図13に示すように、1つの演算増幅器OA12およびコンデンサC11,C12とを備えた1段構成の反転増幅器であり、その増幅率は、G=−C11/C12(ここではC11,C12は容量値を表す)である。また、MA102には、コンデンサC12と並列に接続されるリセットスイッチMASW11が設けられている。このリセットスイッチMASW11は、制御信号C_MAがハイのときにオンとなり、これによりMA102を初期化する。
ところで、一般に、センサの回路は、できるだけ低雑音であることが好ましい。その理由は、低雑音であればあるほど微小な信号を雑音に埋もれることなく検知できるからである。特に、X線センサにおいては、照射するX線の線量をできるだけ少なくするためにも低雑音化が必要となる。
回路の低雑音化の手法の1つとして、回路の帯域を制限することが挙げられる。回路の帯域を制限する手法として、低域濾波回路(LPF)を用いる方法が特許文献1に記述されている。特許文献1では、図14に示すように、CSA101の出力とMA102の入力との間に抵抗R11を設け、抵抗R11およびMA102の入力側のコンデンサC11によって1次のLPF107として機能させることで帯域を制限し、結果として低雑音化を行う方法が開示されている。
例えば、CSA101の演算増幅器が発生する雑音電圧が入力換算で20nV/√Hzであるとすると、回路の帯域が10MHzであれば、出力には、20nV×√10MHz=200μVの雑音電圧が現れる。これに対し、LPFによって帯域を100kHzに制限すれば、20nV×√100kHz=20μVとなり、雑音を1/10に制限することができる。
なお、図14においては、説明の便宜上、図13の構成における回路と同等の機能を有する回路については、同一の符号を付記している。
特開2001−285724(2001年10月12日公開)
このようにLPF107を構成することで雑音を低減することが理論的には可能になるが、必ずしも理論的に期待できるだけの効果が得られない場合がある。以下に、その理由について説明する。
図15は、図14の構成におけるA点、B点およびD点の電位の変化を示したものである。ここで、A点は、CSA101の出力端でありB点は抵抗R11とコンデンサC11との接続点であり、D点はMA102の出力端である。また、C点、即ちLPF107とMA102との間の電位は、MA102におけるリセットスイッチMASW11のオン/オフの状態に関わらず、MA102を構成する演算増幅器の仮想短絡の原理により常にVref(GND)レベルにある。
まず、CSA101のリセットスイッチCSASW11およびMA102のリセットスイッチMASW11がオンすることで、帰還コンデンサCf11およびコンデンサC12に充電されていた電荷が0になり、A点およびD点は、基準電位Vrefに対して速やかに0Vとなる(T1)。しかし、B点の電位はすぐには0Vにならず、抵抗R11およびコンデンサC11で構成されるLPF107の時定数に従って徐々に0Vに近づく。C点の電位は、リセットスイッチMASW11のオン/オフに関わらず0Vを保っているので、B点での過渡応答はリセットスイッチMASW11のオン/オフに無関係に進行する。
T1より遅れてT2でリセットスイッチMASW11をオフする場合、その時点でB点に残っている電圧ΔV(T2)によってコンデンサC11に充電されている電荷C11×ΔV(T2)は、その後B点の電位が0Vに近づくにつれてコンデンサC12に移動し、最終的にはMA102の出力端、即ちD点に(C11/C12)×ΔV(T2)の電圧(図15のΔVMA)が現れることになる。この後、画素内のスイッチ素子(TFT)がオンしてデータ電荷が入力されるが、MA102の出力端には、既に先の電圧ΔVMAが現れているので、データ電荷によって現れる電圧に電圧ΔVMAがオフセットとして加わってしまうことになる。即ち、検出される電荷は、データ電荷に電荷C11×ΔV(T2)が加わることになり、これはC11×ΔV(T2)が雑音電荷として存在していることにほかならない。
この雑音電荷は、LPF107を設けたことによって新たに発生することから、この雑音電荷の存在によって、LPF107を設けたために理論的に期待できるだけの効果が必ずしも得られないという不都合がある。
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、X線画像センサ等においてローパスフィルタを備えることによる雑音低減効果を十分に得ることを実現することにある。
本発明に係る電荷検出回路は、電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、前記課題を解決するために、前記電圧増幅器の初期化期間を前記低域濾波回路の出力電位による電流が前記電圧増幅器側に流入しなくなるまで維持するように初期化期間を制御する初期化期間制御手段を備えていることを特徴としている。
上記の構成では、初期化期間制御手段によって、低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで電圧増幅器の初期化が維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。
前記電荷検出回路において、前記初期化期間は、前記低域濾波回路の時定数をτとして3τ以上に設定されること、あるいは、前記初期化期間は、前記低域濾波回路の時定数をτとして3.7τ以上に設定されることが好ましい。このように設定すれば、実施の形態において後述するように、電荷検出回路を備えるセンサ自体の持つ遅滞である10〜5%の1/2である5%以下あるいは2.5%以下になるまで初期化期間が確保されるので、低域濾波回路による帯域制限(雑音低減)の効果のみを得ることができる。
また、本発明の他の電荷検出回路は、電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する2段以上の増幅器からなる電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、前記課題を解決するために、前記各増幅器の初期化期間が重複する期間を有し、初段の前記増幅器の初期化期間を前記低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで維持し、且つ各段の前記増幅器の初期化期間が前段より順次終了するように各初期化期間を制御する初期化期間制御手段を備えていることを特徴としている。
この電荷検出回路でも、初期化期間制御手段によって、低域濾波回路の出力電位による電荷が電圧増幅器側に流入しなくなるまで電圧増幅器の初期化が維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。また、電圧増幅器が複数段の増幅器により構成されるので、実施の形態で後述するように、大きい増幅率が必要である場合に、オフセットの影響を軽減することができる。さらに、順次初期化期間が終了することで、前段の増幅器のオフセット等を後段の増幅器に伝わらないようにすることができる。
前記電荷検出回路において、初段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして3τ以上に設定されていること、あるいは、初段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして3.7τ以上に設定されていることが好ましい。このように設定しても、前述のように、低域濾波回路による帯域制限(雑音低減)の効果のみを得ることができる。
また、本発明の他の電荷検出回路は、電荷感応増幅器と、該電荷感応増幅器の出力電圧を増幅する複数段の増幅器からなる電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路とを備えた電荷検出回路において、前記各増幅器の初期化期間が重複する期間を有し、最終段の前記増幅器の初期化期間を前記低域濾波回路の出力電位による電流が前記電圧増幅器に流入しなくなるまで維持し、且つ各段の前記増幅器の初期化期間が前段より順次終了するように各初期化期間を制御する初期化期間制御手段を備えていることを特徴としている。
この電荷検出回路でも、初期化期間制御手段によって、低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで電圧増幅器の初期化が維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。また、電圧増幅器が複数段の増幅器により構成されるので、前記のように、大きい増幅率が必要である場合に、オフセットの影響を軽減することができる。さらに、順次初期化期間が終了することで、前段の増幅器のオフセット等を後段の増幅器に伝わらないようにすることができる。
前記の電荷検出回路において、最終段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして3τ以上に設定されていること、あるいは、最終段の前記増幅器の初期化期間は、前記低域濾波回路の時定数をτとして3.7τ以上に設定されていることが好ましい。このように設定しても、前述のように、低域濾波回路による帯域制限(雑音低減)の効果のみを得ることができる。
本発明のさらに他の電荷検出回路は、第1帰還コンデンサと、該第1帰還コンデンサの両電極間を短絡することで初期化する第1スイッチとを有する容量帰還型の前記電荷感応増幅器と、第2帰還コンデンサと、該第2帰還コンデンサの両電極間を短絡することで初期化する第2スイッチとを有し、前記電荷感応増幅器の出力電圧を増幅する電圧増幅器と、前記電荷感応増幅器と前記電圧増幅器との間に設けられる低域濾波回路と、前記第1および第2が同時にオンする期間が存在し、前記第1スイッチが先にオフし、前記第1スイッチがオフした後に前記第2スイッチがオフし、且つ、前記第1および第2スイッチが同時にオンしている期間と、前記第2スイッチのみがオンしている期間との和の期間を、前記低域濾波回路の出力電位が低下を開始してから該出力電位による電流が前記電圧増幅側に流入しなくなるまでの期間以上となるように初期化期間を制御する初期化期間制御手段とを備えていることを特徴としている。
この電荷検出回路でも、初期化期間制御手段によって、電圧増幅器の初期化が低域濾波回路の出力電位による電流が電圧増幅器側に流入しなくなるまで維持されるので、低域濾波回路による雑音電荷の影響がない状態で電荷感応増幅器の出力電圧を増幅することができる。これにより、電荷感応増幅器への入力電荷を正確に検出することができる。
この電荷検出回路において、前記和の期間が、前記低域濾波回路の時定数をτとして3τ以上に設定されていること、あるいは、前記和の期間が前記低域濾波回路の時定数をτとして3.7τ以上に設定されていることが好ましい。この和の期間は、前述の初期化期間と同様に考えることができるので、このように設定することにより、低域濾波回路による帯域制限(雑音低減)の効果のみを得ることができる。
本発明の画像センサは、行列状に配された複数の画素と、行方向の画素を選択するための複数の走査線と、選択された画素からの信号電荷を取り込む列方向の複数のデータ線と、取り込まれた信号電荷を電圧として読み取る読み取り回路とを備えた画像センサにおいて、前記読み取り回路が、前述のいずれか1つの電荷検出回路を信号電荷を検出するために備えていることを特徴としている。
上記の構成によれば、低域濾波回路による雑音電荷の影響をなくし、雑音低減効果のみを得ることができるので、画質品位の高い画像センサを提供することができる。
以上のように、本発明に係る電荷検出回路は、電荷感応増幅器とその後段の電圧増幅器の間に低域濾波回路を設けて回路の帯域を制限して、電圧増幅器の出力に現れる雑音を低減させる電荷検出回路において、低域濾波回路による帯域制限による雑音低減効果を十分に発揮することができる。
また、本発明の画像センサは、前記の電荷検出回路を備えることにより、特にX線センサにおいて、X線の照射量を下げても従来と同等の透視画像を得ることが可能になる。即ち、被写体の被爆線量を低減することが可能となる。
本発明の一実施形態について図1ないし図11に基づいて説明すると以下の通りである。
図2は、2次元画像検出器としての平面型X線画像センサである画像センサ1の概略構成を示している。
この画像センサ1は、2次元行列構造の画像検出器であり、ガラス基板21の上に、光電変換層22およびバイアス電極23が形成されている構成である。光電変換層22は、非晶質セレン(以下a−Seとする)などで形成されている。また、バイアス電極23は、X線(電磁波)を透過する金属膜、例えば金の薄膜で形成されている。ガラス基板21の光電変換層22側の面には、行列状に配置された画素PIX(i,j)…、行方向と平行に延びる走査線(行)GL(j)…、および列方向と平行に延びるデータ線(列)DL(i)…が形成されている。各画素PIX(i,j)は、画素電極33、蓄積コンデンサC(i,j),スイッチ素子SW(i,j)から構成されている。そして、各走査線GL(j)は走査駆動回路(ゲートドライバ)3に接続されており、データ線DL(i)は読み取り回路4に接続されている。
画素電極33は、スイッチ素子SW(i,j)を介してデータ線DL(i)に接続されている。また、スイッチ素子SW(i,j)のスイッチング動作は、走査駆動回路3から走査線GL(j)を介して、走査電圧が印加されることにより行われる。従って、スイッチ素子SW(i,j)が、一般的に用いられるTFTの場合、TFTのソースは画素電極33に、ドレインはデータ線DL(i)に、ゲートは走査線GL(j)にそれぞれ接続されることになる。
尚、以下の構成では、スイッチ素子SW(i,j)としてTFTが用いられているものとして説明する。
次に、画像センサ1の断面構造を図3に基づいて説明する。図3は、画素1におけるA−A線矢視断面図である。
画像センサ1には、ガラス基板21の上に、補助電極31、走査線GL、絶縁膜32、画素電極33、データ線DL、光電変換層22およびバイアス電極23が積層されている。このうち、補助電極31は、絶縁膜32を介して画素電極33と対向する位置に設けられており、画素電極33との間で蓄積コンデンサCを構成している。この補助電極31は、全画素PIX…において共通の基準電圧(Vref)が印加されるように配線されている。また、バイアス電極23は、画素電極33に対して高電圧(例えば数千ボルト)を印加できるようになっている。
このような画像センサ1において、X線光子Pがバイアス電極23側から光電変換層22に入射すると、光電変換層22は、バイアス電極23を透過したX線光子Pから電子と正孔との対を発生させる。ここで、バイアス電極23に正の電圧が印加されているときは、上記正孔が画素電極33側に移動する。一方、バイアス電極23に負の電圧が印加されているときは、上記電子が画素電極33側に移動する。これにより、上記正孔または電子は、X線光子Pの入射位置に対応する位置にある画素電極33に達する。さらに、画素電極33に達した上記正孔または電子は、正または負の電荷(以下、信号電荷とする)として蓄積コンデンサCに保持される。なお、以下の説明では、特に断らない限り、バイアス電極には負の電圧が印加されているものとする。
ここで、走査駆動回路3が所定の一本の走査線GLにハイレベルの電圧を出力するとすると、その走査線GLに接続されている全ての画素PIX…の各蓄積コンデンサC…に保持されている信号電荷が、各画素PIX…に対応するそれぞれのデータ線DLに流出する。さらに、データ線DLに流出した信号電荷は、データ線DLに接続された読み取り回路4によってその電荷量が読み取られる。このように、走査駆動回路3が各走査線GL…に順次ハイレベルの電圧を出力し、読み取り回路4が全ての画素電極33に対応する信号電荷、即ちデジタル信号を読み取る。このようにして、1枚のデジタル画像データの読み取りが行われる。
次に、画像センサ1に用いられる読み取り回路4について図4に基づいて説明する。図4は、信号電荷がデジタルデータとして出力されるまでの1入力対応の読み取り回路4のブロック図である。
電荷検出回路としての読み取り回路4は、電荷感応増幅器(Charge Sensitive Amplifier,以下、CSAと称する)41、ローパスフィルタ(以下、LPFと称する)42、主増幅器(以下、MAと称する)43、サンプルホールド回路(以下、S/Hと称する)44、マルチプレクサ45、アナログデジタル変換器(Analog-to-Digital Converter,以下、ADCと称する)46、およびラッチ回路(以下、LCとする)47がこの順で直列に接続される構成である。読み取り回路4は、多数集積されていて、LSI(Large Scale Integrated Circuit,大規模集積回路)を構成している。
ここで、読み取り回路4の読み取り動作について説明する。まず、CSA41が、データ線DLから入力された信号電荷を読み取り、電圧を出力する。CSA41から出力された電圧は、LPF42で帯域を制限されることで高周波の雑音成分が除去される。LPF42を経た電圧は、必要に応じてMA43で増幅され、S/H44にて標本化(サンプリング)されると共にデータ電圧として保持される。保持されたデータ電圧は、マルチプレクサ45を介してADC46に入力され、デジタル信号(デジタル画像データ)に変換される。変換されたデジタル信号は、LC47にて保持される。
なお、マルチプレクサ45は、1つのADC46に複数の入力端子を割り当てるために用いるものであり、読み取り回路4の本質的な要素ではない。したがって、例えば各入力端子に1対1で対応してADC46を構成する場合、マルチプレクサ45は不要である。
次に、CSA41の基本的な構成について、図5の回路図に基づいて説明する。CSA41は、信号電荷の電荷量を電圧として読み出すための回路であり、演算増幅器OA1、帰還コンデンサCf1、リセット(初期化)スイッチCSASW1から構成される。
演算増幅器OA1の反転入力端子と出力端子とは帰還コンデンサCf1を介して接続されており、負帰還回路を構成している。また、リセットスイッチCSASW1は、帰還コンデンサCf1と並列に接続されており、帰還コンデンサCf1に蓄積された電荷を放電してリセット(初期化)する。さらに、演算増幅器OA1の非反転入力端子は基準電位Vref(GND)に保たれており、演算増幅器OA1の反転入力端子にデータ線DLが接続されている。なお、ここでは基準電位VrefをGND電位としているが、特にGNDに限定されない。
さらに、CSA41の読み取り動作を図6および図7に基づいて説明する。図6は1つの画素PIX、データ線DLおよびCSA41についての等価回路図であり、図7は読み取り動作のタイミングチャートおよびCSA41の出力電圧を表している。
図6において、データ線DLは、データ線容量CDLおよびデータ線抵抗RDLによって構成されている。また、走査線GLに付与される走査信号C_GLは、図7で示すように、制御信号C_CSAがローとなった以降にハイとなり、スイッチ素子SWは、そのハイとなる期間にオンする。制御信号C_CSAは、CSA41のリセットスイッチCSASW1を制御するための信号である。リセットスイッチCSASW1は、制御信号C_CSAが図7に示すハイのときにオンとなり、これによりCSA41を初期化する。
読み取り動作は、まずリセットスイッチCSASW1がオンになることで開始される。これにより、それ以前の動作で帰還コンデンサCf1に蓄積されていた電荷が放出され、CSA41の出力電位はGNDとなる。したがって、CSA41は初期化された状態となる。
この後、図7に示すように、走査駆動回路3から走査線GLにハイレベルの走査信号G_GLが出力され、これによりスイッチ素子SWがオンする。スイッチ素子SWがオンすると、蓄積コンデンサCに蓄積されていた信号電荷(−Q)がデータ線DLに流出する。そして、演算増幅器OA1は、データ線DLに流出した信号電荷(−Q)が帰還コンデンサCf1の入力側の電極(演算増幅器OA1の反転入力端子と接続されている電極)に集まるよう作動する。その結果、帰還コンデンサCf1の出力側の電極(演算増幅器OA1の出力と接続されている電極)には、等量で逆極性の電荷(+Q)が発生する。したがって、図7のP期間において、CSA41の出力には、信号電荷と等量で逆極性である+Qを帰還コンデンサCf1の容量値で除した電圧が現れる。CSA41は、このようにして信号電荷を読み取り、電圧として出力することができる。
次に、LPF42およびMA43の詳細について説明する。図1は、CSA41、LPF42およびMA43の回路構成および接続関係を示している。
LPF42は、直列接続される抵抗R1およびコンデンサC1によって構成されている。抵抗R1の入力端は、CSA41の演算増幅器OA1の出力端子に接続されている。コンデンサC1の出力端は、後述する演算増幅器OA2の反転入力端子に接続されている。このコンデンサC1は、MA43における後述する第1増幅器MA1の入力容量を構成している。
MA43は、CSA41の出力電圧が小さい場合に、それ以降の回路が動作するのに十分な大きさの電圧範囲にまで信号電圧を増幅するために設けられている。このMA42は、第1増幅器MA1および第2増幅器MA2の2段の増幅器によって構成されている。
第1増幅器MA1は、演算増幅器OA2、コンデンサC1,C2およびリセットスイッチMASW1を備えた反転増幅器である。演算増幅器OA2の反転入力端子と出力端子との間には、コンデンサC2およびリセットスイッチMASW1が並列に接続されている。リセットスイッチMASW1は、制御信号C_MA1がハイのときにオンとなり、コンデンサC2に蓄積された電荷を放電することにより第1増幅器MA1をリセット(初期化)する。また、演算増幅器OA2の非反転入力端子は基準電位Vref(GND)に保たれている。なお、ここでは基準電位VrefをGND電位としているが、特にGNDに限定されない。
一方、第2増幅器MA2は、演算増幅器OA3、コンデンサC3,C4およびリセットスイッチMASW2を備えた反転増幅器である。演算増幅器OA3の反転入力端子と出力端子との間には、コンデンサC4およびリセットスイッチMASW2が並列に接続されている。リセットスイッチMASW2は、制御信号C_MA2がハイのときにオンとなり、コンデンサC4に蓄積された電荷を放電することにより第2増幅器MA2をリセット(初期化)する。また、演算増幅器OA3の反転入力端子はコンデンサC3を介して演算増幅器OA2の出力端子に接続され、演算増幅器OA3の非反転入力端子は基準電位Vref(GND)に保たれている。なお、ここでも基準電位VrefをGND電位としているが、特にGNDに限定されない。
第1増幅器MA1の増幅率はC1/C2であり、第2増幅器MA2の増幅率はC3/C4であるので、両増幅器MA1,MA2を合わせた増幅率は(C1×C3)/(C2×C4)となる。
なお、E点(演算増幅器OA3の反転入力端子)の電位はC点(演算増幅器OA2の反転入力端子)と同様に、第2増幅器MA2における演算増幅器OA3の仮想短絡の原理によって常にVref(GND)レベルにある。
また、制御信号C_CSA,C_MA1,C_MA2およびS/H44に与えるための制御信号C_SHは、図5に示す制御回路5から供給される。この制御回路5は、走査駆動回路3を制御するための信号も出力する。
ここで、上記のように構成される読み取り回路4の動作について説明する。
図8は、その動作を説明するための読み取り回路4の各部の動作を示したタイミングチャートであり、図9は、図8のタイミングチャートの要部を示すタイミングチャートである。また、図10および図11は、MA43の動作をより詳しく示したタイミングチャートである。
まず、読み取り回路4の信号読み取りからS/H44によるサンプル・ホールドまでの概略動作について説明する。
図8に示すように、まず、CSA41のリセットスイッチCSASW1よびMA43のリセットスイッチMASW1,MASW2が同時にオンした後、CSA41のリセットスイッチCSASW1を先にオフして、次にMA43のリセットスイッチMASW1,MASW2をオフする(期間P1)。これで、CSA41とMA43とが共に初期化される。その後、CSA41は、走査信号C_GLがハイレベルである期間に、その走査信号C_GLが付与された走査線GLに接続されている全ての画素PIX…の各蓄積コンデンサC…からデータ線DLに流出して入力される信号電荷をその電荷量に応じた電位として読み取り(期間P2)、信号電圧を出力する(期間P3)。さらに、この信号電圧は、LPF42を経た後、MA43により増幅される。そして、S/H44の制御信号C_SHがハイ出力の期間(期間P4)に、MA43の出力した信号電圧がS/H回路44により標本化され、次に制御信号C_SHがハイレベルの出力になるまで保持され、出力され続ける。
なお、図8の期間Tsは読み出し動作の1周期である。また、図1において、S/H44の回路そのものは、本発明とは直接には関係しないため、詳細については記載せずブロックで表している。
リセットスイッチMASW1は、図9に示すように、A点(CSA41の出力端)の電位が低下を開始した時点およびD点(第1増幅器MA1の出力端)の電位が上昇を開始した時点よりLPF42の時定数によって徐々に低下するB点(抵抗R1とコンデンサC1との接続点)の電位が十分に0Vに近づいてから(T2以降に)オフするように制御される。つまり、リセットスイッチMASW1がオンしている第1増幅器MA1の初期化期間は、LPF42の出力電位による電流がMA43に流入しなくなるまで維持される。制御回路5は、このように制御するための制御信号C_MA1を出力する。これにより、コンデンサC1に充電されている電荷もほぼ0になっているので、その後にコンデンサC1に流入する信号電荷が、D点に一定の電位として現れる。従って、信号電荷を正確に検出することが可能となる。
尚、上記の“ほぼ0”とは、一般的に、“ローパスフィルタの時定数の3倍程度の時間で減弱する量”以下であり。例えば、ローパスフィルタの時定数が1μsである場合、3μs以上の時間が経過すると、
exp(−3μs/1μs)=0.05
となるので、この程度の量(すなわち5%)以下が“ほぼ0”の範疇に入るものと考えられる。
さらに、図10に示すように、LPF42の直後の第1増幅器MA1の初期化期間を図9に示すのと同様に定め、第2増幅器MA2のリセットスイッチMASW2は、リセットスイッチMASW1がオフした後にオフされるように制御される。つまり、制御回路5は、このように制御するために、制御信号C_MA1をローレベルに変化させた後に遅れて制御信号C_MA2をローレベルに変化させる。
1段目の第1増幅器MA1に対して図9に示す制御を行うことにより、前記のように信号電荷による出力がD点に正確に現れており、2段目の第2増幅器MA2では第1増幅器MA1の出力を増幅するだけである。従って、第2増幅器MA2の出力であるF点には信号電荷のみによる電位が現れることになり、信号電荷を正確に検出することが可能となる。
尚、上記の説明では、リセットスイッチMASW1がオフした後、十分にB点の電位が0Vに近づいてからスイッチ素子SW(TFT)がオンしてデータ電荷が入ってくるものとしたが、T2時点でコンデンサC1に残っている電荷と、その後に入ってくるデータ電荷は、線形の独立事象として働くので、スイッチ素子SWをオンするタイミングは、時点T2より後であればどの時点でも構わないことはいうまでもない。
あるいは、図11に示すように、B点の電位が十分に0Vに近づいていない時点でリセットスイッチMASW1がオフするように第1増幅器MA1の初期化期間を短く設定し、リセットスイッチMASW2が、B点の電位が十分に0Vに近づいてから(T3以降に)オフするように第2増幅器MA2の初期化期間を十分に長く設定してもよい。つまり、リセットスイッチMASW2がオンしている第2増幅器MA2の初期化期間は、LPF42の出力電位による電流がMA43に流入しなくなるまで維持される。制御回路5は、このような設定を実現するように制御信号C_MA1,C_MA2を出力する。このような設定により、T2〜T3期間では、D点に電圧ΔVMAが現れているが、E点およびF点の電位は、前述のように、リセットスイッチMASW2のオン/オフに関わらず0Vを保っている。このため、T3以降でリセットスイッチMASW2をオフしても、やはりF点の電位は0Vの状態を保ち続ける。従って、それ以降に入力される信号電荷による電圧のみが第2増幅器MA2の出力に現れるので、D点に電圧ΔVMAが現れていても、F点の電位がその影響を受けることなく、正確に信号電荷を検出することが可能となる。
それによって、特にX線センサにおいては、X線の照射量を下げても従来と同等の透視画像を得ることが可能になる。即ち、被写体の被爆線量を低減することが可能となる。
以上のように、本実施の形態では、LPF42の直後に設けられたMA43の初期化期間を、LPF42の時定数に対して十分に長く取るようにしている。これにより、CSA41とその後段のMA43との間にLPF42を設けて回路の帯域を制限して、MA43の出力に現れる雑音を低減する構造の信号検出回路において、LPF42による帯域制限による雑音低減効果を十分に発揮させることができる。
次に、B点の電位が十分に0Vに近づくということの定量的な条件を考える。
背景技術で説明したように、透視モードでは微弱なX線を長時間照射して、例えば秒30枚というような動画像を得る。つまり、一枚の画像を得た後、次の画像を得るまでの期間は例えば33msというような短期間となる。
このような短期間では、センサ自体に前の画像情報が僅かながら残っているという現象が生じる。この現象は、遅滞またはLagと呼ばれる現象であり、その原因は、例えばSe等の光電変換膜の格子欠陥や不純物準位、あるいはセンサ膜構成要素間の境界領域等のエネルギー準位の不連続性等に捉えられた電子や正孔が、時間を掛けて放出されることなどによって不可避的に発生する現象である。その大きさは、膜の材料や構造、膜質、不純物の要素等の種々の要素が関係するため一概には決まらないが、逆に言えば、十分な品質の画像が得られる程度には小さくなるようにセンサを設計しなければならないということである。
この遅滞(Lag)の大きさがどの程度以下であれば良いかは、その画像の目的によって異なるので一概には決められない。X線の画像の場合では、例えば33ms後での遅滞が10%〜5%程度以下に押さえることができれば、診断の目的によっては実用上差し支えのない画像が得られるようである。例えば5%の遅滞があるセンサの場合、一枚の画像には1つ前の画像の5%程度の画像が混入してしまう。つまり、センサの遅滞は、画像にとっては雑音の1つということになる。
前述の図11におけるB点の電位が0Vに十分近づく前にリセットスイッチMASW11をオフとすることによって混入する雑音も、センサの遅滞によって混入する雑音と同様に考えることができる。このことから、センサに本来存在する遅滞を原因とする雑音に対して当該雑音が有意義に小さければ実質的に当該雑音が存在することによる悪影響はないといえる。
ところで、当該雑音は、1つ先に読み出した電荷が放出しきらずに次の読み出しのときに混入するのであり、1つ先に読み出した電荷とは即ち、1行上のデータということになる。その意味では、1つ前の画像からの雑音である遅滞を原因とする雑音と現在の画像の1行上の画像からの雑音である当該雑音には相関関係があるので、当該雑音をN1、遅滞による雑音をN2、両雑音間の相関係数をkとすると、その雑音和Ntは下記の式で表されることになる。
但し、上式におけるkは0≦k≦2を満たすので、上式から次式が導かれる。
相関関係のない雑音の場合、例えばN1=(1/2)N2であればNt=1.1×N2となり、N1が存在することによって増大する雑音が10%程度で収まるので、「有意義に小さい」として(1/2)以下という値がよく使用される。本実施の形態の場合、仮にN1=(1/2)N2であれば、Ntは、1.1×N2と1.5×N2との間の値になるということであり、「有意義に小さい」の定義として(1/2)以下という定義を当てはめると、最大では50%雑音が増大してしまうことになる。
これは、一見では具合が悪いように考えられるが、実際はそうではない。即ち、画像において相関関係が大きいということは、画像の変化度が小さいということであるので、そのような雑音が混入したとしても、本来の画像を乱す割合が少ないからである。従って、本発明においても(1/2)以下という条件で実際上は十分に当該雑音による悪影響を押さえ込むことができるのである。
以上より、本実施の形態においては、B点の電圧が、その当初の電圧、即ち1つ前に取得したデータ電荷による電圧に対して、センサ自体の持つ遅滞である10〜5%の1/2である5〜2.5%以下になるまでMA43における第1増幅器MA1の初期化期間を確保することが望ましい。それによって、LPF42を設けたことによる帯域制限の効果のみを得ることが可能となる。ここで、5%という値は、ステップ応答の指数関数項に基づけば、exp(−3)=0.05から求められ、2.5%という値はexp(−3.7)=0.025から求められる。以上より、本実施の形態では、LPF42の時定数をτとして、3τ〜3.7τの値以上のMAの初期化期間を設けている。
尚、以上の説明では、センサに遅滞が存在することを前提としていた。しかし、遅滞に許される大きさそのものが、そもそも上述したように、十分な品位の画像を得るために許される大きさとして決められている。勿論、限りなく0に近づくことが望ましいことは言うまでもないが、現実的に技術とコストから許容できる大きさが決まり、それ以内に押さえ込むようにセンサが設計されるということである。
その意味で、仮に遅滞が存在しない完璧なセンサが存在するとしても、その駆動回路に対しては上記の制御を当てはめることができる。即ち、B点の初期電圧に対して5〜2.5%程度以下になるように初期化期間を設ければ、十分な品位の画像を取得することが可能になるということである。従って、本実施の形態の回路を用いる画像センサ1自体の性能には無関係に、上記のような効果を得ることができる。
尚、前述のように、MA43では、1段の第1増幅器MA1だけでも電荷量を正確に検出することができる。但し、これは、第1増幅器MA1の増幅率が小さい場合に限る。第1増幅器MA1だけで大きい増幅率を必要とする場合は、次のような不都合が生じる。
演算増幅器にはオフセットが存在するが、そのオフセットは増幅率倍されて出力に現れる。例えば、1段の第1増幅器MA1が30倍の増幅率を有する場合、仮にオフセットが1mVであるとすると、30mVのオフセットが出力に現れることになる。この増幅率を2段の増幅器(MA1,MA2)により、例えば、10倍の増幅率と3倍の増幅率とで得るように構成すれば、第1増幅器MA1の出力には10mVのオフセットが現れるが、そのオフセットは第2増幅器MA2の入力のコンデンサC1で吸収されて第2増幅器MA2の出力には現れない。第2増幅器MA2の出力には、演算増幅器OA2のオフセットが3倍された3mvのオフセットのみが現れる。
尚、このような固定的に現れるオフセットは補正によって取り除くことができるので、直接に画像を悪化させることはない。但し、オフセットが大きい場合、出力のダイナミックレンジを狭くしてしまう問題が生じる。例えば、10mVのオフセットが30倍されて300mVとなる場合、特に低電圧のLSIであれば致命的にダイナミックレンジを狭めてしまう。
一方、リセットスイッチMASW1の熱雑音は、オフした瞬間にコンデンサC1に固定されて、第1増幅器MA1の増幅率倍されて出力に現れる。MA42が2段増幅器構成であれば、熱雑音により現れたその電圧は、コンデンサC3で吸収されて第2増幅器MA2の出力には現れない。勿論、リセットスイッチMASW2のオン抵抗による熱雑音も同様に、オフした瞬間にコンデンサC3に固定されて第2増幅器MA2の増幅率倍されて出力に現れるが、先と同様に、第2増幅器MA2の増幅率が例えば3倍のように小さくて済むので、不都合はない。一段増幅器構成の場合、これが30倍されて現れることになる。特に、この雑音電圧はランダム雑音であるため、前述のオフセットのように補正できない。従って、MA43は、2段以上の増幅器により構成されることが好ましい。