JP2005268910A

JP2005268910A - データ受信装置

Info

Publication number: JP2005268910A
Application number: JP2004074553A
Authority: JP
Inventors: Kazuo Tozaki; 賀津雄戸崎
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2004-03-16
Filing date: 2004-03-16
Publication date: 2005-09-29
Anticipated expiration: 2024-03-16
Also published as: JP4407910B2

Abstract

【課題】デスクランブル処理をスクランブル処理に確実に対応させることができるようにしたデータ受信装置を提供すること。
【解決手段】受信伝送路５からの受信信号を受信し、Ｓ／Ｐ変換回路６でシリアル信号をパラレル信号に変換してから緩衝バッファ回路７で受信データのクロック周波数を調整し、該緩衝バッファ回路７の出力信号を８Ｂ／１０Ｂデコード回路８でビット変換してデスクランブル回路１０でデスクランブルするデータ受信装置において、８Ｂ／１０Ｂデコード回路８とデスクランブル回路１０との間に、ＳＫＩＰオーダーセット内のＳＫＰシンボルをＣＯＭシンボルに変換するシンボル変換回路９を設けた。ＳＫＩＰオーダーセットは、デスクランブル回路１０を初期化するためのＣＯＭシンボルと、該ＣＯＭシンボルの後段に続いて配置された複数のＳＫＰシンボルとからなる。
【選択図】図１

Description

本発明は、スクランブル処理されたデータを受信しデスクランブル処理する際のエラー耐性を向上させた高速シリアル転送等で用いられるデータ受信装置に関するものである。

高速シリアル転送においては、データの周期性（同一パターンのデータが続くこと）を回避するために、送信するデータのスクランブル処理と受信したデータのデスクランブル処理を行っている。以下、PCI Expressバス方式を例にとり、説明する。

図４は従来のPCI Expressバス方式のデータ転送装置の構成を示すブロック図である。送信データは、スクランブル回路１によりスクランブルされ、さらに８Ｂ／１０Ｂエンコード回路２により“０”あるいは“１”のデータが所定数以上連続しないよう８ビットのデータが１０ビットにエンコードされ、Ｐ／Ｓ変換回路３でパラレルデータからシリアルデータに変換されて差動形式の送信伝送路（レーン）４に送信される。なお、クロックはデータ信号に埋め込まれている。また、差動形式の受信伝送路（レーン）５から受信されたデータは、Ｓ／Ｐ変換回路６でシリアルデータからパラレルデータに変換され、緩衝バッファ回路７において送信側と受信側のクロック周波数のズレの修正が行われ、８Ｂ／１０Ｂデコード回路８で１０ビットから８ビットのデータにデコードされ、デスクランブル回路１０でデスクランブルされる。

このようなPCI Expressバス方式において、スクランブル回路１のスクランブル処理及びデスクランブル回路１０のデスクランブル処理は、図５に示すリニアフィードバックシフトレジスタ（ＬＦＳＲ）を用いた回路により実行される。Ｓ０〜Ｓ１５、Ｄ０〜Ｄ７はシフトレジスタ、Ｘ１〜Ｘ４はＥＸＯＲ回路である。ここでのスクランブルは次の多項式で表される。
Ｇ（Ｘ）＝Ｘ¹⁶＋Ｘ⁵＋Ｘ⁴＋Ｘ³＋１

このスクランブル回路１及びデスクランブル回路１０には、以下に示すルールが適用される。
(1)ＣＯＭシンボルでシフトレジスタが初期値（ｈＦＦＦＦ）に初期化される。
(2)ＳＫＰシンボル以外で８ビットずつシフトする（ＳＫＰシンボルではシフトレジスタはシフトしない）。
(3)トレーニングシーケンスとコンプライアンスパターンを除くＤデータ全てでスクランブル処理を行う。
(4)Ｋコードの全てでスクランブルを行わない。

上記のＣＯＭシンボルはスクランブル回路１及びデスクランブル回路１０の初期化用シンボル、ＳＫＰシンボルはスクランブル回路１及びデスクランブル回路１０のシフトレジスタをシフトさせず、送信側と受信側のクロック周波数ズレを修正するためのタイミング調整用シンボル、Ｋコードは通常のデータ以外の１２種類の特殊データであり、上記のＣＯＭシンボルやＳＫＩＰシンボルはこれに含まれる。ＤデータはＫコード等の制御信号用データ以外の通常のデータを指す。

ところが、上記したデータ転送装置では、受信データが破損してＣＯＭシンボルが受信できない場合には、デスクランブル回路１０内のシフトレジスタを初期化できず、そのシフトレジスタの値が送信側のスクランブル回路１のシフトレジスタの値とずれてしまう。また、ＳＫＰシンボルが破損して別のデータに変わっていた場合には、デスクランブル回路１０のシフトレジスタが本来シフトすべきでないにも拘わらずシフトしてしまい、やはり送信側と受信側のシフトレジスタの値がずれてしまい、正しいデータを受信出来なくなってしまう。

以上はPCI Expressバス方式についてであるが、ＣＯＭシンボル等の初期化用シンボルやＳＫＰシンボル等のタイミング調整用シンボルを使用する他のバス方式におけるデータ受信装置においても、同様な問題が発生する。

本発明の目的は、ＣＯＭシンボル等の初期化用シンボルやＳＫＰシンボル等のタイミング調整用シンボルが一部で破損していても、デスクランブル回路の初期化が行われるようにしたデータ受信装置を提供することである。

請求項１にかかる発明のデータ受信装置は、受信伝送路からの受信信号を受信して送信側のクロック周波数を調整する緩衝バッファ回路と、該緩衝バッファ回路の出力信号をデスクランブルするデスクランブル回路とを具備するデータ受信装置において、前記受信信号は、前記デスクランブル回路を初期化するための初期化用シンボルと、該初期化用シンボルの後段に続いて配置された複数のタイミング調整用シンボルとを、データ列内にオーダーセットとして有し、前記緩衝バッファ回路と前記デスクランブル回路との間に、前記オーダーセット内の前記タイミング調整用シンボルを前記初期化用シンボルに変換するシンボル変換回路を設けたことを特徴とする。

請求項２にかかる発明は、請求項１に記載のデータ受信装置において、前記初期化用シンボルがPCI Expressバス方式のＣＯＭシンボルであり、前記タイミング調整用シンボルがＳＫＰシンボルであり、前記オーダーセットがＳＫＩＰオーダーセットであることを特徴とする。

本発明のデータ受信装置によれば、デスクランブルを行う前に全てのタイミング調整用シンボルが初期化用シンボルに置き換えられるので、デスクランブル回路は何度かの初期化が繰り返され、初期化が確実に実行され、受信側のデスクランブル処理を送信側のスクランブル処理に確実に対応させることが可能となる。

本発明では、受信したＳＫＩＰオーダーセット等のオーダーセット内のＳＫＰシンボル等のタイミング調整用シンボルをＣＯＭシンボル等の初期化用シンボルに置き換えることで、最初の初期化用シンボルがうまく受信できなくても、その後に続く初期化用シンボルによりデスクランブル回路のシフトレジスタが初期化されるようにする。

PCI Expressバス方式においては、ＳＫＰシンボルは、図３(a)に示すように、緩衝バッファ回路内で送信側と受信側のクロック周波数のズレを吸収するためにデータ列内に一定周期毎に挿入されるＳＫＩＰオーダーセットで使用される。このＳＫＩＰオーダーセットはＣＯＭシンボルの後に続けて３個のＳＫＰシンボルを送信するもので、受信側の緩衝バッファ回路内でその緩衝バッファ回路がアンダーフローを発生しそうなときは図３(b)に示すようにＳＫＰシンボルの数を増加し、オーバーフローを発生しそうなときは図３(c)に示すように減少させることで、送信側と受信側のクロック周波数のズレを調整している。そのため、緩衝バッファ回路を通過した後のＳＫＰシンボルが通常データに悪影響しないように、デスクランブル回路内のシフトレジスタはそのＳＫＰシンボルではシフトされないようになっている。また、ＳＫＩＰオーダーセットは、必ずＣＯＭシンボルを最初に伴うので、ＳＫＰシンボルの位置では常にシフトレジスタは初期値の状態となっている。

そこで、本発明では、緩衝バッファ回路を通過した後のデータ列において、デスクランブルを行う前に、ＳＫＰシンボルをＣＯＭシンボルに置き換える。このようにすることにより、デスクランブル回路のシフトレジスタには何度かの初期化が繰り返され、初期化が確実に実行される。この際、シフト動作が行われることはなく、何ら問題は発生しない。

図１は本発明をPCI Expressバス方式に適用した実施例１のデータ転送装置のブロック図である。１は送信すべきデータをスクランブルするスクランブル回路、２はスクランブルされた８ビットのデータを“０”あるいは“１”のデータが所定数以上連続しない１０ビットのデータにエンコードする８Ｂ／１０Ｂエンコード回路、３はパラレルデータをシリアルデータに変換するＰ／Ｓ変換回路、４は差動形式の送信伝送路（レーン）であり、以上によりデータ送信装置が構成される。５は差動形式の受信伝送路、６は受信データをシリアルデータからパラレルデータに変換するＳ／Ｐ変換回路、７は送信側と受信側でずれたクロック周波数を調整する緩衝バッファ回路、８は１０ビットデータを８ビットデータに復元する８Ｂ／１０Ｂデコード回路、９はＳＫＰシンボルをＣＯＭシンボルに変換するシンボル変換回路、１０は受信データをデスクランブルするデスクランブル回路であり、以上により、データ受信装置が構成される。

前記したように、ＳＫＩＰオーダーセットは、データ列内に図３に示すように所定周期毎に挿入され、緩衝バッファ回路７において、その内のＳＫＰシンボルの数を加減することによって、送信側と受信側の周波数ズレが調整される。本実施例１では、このようにして周波数調整に使用された後のＳＫＩＰオーダーセットを８Ｂ／１０Ｂデコード回路８によって１０ビットデータを８ビットデータに復元してから、シンボル変換回路９に入力させて、そのＳＫＩＰオーダーセット内のＳＫＰシンボルを全て、図２に示すようにＣＯＭシンボルに変換する。

以上により、実施例１では、ＳＫＩＰオーダーセット内の少なくとも最終段のＳＫＰシンボルが正常に受信できれば、それがＣＯＭシンボルに変換され、デスクランブル回路１０において、ＳＫＩＰオーダーセット通過後のシフトレジスタの値は常にｈＦＦＦＦに初期化されるので、送信側のスクランブル回路１のシフトレジスタと受信側のデスクランブル回路１０のシフトレジスタの値は一致する。また、スクランブル回路１及びデスクランブル回路１０の構成上、それらを修正する必要もない。

なお、以上ではPCI Expressバス方式に適用した場合について説明したが、これに限られるものではなく、送信データをスクランブルして送信し、受信データを緩衝バッファ回路でクロック周波数調整してからデスクランブルするシステムの全てに適用できることは勿論である。

本発明の実施例１のPCI Expressバス方式のデータ転送装置のブロック図である。ＳＫＩＰオーダーセット内のシンボル変換の説明図である。ＳＫＩＰオーダーセットによるクロック周波数調整の説明図である。従来のPCI Expressバス方式のデータ転送装置のブロック図である。スクランブル回路及びデスクランブル回路の構成のブロック図である。

符号の説明

１：スクランブル回路、２：８Ｂ／１０Ｂエンコード回路、３：Ｐ／Ｓ変換回路、４：送信伝送路、５：受信伝送路、６：Ｓ／Ｐ変換回路、７：緩衝バッファ回路、８：８Ｂ／１０Ｂデコード回路、９：シンボル変換回路、１０：デスクランブル回路。

Claims

受信伝送路からの受信信号を受信して送信側のクロック周波数を調整する緩衝バッファ回路と、該緩衝バッファ回路の出力信号をデスクランブルするデスクランブル回路とを具備するデータ受信装置において、
前記受信信号は、前記デスクランブル回路を初期化するための初期化用シンボルと、該初期化用シンボルの後段に続いて配置された複数のタイミング調整用シンボルとを、データ列内にオーダーセットとして有し、
前記緩衝バッファ回路と前記デスクランブル回路との間に、前記オーダーセット内の前記タイミング調整用シンボルを前記初期化用シンボルに変換するシンボル変換回路を設けたことを特徴とするデータ受信装置。
請求項１に記載のデータ受信装置において、
前記初期化用シンボルがPCI Expressバス方式のＣＯＭシンボルであり、前記タイミング調整用シンボルがＳＫＰシンボルであり、前記オーダーセットがＳＫＩＰオーダーセットであることを特徴とするデータ受信装置。