JP2006100890A - データ伝送方法およびデータ伝送システムならびにデータ送信装置およびデータ受信装置 - Google Patents

Abstract

【課題】伝送路を有効活用する。
【解決手段】データ送信装置１００は、モード信号Modeに従って第１または第２のスクランブルコードのいずれかを生成するスクランブルコード生成回路１０と、データにＣＲＣ符号を付加したパケットを、上記生成された第１または第２のスクランブルコードのいずれかを用いてスクランブル処理するＸＯＲ回路１９と、スクランブル処理されたパケットを送信する送信部１０２とを有し、データ受信装置２００は、送信されたパケットを受信する受信部２０３と、第１，第２のスクランブルコードをそれぞれ生成するスクランブルコード生成回路２１０，２２０と、受信されたパケットを第１，第２のスクランブルコードをそれぞれ用いてデスクランブル処理するＸＯＲ回路２１７，２２７と、ＣＲＣの誤り判定によって、ＸＯＲ回路２１７，２２７から出力されるパケットデータのいずれが適切にデコードされたかを判別する判別部２０４とを有する。
【選択図】 図１

Description

本発明は、同じビットが連続することによって電力が集中するのを防ぐために、送信側と受信側であらかじめ決められた規則に従って生成したスクランブルコードを用いて、伝送データを、送信側でスクランブル処理（暗号化処理）し、受信側でデスクランブル処理（スクランブル解除処理、暗号解除処理）するデータ伝送方法およびデータ伝送システムに関するものである。

図４は従来のデータ伝送システムの構成図である。この図４のデータ伝送システムは、データ送信装置４００と、データ受信装置５００と、伝送路３００とを備えて構成されている。データ送信装置４００は、エンコーダ４０１と、送信部４０２とを備えており、データ受信装置５００は、デコーダ５０１と、受信部５０２とを備えている。エンコーダ４０１は、スクランブルコード生成回路４０と、ＸＯＲ（排他的論理和）回路４６とを備えており、デコーダ５０１は、スクランブルコード生成回路５０と、ＸＯＲ回路５６とを備えている。送信側のエンコーダ４０１のスクランブルコード生成回路４０は、レジスタ４１，４２，４３，４４と、ＸＯＲ回路４５とによって構成された巡回符号のフィードバックシフトレジスタ回路であり、受信側のデコーダ５０１のスクランブルコード生成回路５０は、レジスタ５１，５２，５３，５４と、ＸＯＲ回路５５とによって構成された巡回符号のフィードバックシフトレジスタ回路である。

図４に示すように、送信側のエンコーダ４０１，受信側のデコーダ５０１の双方に、同じ構成のスクランブルコード生成回路が設けられている。つまり、送信側のエンコーダ４０１には、生成多項式（図４の例ではＹ＝Ｘ^４＋Ｘ＋１）に従って構成されたレジスタ４１，４２，４３，４４とＸＯＲ（排他的論理和）回路４５からなるスクランブルコード生成回路４０が設けられており、受信側のデコーダ５０１には、送信側と同じ生成多項式（図４の例ではＹ＝Ｘ^４＋Ｘ＋１）に従って構成されたレジスタ５１，５２，５３，５４とＸＯＲ回路５１からなるスクランブルコード生成回路５０が設けられている。エンコーダ４０１のＸＯＲ回路４６は、スクランブルコード生成回路４０で生成されたスクランブルコードを用いて、入力ビットデータ列INDATAをＸＯＲ処理によってスクランブル処理するスクランブル処理回路であり、デコーダ５０１のＸＯＲ回路５６は、スクランブルコード生成回路５０で生成したスクランブルコードを用いて、データ送信装置４００から受信したスクランブル処理されたデータをＸＯＲ処理によってデスクランブル処理するデスクランブル処理回路である。

これら送信側，受信側の双方でリセット信号RESETによって両スクランブルコード生成回路４０および５０（フィードバックシフトレジスタ回路）は初期設定される。つまり、レジスタ４１および４７は値１に初期設定され、レジスタ４２，４３，４４および４８，４９，５０は値０に初期設定される。

その後、送信側のエンコーダ４０１にビットデータ列INDATAが入力されると、その入力ビットデータ列INDATAと、スクランブルコード生成回路４０の出力であるレジスタ４４の出力とは、ＸＯＲ回路４６に入力され、ＸＯＲ処理されることによってスクランブル処理（暗号化処理）され、このスクランブル処理されたビットデータ列は、エンコーダ４０１の出力ビットデータ列として、送信部４０２から伝送路３００に出力され、伝送路３００を介して受信側に伝送され、データ受信装置５００の受信部５０２で受信される。

受信側のデコーダ５０１に上記送信側から伝送されたビットデータ列が入力されると、その受信ビットデータ列と、スクランブルコード生成回路５０の出力であるレジスタ５４の出力とは、ＸＯＲ回路５６に入力され、ＸＯＲ処理されることによってデスクランブル処理（暗号解除処理）され、このデスクランブル処理されたビットデータ列は、出力ビットデータ列OUTDATAとしてデコーダ５０１から出力される。

送信側のスクランブルコード生成回路４０では、ビットデータ列INDATAのデータがＸＯＲ回路４６に１［ビット］入力するごとに、レジスタの値がシフトし、レジスタ４２にはレジスタ４１の値が、レジスタ４３にはレジスタ４２の値が、レジスタ４４にはレジスタ４３の値が、レジスタ４１にはレジスタ４３とレジスタ４４とのＸＯＲ値が、それぞれ入力されて、スクランブルコードが生成される。同様に、受信側のスクランブルコード生成回路５０では、データがＸＯＲ回路５６に１［ビット］入力するごとに、レジスタの値がシフトし、レジスタ５２にはレジスタ５１の値が、レジスタ５３にはレジスタ５２の値が、レジスタ５４にはレジスタ５３の値が、レジスタ５１にはレジスタ５３とレジスタ５４とのＸＯＲ値が、それぞれ入力されて、送信側と同じスクランブルコードが生成される。

また、上記図４の従来のデータ伝送システムの他に、受信側のスクランブル解除装置において、入力されたデータパケットが、ＣＲＣ（サイクリック・リダンダンシー・チェック）による誤り訂正でエラーであった無効データである場合や、パリティパケットである場合には、スクランブル処理回路によるスクランブル解除処理をしないように構成したデータ伝送システムもある（例えば、特許文献１，２参照）。

特開平９−８３３９０号公報 特開平９−８３３９１号公報

しかしながら、上記従来のデータ伝送システムでは、例えばフレームフォーマットに従って生成したパケットを伝送する場合に、以下に説明する課題があった。上記パケットには、実データ（データ部）の他に所定のビット長のヘッダ情報（ヘッダ部）が付加される。ここで、ヘッダ部を構成するビットには、上記極めて発生頻度の低い情報を伝えるためのビットも含まれている。例えば、フレーム（パケット）の状態を示すビットは、ほとんどの場合、通常状態を示す値０であるが、極めてまれに緊急状態が発生したことを示す値１になる。この緊急状態を示す情報のような発生頻度が低い情報のビットであっても、そのフレームに重要な意味がある情報であれば、ヘッダ部に組み入れる必要がある。しかし、そのような発生頻度が低い情報のビットをヘッダ部を構成するビットとして全てのパケットにおいて常に送ることになるため、その分、本来送りたい情報を挿入するデータ領域であるデータ部のデータ領域が狭くなり、伝送路を有効活用できないという課題があった。

本発明は、このような従来の課題を解決するためになされたものであり、伝送路を有効活用できるデータ伝送システムおよびデータ伝送方法を提供することを目的とするものである。

本発明のデータ伝送方法は、
送信装置から受信装置にデータを伝送するデータ伝送方法において、
データにＣＲＣ符号を付加したパケットを、第１のスクランブルコードまたは第２のスクランブルコードのいずれかを用いて暗号化する工程と、
暗号化された上記パケットを、第１のスクランブルコードおよび第２のスクランブルコードをそれぞれ用いて暗号解除する工程と、
ＣＲＣの誤り判定によって、上記第１のスクランブルコードによって暗号解除されたパケットデータと、上記第２のスクランブルコードによって暗号解除されたパケットデータのいずれが適切にデコードされたかを判別する工程と
を含む
ことを特徴とするものである。

本発明によれば、送信側で用いたスクランブルコードを受信側で判別でき、例えば第２のスクランブルコードを用いたパケットの伝送そのものを、発生頻度の低い所定の情報の伝送であるとすることによって、つまり第２のスクランブルコードを用いたパケットを受信したことをもって、受信側が上記発生頻度の低い所定の情報を受信したことを認識するものとすることによって、第１のスクランブルコードを用いたパケットではその発生頻度の低い情報を送る必要がなくなるので、フレームフォーマットにおいてその発生頻度の低い情報のビットをフレームに組み込む必要がなくなり、その分、実データの領域を広くすることができるので、伝送路を有効活用できるという効果がある。

図１は本発明の実施の形態のデータ伝送システムの構成図である。この図１のデータ伝送システムは、データ送信装置１００と、データ受信装置２００と、伝送路３００とを備えて構成されている。データ送信装置１００は、エンコーダ１０１と、送信部１０２とを備えており、データ受信装置２００は、第１のデコーダ２０１と、第２のデコーダ２０２と、受信部２０３と、判別部２０４とを備えている。

エンコーダ１０１は、スクランブルコード生成回路１０と、ＣＲＣ挿入器１１と、パラレル・シリアル変換器１２と、ＸＯＲ（排他的論理和）回路１９とを備えている。第１のデコーダ２０１は、スクランブルコード生成回路２１０と、ＸＯＲ回路２１７と、シリアル・パラレル変換器２１８と、ＣＲＣ検出器２１９とを備えている。第２のデコーダ２０２は、スクランブルコード生成回路２２０と、ＸＯＲ回路２２７と、シリアル・パラレル変換器２２８と、ＣＲＣ検出器２２９とを備えている。

エンコーダ１０１のスクランブルコード生成回路１０は、レングスカウンタ１３と、レジスタ１４，１５，１６，１７と、ＸＯＲ回路１８とを備えて構成されている。第１のデコーダ２０１のスクランブルコード生成回路２１０は、レングスカウンタ２１１と、レジスタ２１２，２１３，２１４，２１５と、ＸＯＲ回路２１６とを備えて構成されている。第２のデコーダ２０２のスクランブルコード生成回路２２０は、レングスカウンタ２２１と、レジスタ２２２，２２３，２２４，２２５と、ＸＯＲ回路２２６とを備えて構成されている。スクランブルコード生成回路１０において、レジスタ１４，１５，１６，１７とＸＯＲ回路１８からなる回路は、生成多項式Ｙ＝Ｘ^４＋Ｘ＋１に従って構成された巡回符号のフィードバックシフトレジスタ回路である。同様に、スクランブルコード生成回路２１０において、レジスタ２１２，２１３，２１４，２１５とＸＯＲ回路２１６からなる回路は、生成多項式Ｙ＝Ｘ^４＋Ｘ＋１に従って構成された巡回符号のフィードバックシフトレジスタ回路である。また、スクランブルコード生成回路２２０において、レジスタ２２２，２２３，２２４，２２５とＸＯＲ回路２２６からなる回路は、生成多項式Ｙ＝Ｘ^４＋Ｘ＋１に従って構成された巡回符号のフィードバックシフトレジスタ回路である。

送信側のエンコーダ１０１に伝送すべきヘッダ情報を含むバイト（もしくはワード）データ列であるパケットデータINDATAが入力し、ＣＲＣ挿入器１１によってこの入力パケットデータ列INDATAの後にＣＲＣ部（ＣＲＣ符号）が付加される。

そのＣＲＣ符号が付加されたデータ列（パラレルデータ列）であるパケットデータは、パラレル・シリアル変換器１２によってビットデータ列（シリアルデータ列）に変換され、そのパケットデータのビットデータ列と、生成多項式Ｙ＝Ｘ^４＋Ｘ＋１のスクランブルコード生成回路１０がレジスタ１４，１５，１６，１７およびＸＯＲ回路１８によって生成したビットデータ列（レジスタ１７の出力ビットデータ列）であるスクランブルコード（第１のスクランブルコードまたは第２のスクランブル処理モード）とが、ＸＯＲ回路１９によってビットごとにＸＯＲ処理され、送信部１０２に出力される。

エンコーダ１０１の入力信号であるモード信号Modeは、このエンコーダ１０１のスクランブル処理モード（第１のスクランブルコードでスクランブル処理する第１のスクランブル処理モード、または第２のスクランブルコードでスクランブル処理する第２のスクランブル処理モード）を設定する信号であり、レングスカウンタ１３に入力される。レングスカウンタ１３は、パラレル・シリアル変換器１２から出力されるビット列をカウントする回路であり、その出力信号は、レジスタ１４，１５，１６，１７の初期化端子（リセット端子）に接続されている。このレングスカウンタ１３がモード信号Modeによって異なるカウント動作をすることによって、スクランブルコード生成回路１０は、第１のスクランブル処理モードでは第１のスクランブルコードを生成し、第２のスクランブル処理モードでは上記第１のスクランブルコードとは異なる第２のスクランブルコードを生成する。

エンコーダ１０１の出力は、送信部１０２から伝送路３００を通じて受信側のデータ受信装置２００の受信部２０３に送られて受信され、第１のデコーダ２０１と第２のデコーダ２０２に入力される。

第１のデコーダ２０１において、レングスカウンタ２１１は、その入力信号であってエンコーダ１０１内のレングスカウンタ１３のモード信号Modeに相当する信号が固定値０となっている他は、エンコーダ１０１内のレングスカウンタ１３と全く同じ構成になっている。また、第２のデコーダ２０２において、レングスカウンタ２２１は、その入力信号であってエンコーダ１０１内のレングスカウンタ１３のモード信号Modeに相当する信号が固定値１となっている他は、エンコーダ１０１内のレングスカウンタ１３と同じ構成になっている。そして、第１のデコーダ２０１のスクランブルコード生成回路２１０および第２のデコーダ２０２のスクランブルコード生成回路２２０は、エンコーダ１０１のスクランブルコード生成回路１０と同じ構成になっている。

まず、受信部２０３から第１のデコーダ２０１に入力されたビットデータ列は、エンコーダ１０１側と同じ生成多項式Ｙ＝Ｘ^４＋Ｘ＋１のスクランブルコード生成回路２１０がレジスタ２１２，２１３，２１４，２１５およびＸＯＲ回路２１６によって生成したビットデータ列（レジスタ２１５の出力ビットデータ列）である第１のスクランブルコードと、ＸＯＲ回路２１７によってＸＯＲ処理される。

ＸＯＲ回路２１７の出力ビットデータ列（シリアルデータ列）は、シリアル・パラレル変換器２１８によってバイト（もしくはワード）データ列（パラレルデータ列）に変換され、ＣＲＣ検出器２１９に入力される。

このＣＲＣ検出器２１９では、エンコーダ１０１側のＣＲＣ挿入器１１によって付加されたＣＲＣ部を取り除き、第１の出力パケットデータOUTDATA1を判別部２０４に出力する一方、ＣＲＣによる誤り判定をして、その判定結果（ＣＲＣがＯＫかＮＧか）を第１の判定フラグCRCFlag1として判別部２０４に出力する。

エンコーダ１０１側のモード信号Modeに相当する第１のデコーダ２０１内のレングスカウンタ２１１の入力信号は０に固定されており、レングスカウンタ２１１は、シリアル・パラレル変換器２１８に入力するビット列の数をカウントし、このレングスカウンタ２１１の出力信号は、レジスタ２１２，２１３，２１４，２１５の初期化端子（リセット端子）に接続されている。

同様に、受信部２０３から第２のデコーダ２０２に入力されたビットデータ列は、エンコーダ１０１側と同じ生成多項式Ｙ＝Ｘ^４＋Ｘ＋１のスクランブルコード生成回路２２０がレジスタ２２２，２２３，２２４，２２５およびＸＯＲ回路２２６によって生成したビットデータ列（レジスタ２２５の出力ビットデータ列）である第２のスクランブルコードと、ＸＯＲ回路２２７によってＸＯＲ処理される。

ＸＯＲ回路２２７の出力ビットデータ列（シリアルデータ列）は、シリアル・パラレル変換器２２８によってバイト（もしくはワード）データ列（パラレルデータ列）に変換され、ＣＲＣ検出器２２９に入力される。

このＣＲＣ検出器２２９では、エンコーダ１０１側のＣＲＣ挿入器１１によって付加されたＣＲＣ部を取り除き、第２の出力パケットデータOUTDATA2を判別部２０４に出力する一方、ＣＲＣによる誤り判定をして、その判定結果（ＣＲＣがＯＫかＮＧか）を第２の判定フラグCRCFlag2として判別部２０４に出力する。

エンコーダ１０１側のモード信号Modeに相当する第２のデコーダ２０２内のレングスカウンタ２１１の入力信号は１に固定されており、レングスカウンタ２２１は、シリアル・パラレル変換器２２８に入力するビット列の数をカウントし、このレングスカウンタ２２１の出力信号は、レジスタ２２２，２２３，２２４，２２５の初期化端子（リセット端子）に接続されている。

判別部２０４は、第１のデコーダ２０１のＣＲＣ検出器２１９から入力された第１の判定フラグCRCFlag1および第２のデコーダ２０２のＣＲＣ検出器２２９から入力された第２の判定フラグCRCFlag2をもとに、第１のデコーダ２０１において第１のスクランブルコードによってデコードされた第１の出力パケットデータOUTDATA1と、第２のデコーダ２０２において第２のスクランブルコードによってデコードされた第２の出力パケットデータOUTDATA2の内のいずれが適切にデコードされたデータであるかを判別し、適切にデコードされた方のデータを出力パケットデータOUTDATAとして出力する。

なお、第１の判定フラグCRCFlag1および第２の判定フラグCRCFlag2がともに、ＣＲＣの判定ＮＧの値であったときには、判別部２０４は、例えば、データOUTDATAの出力を停止して伝送データがＮＧであったことを出力する。

図２および図３は本発明の実施の形態の動作を説明する図であり、図２はエンコーダ１０１内のレングスカウンタ１３に入力するモード信号Modeの値が０（Mode＝０）である第１のスクランブル処理モードのときの動作であり、図３はモード信号Modeの値が１（Mode＝１）である第２のスクランブル処理モードのときの動作である。

図２および図３において、送信側から受信側に伝送したい実データならびにヘッダ情報およびプリアンブルを含むデータ部のデータ長をα［ビット］（＝α／８［バイト］もしくはα／１６［ワード］）とし、そのデータ部に付加するＣＲＣ部のデータ長をβ［ビット］（＝β／８［バイト］もしくはβ／１６［ワード］）とする。よって、実際に送られるパケットデータ長は、α＋β［ビット］となる。また、図中のθ［ビット］（＝θ／８［バイト］もしくはθ／１６［ワード］）は、送信されるパケットデータ長α＋β［ビット］よりも短く（θ［ビット］＜α＋β［ビット］）、あらかじめ設定された任意のビット長である。このθ［ビット］は、第１のスクランブルコードと第２のスクランブルコードとが最初のθ［ビット］では差異がなく、それ以降は２つのスクランブルコードは全く異なることを示す。

これら図２および図３の例では、エンコーダ１０１内のレングスカウンタ１３、第１のデコーダ２１０内のレングスカウンタ２１１、第２のデコーダ２２０内のレングスカウンタ２２１は、初期時にリセット信号RESETが入力されると、そのカウント値をリセットするとともその出力信号をアサートし、スクランブルコード生成回路１０内のレジスタ１４，１５，１６，１７とＸＯＲ回路１８からなるフィードバックシフトレジスタ回路、スクランブルコード生成回路２１０内のレジスタ２１２，２１３，２１４，２１５、スクランブルコード生成回路２２０内のレジスタ２２２，２２３，２２４，２２５とＸＯＲ回路２２６からなるフィードバックシフトレジスタ回路をそれぞれ初期設定する。

さらに、モード信号Mode＝１のときのエンコーダ１０１内のレングスカウンタ１３、および上記モード信号Modeに相当する入力信号が１に固定されている第２のデコーダ２２０内のレングスカウンタ２２１は、そのカウント値があらかじめ設定された上記θ［ビット］（＜α＋β［ｂｉｔ］）に達するごとに、カウント値をリセットするとともに出力信号をアサートして、スクランブルコード生成回路１０内のレジスタ１４，１５，１６，１７とＸＯＲ回路１８からなるフィードバックシフトレジスタ回路、およびスクランブルコード生成回路２２０内のレジスタ２２２，２２３，２２４，２２５とＸＯＲ回路２２６からなるフィードバックシフトレジスタ回路を、それぞれ初期時の設定にする。

また、モード信号Mode＝０のときのエンコーダ１０１内のレングスカウンタ１３、および上記モード信号Modeに相当する入力信号が０に固定されている第１のデコーダ２１０内のレングスカウンタ２１１は、そのカウント値があらかじめ設定されたφ［ビット］（≧α＋β［ｂｉｔ］）に達するごとに、カウント値をリセットするとともに出力信号をアサートして、スクランブルコード生成回路１０内のレジスタ１４，１５，１６，１７とＸＯＲ回路１８からなるフィードバックシフトレジスタ回路、およびスクランブルコード生成回路２１０内のレジスタ２１２，２１３，２１４，２１５とＸＯＲ回路２１６からなるフィードバックシフトレジスタ回路を、それぞれ初期時の設定にする。ここで、φ［ビット］を無限大に設定すること、つまり初期時を除いてレングスカウンタ１３，２１１が出力信号をアサートしない設定とすることも可能である。

最初に、図２を用いて、第１のスクランブル処理モード（モード信号Mode＝０）のときの動作を以下に説明する。まず、エンコーダ１０１において入力パケットデータINDATAが未入力のとき、スクランブルコード生成回路１０において、レングスカウンタ１３は、リセット信号RESETが入力されると、そのカウント値を０にリセットして、その出力信号をアサートし、このアサートされた出力信号によってレジスタ１４が値１、レジスタ１５，１６，１７は値０に初期設定される。

次に、エンコーダ１０１のＣＲＣ挿入器１１に入力バイト（もしくはワード）データ列INDATAが入力され、ＣＲＣ挿入器１１でＣＲＣ符号の生成演算がなされながら、実データを含むデータ部のデータ長α［ビット］が、そのままＣＲＣ挿入器１１から出力されてパラレル・シリアル変換器１２に入力され、その後にＣＲＣ部のデータ長β［ビット］が、ＣＲＣ挿入器１１から出力されてパラレル・シリアル変換器１２に入力される。そして、上記データ部およびＣＲＣ部は、パラレル・シリアル変換器１２によってシリアルビットデータ列に変換され、ＸＯＲ回路１９に入力される。

パラレル・シリアル変換器１２から出力された最初のビットデータは、スクランブルコード生成回路１０の出力であるレジスタ１７の出力ビットデータとＸＯＲ回路１９によってＸＯＲ処理され、送信部１０２に出力される。これとともに、上記最初のビットデータがレングスカウンタ１３に入力されると、レングスカウンタ１３のカウンタ値は０から１となり、レングスカウンタ１３の出力信号はデアサートされる。このデアサートによって、その次のビットデータがパラレル・シリアル変換器１２から出力されるときまでに、レジスタ１７にはレジスタ１６の出力値が、レジスタ１６にはレジスタ１５の出力値が、レジスタ１５にはレジスタ１４の出力値が、レジスタ１４にはＸＯＲ回路１８によってレジスタ１６とレジスタ１７の出力値同士のＸＯＲ値が、それぞれ入力され、レジスタ１４，１５，１６，１７の値は、上記入力された値にそれぞれ更新される。

そして、パラレル・シリアル変換器１２から出力された上記次のビットデータ（２つ目のビットデータ）は、レジスタ１７の更新された出力ビットデータとＸＯＲ回路１９によってＸＯＲ処理され、送信部１０２に出力される。これとともに、上記２つ目のビットデータがレングスカウンタ１３に入力されると、レングスカウンタ１３のカウンタ値は１から２となり、レジスタ１４，１５，１６，１７の値がさらに更新される。

このような動作を、データ部およびＣＲＣ部の全ビットデータについて繰り返す。ＸＯＲ回路１９の出力ビットデータ列がエンコーダ１０１の出力となり、このエンコーダ１０１でスクランブル処理されたビットデータ列は、データ送信装置１００の送信部１０２から伝送路３００を介してデータ受信装置２００に伝送される。

次に、第１のデコーダ２０１と第２のデコーダ２０２の動作について説明する。第１のデコーダ２０１のレングスカウンタ２１１には、エンコーダ１０１においてのモード信号Modeに相当する信号として値０の入力信号が常に入力し、第２のデコーダ２０２のレングスカウンタ２２１には、上記モード信号Modeに相当する信号として値１の入力信号が常に入力する。

データ送信装置１００から送信された伝送データは、伝送路３００を通じてデータ受信装置２００の受信部２０３で受信され、受信部２０３から第１のデコーダ２０１および第２のデコーダ２０２に入力される。

データ送信装置１００のモード信号Mode＝０である第１のスクランブル処理モードでは、第１のエンコーダ２０１内のスクランブルコード生成回路２１０が、デコーダ１０１内のスクランブルコード生成回路１０と同じ動作をする。

まず、第１のデコーダ２０１においてエンコーダ１０１側からの送信データを未受信のとき、スクランブルコード生成回路２１０において、レングスカウンタ２１１は、リセット信号RESETが入力されると、そのカウント値を０にリセットして、その出力信号をアサートし、このアサートされた出力信号によって、エンコーダ１０１内のスクランブルコード生成回路１０と同じように、レジスタ２１２が値１、レジスタ２１３，２１４，２１５は値０に初期設定される。

次に、エンコーダ１０１側から送信された伝送データが受信部２０３で受信され、その受信データのビットデータ列が受信部２０３から出力され、第１のデコーダ２０１のＸＯＲ回路２１７に入力される。

受信部２０３から出力された最初のビットデータは、スクランブルコード生成回路２１０の出力であるレジスタ２１５の出力とＸＯＲ回路２１７によってＸＯＲ処理され、シリアル・パラレル変換器２１８に出力される。これとともに、上記最初のビットデータのＸＯＲ回路２１７の出力がレングスカウンタ２１１に入力されると、レングスカウンタ２１１のカウンタ値は０から１となり、レングスカウンタ２１１の出力信号はデアサートされる。このデアサートによって、その次のビットデータがＸＯＲ回路２１７に入力されるときまでに、レジスタ２１５にはレジスタ２１４の出力値が、レジスタ２１４にはレジスタ２１３の出力値が、レジスタ２１３にはレジスタ２１２の出力値が、レジスタ２１２にはＸＯＲ回路２１６によってレジスタ２１４とレジスタ２１５の出力値同士のＸＯＲ値が、それぞれ入力され、レジスタ２１２，２１３，２１４，２１５の値は、上記入力された値にそれぞれ更新される。

そして、ＸＯＲ回路２１７に入力された上記次のビットデータ（２つ目のビットデータ）は、レジスタ２１５の更新された出力ビットデータとＸＯＲ回路２１７によってＸＯＲ処理され、シリアル・パラレル変換器２１８に出力される。これとともに、上記２つ目のビットデータのＸＯＲ回路２１７の出力がレングスカウンタ２１１に入力されると、レングスカウンタ２１１のカウンタ値は１から２となり、レジスタ２１２，２１３，２１４，２１５の値がさらに更新される。

このような動作を、受信データのデータ部およびＣＲＣ部の全ビットデータについて繰り返す。シリアル・パラレル変換器２１８は、ＸＯＲ回路２１７から入力されたビットデータをバイト（もしくはワード）データ分保持したときに、そのバイト（もしくはワード）データをＣＲＣ検出器２８に出力する。

ＣＲＣ検出器２１９は、ＸＯＲ回路２１７から入力されるデータ長α［ビット］のデータ部およびその後に入力されるデータ長β［ビット］ＣＲＣ部についてＣＲＣによる誤り判定をしながら、実データを含むデータ部のデータ長α［ビット］については、そのまま第１の出力パケットデータOUTDATA1として出力し、その後のＣＲＣ部のデータ長β［ビット］については、第１の出力パケットデータOUTDATA1としては出力せず、データ長β［ビット］入力されたときに、ＣＲＣチェックの判定結果を第１の判定フラグCRCFlag1として出力する。

この第１のスクランブル処理モードでは、第１のデコーダ２０１内のレングスカウンタ２１１の入力信号は値０であって、エンコード１０１内のレングスカウンタ１３のモード信号Modeの値０と同じであり、第１のデコーダ２０１のスクランブルコード生成回路２１０は、エンコーダ１０１内のスクランブルコード生成回路１０と同じ動作をして、スクランブルコード生成回路１０と同じ第１のスクランブルコードを生成するため、第１のデコーダ２０１では受信データを正しくデスクランブル処理できる。

このため、第１のデコーダ２０１のＣＲＣ検出器２１９は、伝送路３００でエラーが発生しない場合（エンコーダ１０１の出力データと第１のデコーダ２０１の入力データとが一致する場合）、ＣＲＣによる判定でエラーは検出されず（ＣＲＣの判定はＯＫ）、判定結果CRCFlag1として値１を出力し、伝送路３００でエラーが発生した場合（エンコーダ１０１の出力データと第１のデコーダ２０１の入力データとが一致しない場合）、ＣＲＣによる判定でエラーが検出され（ＣＲＣの判定はＮＧ）、第１の判定フラグCRCFlag1として値０を出力する。

一方、第２のデコーダ２０２では、レングスカウンタ２２１の入力信号は、エンコード１０１内のレングスカウンタ１３のモード信号Modeの値０と異なる値１であるため、受信ビットデータが丁度θ［ビット］目になったときに、レングスカウンタ２２１は、初期時と同様に、カウント値を０にリセットするともに、出力信号をアサートし、このアサートされた出力信号によって、レジスタ２２２が値１に、レジスタ２２３，２２４，２２５は値０にそれぞれ設定（再初期設定）される。

このように、第２のデコーダ２０２のスクランブルコード生成回路２２０は、エンコーダ１０１内のスクランブルコード生成回路１０とは異なる動作をして、スクランブルコード生成回路１０とは異なる第２のスクランブルコードを生成するため、第１のスクランブル処理モードのときには、第２のデコーダ２０２では受信データを正しくデスクランブル処理することができない。

そして、第２のデコーダ２０２では、上記のように正しくデスクランブル処理ができないため、ＣＲＣ検出器２２９は、ＣＲＣの判定でエラーを検出し、第２の判定フラグCRCFlag2として値０を出力する。

この第１のスクランブル処理モード（モード信号Mode＝０）では、判別部２０４には、第１のデコーダ２０１からの第１の出力パケットデータOUTDATA1（正しくデスクランブル処理されたデータ）および第１の判定フラグCRCFlag1（＝１（だだし、伝送エラーが発生しなかった場合））、ならびに第２のデコーダ２０２からの第２の出力パケットデータOUTDATA2（正しくデスクランブル処理されなかったデータ）および第２の判定フラグCRCFlag2（＝０）が入力される。

そして、この第１のスクランブル処理モードでは、判別部２０４は、上記第１の判定フラグCRCFlag1および第２の判定フラグCRCFlag2の値をもとに、第１のデコーダ２０１からの第１の出力パケットデータOUTDATA1を、出力パケットデータOUTDATAとして出力する。また、判別部２０４は、必要に応じて、出力パケットデータOUTDATAが、第１のスクランブルコードと第２のスクランブルコードのいずれを用いて得られたものであるかを示す情報（この第１のスクランブル処理モードでは、第１のスクランブルコードを用いたことを示す情報、つまりデータ送信装置１００が第１のスクランブル処理モードで送信したことを示す情報）を出力する。

次に、図３を用いて、第２のスクランブル処理モード（モード信号Mode＝１）のときの動作を以下に説明する。データ送信装置１００のモード信号Mode＝１である第２のスクランブル処理モードでは、エンコーダ１０１内のレングスカウンタ１３の入力信号であるモード信号Modeが値１であるため、上記第１のスクランブル処理モードのときとは逆に、第２のデコーダ２０２内のスクランブルコード生成回路２２０が、エンコーダ１０１内のスクランブルコード生成回路１０と同じ動作をする。

エンコーダ１０１において、レングスカウンタ１３は、送信ビットデータが丁度θ［ビット］目になったときに、初期時と同様に、カウント値を０にリセットするともに、出力信号をアサートし、このアサートされた出力信号によってレジスタ１４が値１に、レジスタ１５，１６，１７は値０にそれぞれ初期化される。

また、第２のデコーダ２０２において、レングスカウンタ２２１は、受信ビットデータが丁度θ［ビット］目になったときに、初期時と同様に、かつエンコーダ１０１内のレングスカウンタ１３と同様に、カウント値を０にリセットするともに、出力信号をアサートし、このアサートされた出力信号によってレジスタ２２２が値１に、レジスタ２２３，２２４，２２５は値０にそれぞれ設定（再初期設定）される。

この第２のスクランブル処理モードでは、第２のデコーダ２０２内のレングスカウンタ２２１の入力信号は値１であって、エンコード１０１内のレングスカウンタ１３のモード信号Modeの値１と同じであり、第２のデコーダ２０２のスクランブルコード生成回路２２０は、エンコーダ１０１内のスクランブルコード生成回路１０と同じ動作をして、スクランブルコード生成回路１０と同じ第２のスクランブルコードを生成するため、第２のデコーダ２０２では受信データを正しくデスクランブル処理できる。

このため、第２のデコーダ２０２のＣＲＣ検出器２２９は、伝送路３００でエラーが発生しない場合（エンコーダ１０１の出力データと第２のデコーダ２０２の入力データとが一致する場合）、ＣＲＣによる判定でエラーは検出されず（ＣＲＣチェックはＯＫ）、第２の判定フラグCRCFlag2として値１を出力し、伝送路３００でエラーが発生した場合（エンコーダ１０１の出力データと第２のデコーダ２０２の入力データとが一致しない場合）、ＣＲＣによる判定でエラーが検出され（ＣＲＣチェックはＮＧ）、ＣＲＣチェックの判定結果を第２の判定フラグCRCFlag2として値０を出力する。

一方、第１のデコーダ２０１では、レングスカウンタ２１１の入力信号は、エンコード１０１内のレングスカウンタ１３のモード信号Modeの値１と異なる値０であるため、受信ビットデータが丁度θ［ビット］目になっても、レングスカウンタ２１１の出力信号はアサートされず、レジスタ２１２，２１３，２１４，２１５は再初期設定されない。

このように、第１のデコーダ２０１のスクランブルコード生成回路２１０は、エンコーダ１０１内のスクランブルコード生成回路１０とは異なる動作をして、スクランブルコード生成回路１０とは異なる第１のスクランブルコードを生成するため、第２のスクランブル処理モードのときには、第１のデコーダ２０１では受信データを正しくデスクランブル処理することができない。

そして、第１のデコーダ２０１では、上記のように正しくデスクランブル処理ができないため、ＣＲＣ検出器２１９は、ＣＲＣの判定でエラーを検出し、第１の判定フラグCRCFlag1として値０を出力する。

この第２のスクランブル処理モード（モード信号Mode＝１）では、判別部２０４には、第２のデコーダ２０２からの第２の出力パケットデータOUTDATA2（正しくデスクランブル処理されたデータ）および第２の判定フラグCRCFlag2（＝１（だだし、伝送エラーが発生しなかった場合））、ならびに第１のデコーダ２０１からの第１の出力パケットデータOUTDATA1（正しくデスクランブル処理されなかったデータ）および第１の判定フラグCRCFlag1（＝０）が入力される。

そして、この第２のスクランブル処理モードでは、判別部２０４は、上記第２の判定フラグCRCFlag2および第１の判定フラグCRCFlag1の値をもとに、第２のデコーダ２０２からの第２の出力パケットデータOUTDATA2を、出力パケットデータOUTDATAとして出力する。また、判別部２０４は、必要に応じて、出力パケットデータOUTDATAが、第１のスクランブルコードと第２のスクランブルコードのいずれを用いて得られたものであるかを示す情報（この第２のスクランブル処理モードでは、第２のスクランブルコードを用いたことを示す情報、つまりデータ送信装置１００が第１のスクランブル処理モードで送信したことを示す情報）を出力する。

以上のように本発明の実施の形態によれば、送信側で用いたスクランブルコードを受信側で判別でき、例えば第２のスクランブルコードを用いたパケットの伝送そのものを、フレームに緊急状態が発生したことを示す情報のような発生頻度の低い所定の情報の伝送であるとすることによって、つまり第２のスクランブルコードを用いたパケットを受信したことをもって、受信側が上記発生頻度の低い所定の情報を受信したことを認識するものとすることによって、第１のスクランブルコードを用いたパケットではその情報を送る必要がなくなるので、フレームフォーマットにおいてその発生頻度の低い情報のビットをフレームに組み込む必要がなくなり、その分、実データの領域を広くすることができるので、伝送路を有効活用できる。

なお、上記実施の形態において、エンコーダ１０１のスクランブルコード生成回路１０内のレジスタ１４，１５，１６，１７とＸＯＲ回路１８からなる回路、第１のデコーダ２１０のスクランブルコード生成回路２１１内のレジスタ２１２，２１３，２１４，２１５とＸＯＲ回路２１６からなる回路、第２のデコーダ２２０のスクランブルコード生成回路２２１内のレジスタ２２２，２２３，２２４，２２５とＸＯＲ回路２１６からなる回路は、いずれも生成多項式Ｙ＝Ｘ^４＋Ｘ＋１に従って構成されたフィードバックシフトレジスタ回路である。このフィードバックシフトレジスタ回路は、生成多項式Ｙ＝Ｘ^４＋Ｘ＋１による周期１５の巡回符号列を生成する回路である。

レジスタ１７（２１５，２２５）の出力ビットをａ、レジスタ１６（２１４，２２４）の出力ビットをｂ、レジスタ１５（２１３，２２３）の出力ビットをｃ、レジスタ１６（２１２，２２２）の出力ビットをｄとし、上記フィードバックシフトレジスタ回路が生成する巡回符号を（ａ，ｂ，ｃ，ｄ）と表記すると、初期時の巡回符号値（ａ_０，ｂ_０，ｃ_０，ｄ_０）＝（０，０，０，１）であり、レングスカウンタの出力信号がデアサートされたままのであれば、周期１５の巡回符号列は、（ａ_１，ｂ_１，ｃ_１，ｄ_１）＝（０，０，０，１），（ａ_２，ｂ_２，ｃ_２，ｄ_２）＝（０，０，１，０），…，（ａ_１４，ｂ_１４，ｃ_１４，ｄ_１４）＝（１，０，０，０）である。そして、上記実施の形態のスクランブルコード生成回路は、レングスカウンタの出力信号がデアサートされたままであれば、上記巡回符号列の最上位ビットａのビットデータ列０，０，０，１，０，０，１，１，０，１，０（Ｍ系列符号）をスクランブルコードとして出力する。

また、上記実施の形態では、レングスカウンタの入力信号（モード信号）が値１のスクランブルコード生成回路は、データ長がθ_１［ビット］（図２の例ではφ［ビット］）に達するごとに、初期時の巡回符号値（ａ_０，ｂ_０，ｃ_０，ｄ_０）をフィードバックシフトレジスタ回路に設定することによって第１のスクランブルコードを生成し、レングスカウンタの入力信号（モード信号）が値０のスクランブルコード生成回路は、上記θ_１と異なるデータ長θ_２［ビット］（図３の例ではθ［ビット］）に達するごとに、初期時の巡回符号値（ａ_０，ｂ_０，ｃ_０，ｄ_０）をフィードバックシフトレジスタ回路に設定することによって第２のスクランブルコードを生成している。ここで、θ_１またはθ_２のいずれか１つが無限大である場合も含む。

このように上記実施の形態のスクランブルコード生成回路は、異なるタイミングで同じ巡回符号値を設定することによって、２つのスクランブルコードを生成するものである。なお、データ長がθ_１［ビット］あるいはθ_２［ビット］に達するごとに、初期時とは異なる巡回符号値、例えば巡回符号値（ａ_１，ｂ_１，ｃ_１，ｄ_１）をフィードバックシフトレジスタ回路に設定することも可能である。

これに対し、同じタイミングで異なる巡回符号値を設定することによって、２つのスクランブルコードを生成することも可能である。つまり、第１のスクランブルコードは、データ長θ_０［ビット］ごとに、例えば巡回符号値（ａ_２，ｂ_２，ｃ_２，ｄ_２）をフィードバックシフトレジスタ回路に設定することによって生成し、第２のスクランブルコードは、上記第１のスクランブルコードのときと同じデータ長θ_０［ビット］ごとに、例えば巡回符号値（ａ_０，ｂ_０，ｃ_０，ｄ_０）をフィードバックシフトレジスタ回路に設定することによって生成することも可能である。

さらには、異なるタイミングで異なる巡回符号値を設定することによって、２つのスクランブルコードを生成することも可能である。つまり、第１のスクランブルコードは、データ長θ_１［ビット］ごとに、例えば巡回符号値（ａ_２，ｂ_２，ｃ_２，ｄ_２）をフィードバックシフトレジスタ回路に設定することによって生成し、第２のスクランブルコードは、上記θ_１とは異なるデータ長θ_２［ビット］ごとに、例えば巡回符号値（ａ_０，ｂ_０，ｃ_０，ｄ_０）をフィードバックシフトレジスタ回路に設定することによって生成することも可能である。

また、上記実施の形態では、レングスカウンタの入力信号（モード信号）は１［ビット］の信号であり、スクランブル処理モード数およびスクランブルコード生成回路で生成可能なスクランブルコード数は２つであったが、上記入力信号（モード信号）を複数ビットで構成し、送信側のエンコーダのスクランブルコード生成回路においてそれぞれのモード信号値に応じて３つ以上のスクランブルコードを生成できるようにするとともに、受信側のデコーダをその複数のスクランブルコードのそれぞれについて３つ以上設けて、３つ以上のスクランブル処理モードを設定することも可能である。この場合において、同じデータ長θ_０［ビット］ごとあるいは互いに異なるデータ長ごとに、同じ巡回符号値あるいは互いに異なる巡回符号値をフィードバックシフトレジスタ回路に設定することによって、３つ以上のスクランブルコードを生成することが可能である。

また、上記実施の形態は、既存の規格化されたシステム（例えば、無線ＬＡＮシステム）において、他の送信，受信も含むシステムにおいて、上記実施の形態のエンコーダ１０１をデータ送信側に設けるとともに、上記実施の形態の第１，第２のデコーダ２０１，２０２をデータ受信側に設けることも可能である。そのようなシステムにおいては、他のエンコーダから送信されたデータは、受信側の第１のデコーダ２０１で受信することができ、エンコーダ１０１が第１のスクランブル処理モード（mode＝０）で送信したときは、他のデコーダもしくは第１のデコーダ２０１で受信することができ、エンコーダ１０１が第２のスクランブル処理モード（mode＝１）で送信したときは、他のデコーダは受信できないが、第２のデコーダ２０２では受信することができるので、上記実施の形態の送信側と受信側のみで送受信できる簡単なシステムを構築することが可能である。

本発明の実施の形態のデータ伝送システムの構成図である。 本発明の実施の形態の第１のスクランブル処理モードにおいての動作を説明する図である。 本発明の実施の形態の第２のスクランブル処理モードにおいての動作を説明する図である。 従来のデータ伝送システムの構成図である。

符号の説明

１００ データ送信装置、 １０１ エンコーダ、 １０２ 送信部、 １０ スクランブルコード生成回路、 １１ ＣＲＣ挿入器、 １２ パラレル・シリアル変換器、 １３ レングスカウンタ、 １４，１５，１６，１７ レジスタ、 １８，１９ ＸＯＲ回路、 ２００ データ受信装置、 ２０１ 第１のデコーダ、 ２０２ 第２のデコーダ、 ２０３ 受信部、 ２０４ 判別部、 ２１０，２２０ スクランブルコード生成回路、 ２１１，２２１ レングスカウンタ、 ２１２，２１３，２１４，２１５，２２２，２２３，２２４，２２５ レジスタ、 ２１６，２１７，２２６，２２７ ＸＯＲ回路、 ２１８，２２８ シリアル・パラレル変換器、 ２１９，２２９ ＣＲＣ検出器、 ３００ 伝送路。

Claims (14)

1. 送信装置から受信装置にデータを伝送するデータ伝送方法において、
   データにＣＲＣ符号を付加したパケットを、第１のスクランブルコードまたは第２のスクランブルコードのいずれかを用いて暗号化する工程と、
   暗号化された上記パケットを、第１のスクランブルコードおよび第２のスクランブルコードをそれぞれ用いて暗号解除する工程と、
   ＣＲＣの誤り判定によって、上記第１のスクランブルコードによって暗号解除されたパケットデータと、上記第２のスクランブルコードによって暗号解除されたパケットデータのいずれが適切にデコードされたかを判別する工程と
   を含む
   ことを特徴とするデータ伝送方法。
2. 送信装置から受信装置にデータを伝送するデータ伝送システムにおいて、
   上記送信装置は、
   データにＣＲＣ符号を付加したパケットを、第１のスクランブルコードまたは第２のスクランブルコードのいずれかを用いて暗号化する暗号化手段と、
   暗号化された上記パケットを送信する送信手段と
   を有し、
   上記受信装置は、
   送信された上記パケットを受信する受信手段と、
   受信された上記パケットを第１のスクランブルコードを用いて暗号解除する第１の暗号解除手段と、
   受信された上記パケットを第２のスクランブルコードを用いて暗号解除する第２の暗号解除手段と、
   ＣＲＣの誤り判定によって、上記第１および第２の暗号解除手段から出力されるパケットデータのいずれが適切にデコードされたかを判別する判別手段と
   を有する
   ことを特徴とするデータ伝送システム。
3. ＣＲＣ符号を付加したパケットを第１のスクランブルコードまたは第２のスクランブルコードを用いて暗号化して送信するデータ送信装置であって、
   パケットデータにＣＲＣ符号を付加するＣＲＣ付加手段と、
   制御信号に従って第１のスクランブルコードまたは第２のスクランブルコードのいずれかを生成するコード生成手段と、
   ＣＲＣ符号が付加された上記パケットを、上記生成された第１のスクランブルコードまたは第２のスクランブルコードのいずれかを用いて暗号化する暗号化手段と、
   暗号化された上記パケットを送信する送信手段と
   を備えた
   ことを特徴とするデータ送信装置。
4. 請求項３記載のデータ送信装置において、
   上記暗号化手段は、上記パケットのビット列と、上記スクランブルコードのビット列とを排他的論理和処理する排他的論理和回路であることを特徴とするデータ送信装置。
5. 請求項３記載のデータ送信装置において、
   上記コード生成手段は、
   所定の生成多項式に従って構成したフィードバックシフトレジスタ回路と、
   上記パケットのビット列をカウントし、上記制御信号に応じて設定される第１のビット長または第２のビット長ごとに、所定の巡回符号値を上記フィードバックシフトレジスタ回路に設定するレングスカウンタと
   を有し、
   上記フィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列をスクランブルコードとして出力することにより、上記制御信号に応じて上記第１のスクランブルコードまたは上記第２のスクランブルコードのいずれかを生成する
   ことを特徴とするデータ送信装置。
6. 請求項３記載のデータ送信装置において、
   上記コード生成手段は、
   所定の生成多項式に従って構成したフィードバックシフトレジスタ回路と、
   上記パケットのビット列をカウントし、所定のビット長ごとに、上記制御信号に応じて設定される第１の巡回符号値または第２の巡回符号値を上記フィードバックシフトレジスタ回路に設定するレングスカウンタと
   を有し、
   上記フィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列をスクランブルコードとして出力することにより、上記制御信号に応じて上記第１のスクランブルコードまたは上記第２のスクランブルコードのいずれかを生成する
   ことを特徴とするデータ送信装置。
7. 請求項３記載のデータ送信装置において、
   上記コード生成手段は、
   所定の生成多項式に従って構成したフィードバックシフトレジスタ回路と、
   上記パケットのビット列をカウントし、上記制御信号に応じて設定される第１のビット長または第２のビット長ごとに、上記制御信号に応じて設定される第１の巡回符号値または第２の巡回符号値を上記フィードバックシフトレジスタ回路に設定するレングスカウンタと
   を有し、
   上記フィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列をスクランブルコードとして出力することにより、上記制御信号に応じて上記第１のスクランブルコードまたは上記第２のスクランブルコードのいずれかを生成する
   ことを特徴とするデータ送信装置。
8. ＣＲＣ符号を付加したパケットを第１から第Ｎ（Ｎは２以上の整数）までのいずれかのスクランブルコードを用いて暗号化して送信するデータ送信装置であって、
   パケットデータにＣＲＣ符号を付加するＣＲＣ付加手段と、
   制御信号に従って第１から第Ｎまでいずれかのスクランブルコードを生成するコード生成手段と、
   ＣＲＣ符号が付加された上記パケットを、上記生成された第１から第Ｎまでのいずれかのスクランブルコードを用いて暗号化する暗号化手段と、
   暗号化された上記パケットを送信する送信手段と
   を備えた
   ことを特徴とするデータ送信装置。
9. ＣＲＣ符号を付加されて第１のスクランブルコードまたは第２のスクランブルコードを用いて暗号化されたパケットを受信して暗号解除するデータ受信装置であって、
   送信された上記パケットを受信する受信手段と、
   第１のスクランブルコードを生成する第１のコード生成手段と、
   第２のスクランブルコードを生成する第２のコード生成手段と、
   受信された上記パケットを上記生成された第１のスクランブルコードを用いて暗号解除する第１の暗号解除手段と、
   受信された上記パケットを上記生成された第２のスクランブルコードを用いて暗号解除する第２の暗号解除手段と、
   第１のスクランブルコードを用いて暗号解除された第１のパケットをＣＲＣによって誤り判定する第１のＣＲＣ判定手段と、
   第２のスクランブルコードを用いて暗号解除された第２のパケットをＣＲＣによって誤り判定する第２のＣＲＣ判定手段と、
   上記第１および第２のパケットのＣＲＣ誤り判定をもとに、上記第１のパケットと第２のパケットのいずれが適切にデコードされたかを判別する判別手段と
   を備えた
   ことを特徴とするデータ受信装置。
10. 請求項９記載のデータ受信装置において、
    上記第１の暗号解除手段は、上記パケットのビット列と、上記第１のスクランブルコードのビット列とを排他的論理和処理する排他的論理和回路であり、
    上記第２の暗号解除手段は、上記パケットのビット列と、上記第２のスクランブルコードのビット列とを排他的論理和処理する排他的論理和回路である
    ことを特徴とするデータ受信装置。
11. 請求項９記載のデータ受信装置において、
    上記第１のコード生成手段は、
    所定の生成多項式に従って構成された第１のフィードバックシフトレジスタ回路と、
    上記パケットのビット列をカウントし、あらかじめ設定された第１のビット長ごとに、所定の巡回符号値を上記第１のフィードバックシフトレジスタ回路に設定する第１のレングスカウンタと
    を有し、
    上記第１のフィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列を上記第１のスクランブルコードとして出力し、
    上記第２のコード生成手段は、
    上記生成多項式に従って構成された第２のフィードバックシフトレジスタ回路と、
    上記パケットのビット列をカウントし、あらかじめ設定された第２のビット長ごとに、上記所定の巡回符号値を上記第２のフィードバックシフトレジスタ回路に設定する第２のレングスカウンタと
    を有し、
    上記第２のフィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列を上記第２のスクランブルコードとして出力する
    ことを特徴とするデータ受信装置。
12. 請求項９記載のデータ受信装置において、
    上記第１のコード生成手段は、
    所定の生成多項式に従って構成された第１のフィードバックシフトレジスタ回路と、
    上記パケットのビット列をカウントし、所定のビット長ごとに、あらかじめ設定された第１の巡回符号値を上記第１のフィードバックシフトレジスタ回路に設定する第１のレングスカウンタと
    を有し、
    上記第１のフィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列を上記第１のスクランブルコードとして出力し、
    上記第２のコード生成手段は、
    上記生成多項式に従って構成された第２のフィードバックシフトレジスタ回路と、
    上記パケットのビット列をカウントし、所定のビット長ごとに、あらかじめ設定された第２の巡回符号値を上記第２のフィードバックシフトレジスタ回路に設定する第２のレングスカウンタと
    を有し、
    上記第２のフィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列を上記第２のスクランブルコードとして出力する
    ことを特徴とするデータ受信装置。
13. 請求項９記載のデータ受信装置において、
    上記第１のコード生成手段は、
    所定の生成多項式に従って構成された第１のフィードバックシフトレジスタ回路と、
    上記パケットのビット列をカウントし、あらかじめ設定された第１のビット長ごとに、あらかじめ設定された第１の巡回符号値を上記第１のフィードバックシフトレジスタ回路に設定する第１のレングスカウンタと
    を有し、
    上記第１のフィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列を上記第１のスクランブルコードとして出力し、
    上記第２のコード生成手段は、
    上記生成多項式に従って構成された第２のフィードバックシフトレジスタ回路と、
    上記パケットのビット列をカウントし、あらかじめ設定された第２のビット長ごとに、あらかじめ設定された第２の巡回符号値を上記第２のフィードバックシフトレジスタ回路に設定する第２のレングスカウンタと
    を有し、
    上記第２のフィードバックシフトレジスタ回路によって生成される巡回符号列の所定のビット列を上記第２のスクランブルコードとして出力する
    ことを特徴とするデータ受信装置。
14. ＣＲＣ符号を付加されて第１から第Ｎ（Ｎは２以上の整数）までのいずれかのスクランブルコードを用いて暗号化されたパケットを受信して暗号解除するデータ受信装置であって、
    送信された上記パケットを受信する受信手段と、
    第１から第Ｎまでのスクランブルコードをそれぞれ生成する第１から第ＮまでのＮ個のコード生成手段と、
    受信された上記パケットを上記生成された第１から第Ｎまでのスクランブルコードをそれぞれ用いて暗号解除する第１から第ＮまでのＮ個の暗号解除手段と、
    第１から第Ｎまでのスクランブルコードをそれぞれ用いて暗号解除された第１から第Ｎまでのそれぞれのパケットを、ＣＲＣによって誤り判定する第１から第ＮまでのＮ個のＣＲＣ判定手段と、
    上記第１から第ＮまでのパケットのＣＲＣ誤り判定をもとに、上記第１から第Ｎまでのいずれのパケットが適切にデコードされたかを判別する判別手段と
    を備えた
    ことを特徴とするデータ受信装置。

Images