TWI412238B - 用以減少在通訊介面中之串音效應的方法及裝置 - Google Patents

Description

用以減少在通訊介面中之串音效應的方法及裝置 相關申請案之引用

本申請案請求根據美國專利法典第119條(35 U.S.C.§ 119)於2006年3月28日提出申請之美國專利臨時申請案第60/786,546號之優先權，該案案名為“Method and Apparatus for Link Operations”，發明人為Gerry R.Talbot,Paul Miranda,Mark D.Hummel,William A.Hughes,以及Larry D.Hewitt，本文中併入該美國專利申請案作為參考。本申請案同時請求根據美國專利法第119條於2006年4月24日提出申請之美國專利臨時申請案第60/745,463號之優先權，該案案名為“Method and Apparatus to Reduce the Effect of Crosstalk in a Communication Interface”，發明人為Gerald R.Talbot以及Paul C.Miranda，本文中併入該美國專利申請案作為參考。

本發明係有關積體電路，且尤係有關積體電路間的資料通訊連結。

在電子系統中的雜訊可能造成訊號偏離其意欲的值或理想值。舉例的雜訊源包括由於同步切換、訊號線間之串音以及由其他來源產生之電磁能量所造成之電源供應跳動(bounce)。訊號線間之串音可能於通訊路徑(例如，印刷電路板上的跡線(trace))係實體位於彼此緊密靠近的範圍內時發生，且可能引入對通訊路徑(亦即，受害者通訊路徑(victim communication path))上的訊號有不利影響的雜訊並且導致電子系統之錯誤的操作。

一種用於減少鄰近通訊路徑間之串音之技術，包括使用加擾(scrambling)函數加擾資料，該加擾函數減少或實質上最小化最糟情況的資料樣式發生在該鄰近通訊路徑上的可能性。在本發明之至少一個實施例中，一種方法包括至少部份基於線性回饋移位暫存器(linear feedback shift register，LFSR)之一個或多個分接(tap)之複數個不同組合中之個別組合而加擾複數個資料位元。該複數個資料位元在複數個鄰近通訊路徑中之對應的通訊路徑上之第一位元時間期間被加擾以供傳輸。

在本發明之至少一個實施例中，一種裝置包括複數個鄰近通訊路徑及與該複數個鄰近通訊路徑相關聯之加擾電路。該加擾電路包括線性回饋移位暫存器(LFSR)及回應於該線性回饋移位暫存器(LFSR)之一個或多個分接之複數個不同組合中之個別組合的複數個邏輯電路。該加擾電路係在複數個鄰近通訊路徑中之對應的通訊路徑上之第一位元時間期間回應於用於傳輸之複數個資料位元中之對應的資料位元，以產生複數個加擾的資料訊號。

參考第1圖，積體電路102與積體電路104藉由示範的通訊連結進行通訊，該通訊連結包括傳送介面110、接收介面114以及通訊路徑106與108，該等通訊路徑分別包括用於時脈訊號(例如，CLK[m：0])、控制訊號(例如，CTL[m：0]))、以及資料訊號(例如，n－位元的指令、位址、或資料，亦即，CAD[n：0]))之個別通訊路徑。那些個別的通訊路徑可能是單端的(single－ended)或不同的通訊路徑。在本發明之至少一個實施例中，位元時間係時脈週期一半的時間，亦即，每一時脈週期(例如，CLK[m：0]之個別時脈週期期間)在對應的通訊路徑上傳輸兩個資料位元(例如，兩個CAD[n：0])位元或兩個CTL[m：0]位元。然而，本文中所教示的內容可調適成具有一個時脈週期時間之位元時間(亦即，每一時脈週期在對應的通訊路徑上傳送一資料位元)或其它適合的位元時間期間。通訊路徑106與108均為單向的，亦即，通訊路徑106提供從積體電路102至積體電路104之路徑，而通訊路徑108提供從基體電路104至積體電路102之路徑。

經由多個位元時間而傳輸穿過通訊路徑106或通訊路徑108之資料可產生資料序列，該資料序列將串音雜訊從鄰近的通訊路徑引入至該等通訊路徑其中之一受擾(victim)路徑。此種串音雜訊可能造成該受擾之通訊路徑錯誤地改變狀態，其改變狀態的原因：使在該受擾通訊路徑上之非轉換訊號進行轉換(例如，在該受擾通訊路徑上之訊號具有與其它鄰近通訊路徑上之轉換訊號之最終狀態相反的狀態)、避免在該受擾通訊路徑上之轉換訊號實際轉換(例如，在該受擾通訊路徑及其它鄰近通訊路徑上之訊號轉換成相反的狀態)或移動訊號轉換出現的時間，此可能造成該接收器不正確的取樣該資料值。因此，串音可影響該接收到之資料眼(data eye)的高度及寬度。

參考第2圖，可使用加擾技術以減少在通訊路徑上的串音效應。示範的傳送介面(如傳送介面202)可包括加擾器電路(scrambler circuit)(例如加擾器電路206)，該加擾器電路於資料被傳輸於通訊路徑前將資料加擾。在傳送介面202之至少一個實施例中，該加擾操作係在其它示範的傳送操作之後(例如，傳送器電路221可執行訊號編碼、訊號位準位移(signal level shift)、或其它適當的訊號處理操作)。該傳送的訊號為示範的接收介面(例如，接收介面204)所接收，而在該資料被解擾器電路(例如，解擾器電路212)解擾前執行示範的接收操作(例如，接收電路223可執行訊號等化、訊號位準位移、訊號解碼、或其它適當的訊號處理功能)。

一種用於減少差動通訊路徑上之雜訊的技術係加擾資料以將串音雜訊引入受擾差動通訊路徑作為共模雜訊(common mode noise)。例如，加擾器電路可將資料加擾用於在差動通訊路徑上的傳輸，該差動通訊路徑根據彼此反向的加擾函數而直接與受擾差動通訊路徑鄰近。藉由使用與該受擾差動通訊路徑上鄰近之通訊路徑上之反向加擾函數，該受擾差動通訊路徑之二通訊路徑(亦即，該反向及非反向之通訊路徑)可被該鄰近通訊路徑所引入之串音雜訊大致均等影響。

而非將該加擾函數應用至鄰近於彼此反向之特定受擾差動通訊路徑之該通訊路徑，相同的效應對鄰近於完全相同的特定受擾通訊路徑之通訊路徑可藉由加擾函數來達成，但是在鄰近於該受擾差動通訊路徑之差動通訊路徑之其中一差動通訊路徑上反轉該差動訊號之極性。因此，鄰近於該受擾差動通訊路徑之通訊路徑所引入之串音雜訊可以是共模雜訊，而可被該接收器拒絕。然而，在至少一個應用中，在印刷電路板上之該鄰近差動通訊路徑的路由可能在這些路徑上導致大量的訊號間之扭曲(skew)，而這些路徑避免此項技術引入串音作為該受擾差動通訊路徑上之共模雜訊。保證引入串音雜訊至受擾差動通訊路徑作為共模雜訊之扭曲規格在一些應用中可能是不切實際的。

另一種提到在鄰近通訊路徑中之串音的技術係加擾資料以對串音雜訊提供統計的減輕。也就是，該加擾操作減少了相較於通訊介面引入串音雜訊之狀況發生的可能性，該通訊介面並不將此加擾操作應用至鄰近的通訊路徑上溝通的訊號。藉由減少或大幅最小化最糟情況之資料樣式發生在該鄰近通訊路徑上的可能性，可大幅減少串音雜訊的效應。與被其它資料樣式耦合至受擾通訊路徑之能量相比，最糟情況之資料樣式就是將大量的能量耦合至受擾通訊路徑的那些資料的樣式。最糟情況的資料樣式之例子係鄰近於特定受擾線路開關之所有線路同時以與該受擾線路之狀態相反的方向的資料樣式。

與其它不使用此加擾技術的介面相比，藉由減少最糟情況之資料樣式發生的可能性而提供此種統計減輕之加擾函數減少該資料眼上之串音效應且增加該資料眼面積。該資料眼可由模式推導(modeling)機率來界定該資料眼為特定的高度及寬度(亦即，對該資料眼之高度及寬度使用機率密度函數(probability density functions)，而模式推導出該資料眼具有特定大小之可能性)。與本發明一致的加擾函數對該等個別的通訊路徑在給定的位元錯誤率或比例(BER)下增加或大幅地最大化結合該等鄰近通訊路徑之個別路徑的資料眼面積。此外，與本發明一致的加擾技術可減少RF干擾。舉例來說，介面可在理想的通訊路徑上傳送重複的NOPs。沒有加擾，該資料序列可產生自該等通訊路徑播放的音調(tones)。在閒置的通訊路徑上所傳送之加擾資料可減少或大幅移除這些音調。

請參考第3圖，傳送介面202包括示範的加擾電路，該加擾電路施行加擾函數，而提供來自串音(例如，加擾器電路206)之統計減輕。LFSR 232係回應於輸入位元之線性回饋移位暫存器(即，LFSR)，該輸入位元係該LFSR之現行狀態的線性函數。該輸入位元係由全部的移位暫存器值(即，分接(tap))之互斥－或(即，xor)之位元所驅動。LFSR之初始值被稱為“種子(seed)”。LFSR的操作係決定論的，亦即，該LFSR所產生連續的值對其下一個狀態是完全由其現行狀態來決定。因為LFSR具有有限數目的可能狀態，因此最終會進入重複的循環。然而，可選取LFSR之回饋函數用以使該LFSR產生出現隨機且具有長週期的連續的位元。如本文中所提到的，該LFSR之“分接”參照該LFSR之個別位元，該LFSR之個別位元被耦合以產生該LFSR之下一狀態，且同樣參照加擾電路206之加擾函數所使用之該LFSR之那些個別的位元。影響LFSR之下一狀態之該位元位置之列表被稱為“分接序列(tap sequence)”。一般而言，LFSR之該tap序列表示為多項式模數(modulo)2(亦即，該多項式之係數必須是1或0)。此稱為“回饋多項式”或特徵多項式(characteristic polynomial)”。該特徵多項式之各項的冪次(power)一般代表“分接位元(tapped bits)”，其從左邊計算。LFSR之最後的位元這裡稱為該LFSR之“輸出”。

參照第4圖，與本文所描述之加擾技術一致的示範LFSR(例如LFSR 232)係23位元之LFSR。在LFSR 232之至少一個實施例中，該分接為第23及第18位元。所產生之LFSR特徵多項式為x ²³ ＋x ¹⁸ ＋1。分接23係與分接18執行xor運算(例如xor 406)，該結果回饋至LFSR之輸入。請注意，該LFSR 232僅供示範而已，且LFSR特徵多項式之選取可依此加擾技術操作的該通訊介面而定。

回頭參照第3圖，LFSR 232個別的分接(例如，LFSR_TAPS)係耦合至邏輯電路251、252、…、259。可選取分接以減少或大幅最小化該鄰近線路上序列間的關聯，並且在各線路上提供足夠的轉換密度以確保時脈及資料回復。該特定的分接對於給定的應用可由任何適當的技術來決定。例如，適合的特徵多項式及相關分接可根據特定的特徵多項式及分接組合來模式推導特定的加擾函數及藉由執行由這些示範的加擾函數所產生該加擾資料樣式間的關聯關係來決定。邏輯電路251、252、…、259(其結合CAD[0]、CAD[1]、....CAD[7]、以及CTL之通訊路徑之個別路徑)在LFSR 232之一個或多個之個別分接之不同的組合上執行邏輯函數。在加擾電路202之至少一個實施例，邏輯電路251、252、…、259執行LFSR 252之兩個分接的互斥或(xor)運算，該xor之結果然後與用於傳輸之個別的資料位元xor運算以形成加擾的資料訊號。然後可編碼(例如，由編碼電路208)該加擾過的資料訊號。在一些情況中，該已加擾及已編碼的訊號然後由傳送器電路(例如傳送器電路220)在個別的通訊路徑上傳送。傳送端電路220可執行訊號位準移位或其它適當的訊號處理操作。

參考第4圖，在加擾器電路202之至少一個實施例中，LFSR 232施行x ³² ＋x ¹⁸ ＋1之特徵多項式。結合CTL通訊路徑之示範邏輯電路259從LFSR 232接收分接13與14(該等分接被xor運算(例如，藉由xor電路402))，上述之結果與該CTL通訊路徑(例如CTL_TX)上傳輸的資料xor運算(例如，藉由xor電路404)以產生加擾的資料(例如，CTL_SCR)，用於更進一步傳送處理及在該CTL通訊路徑上之傳輸。請注意，在其它的應用及/或該通訊介面之架構中，LFSR 232可實施其它的特徵多項式，且加擾電路206可根據分接之其它組合實施加擾函數，以減少或大幅最小化串音雜訊之可能性。

回頭參照第3圖，在本發明之至少一個實施例中，邏輯電路251、252、…、259接收分接及與額外的位元時間有關的資料。例如，邏輯電路251、252、…259可提供結合多個(例如，八個)位元時間之加擾資料給編碼器208。因此，邏輯電路251、252、…、259接收八位元時間之資料(例如，如第5圖中所示，位元時間0至7之分接)的個別分接及輸出八個加擾的位元資料。請注意，LFSR 232必須移位達到處理於一個時脈週期中位元時間的數目，並且可相應地選取分接。例如，為了減少複雜性，額外的位元時間之分接係結合現行LFSR之狀態的狀態，且位元時間0之加擾函數並不包括會要求計算該下一個LFSR狀態之一部份作為額外的位元時間。參照第5圖，加擾器分接的表格包括在一時脈週期中用於處理八位元時間之分接。因此，時間0之加擾函數不包括分接x ¹ 至x ⁷ 且LFSR 232各時脈週期移位8位元。

回頭參照第3圖，接收介面204之接收器電路222可執行訊號均等化、訊號位準移位、雜訊減少、或經由通訊路徑CAD[0：7]及CTL所接收的訊號上之其它適當的訊號處理函數。解碼器電路210執行編碼器電路208所執行之編碼操作之反向操作。所接收到(和在一些情況中解碼)之加擾訊號然後被邏輯電路261、262、…269接收，該等邏輯電路執行加擾電路206所執行之加擾操作之反向操作之個別的解擾操作。因此，解擾器電路212包括LFSR 242，乃是LFSR 232之另一範例(亦即，LFSR 242如LFSR 232實施相同的多項式)。

此外，LFSR 232及LFSR 242係同步的，亦即，他們開始具有相同的種子值，且被操作成具有相同的狀態，並且對特定的位元時間提供相同的輸出。此同步作用一般使用任何適當的同步技術在介面之訓練期間發生(在該通訊路徑之資料傳輸前)。在本發明之至少一個實施例中，LFSR 232及242在各值重設或介面中斷後以預定的值(例如，全部1)初始化。LFSR 232及242保留此預定值直到訓練序列結束為止。LSFR 232及242開始移位，第一次介面使用加擾(例如，介面送出第一位元時間)。因此，解擾器電路212之邏輯電路261、262、…269根據第5圖之表格相對於特定的位元時間接收LFSR分接(具有與加擾器電路206相同的狀態)。因此，藉由xor運算該接收到之加擾資料與和特定的位元時間及通訊路徑相關聯之分接的組合，該資料被解擾器212所回復。請注意，初始化及同步程序為特定的實施方式且可依特定的介面通訊協定來決定。

請參照第6圖，在至少一個實施例中，傳送接面602包括加擾器電路606，該加擾器電路606施行加擾函數，而提供來自串音之統計的減輕。個別的LFSR之輸出(例如，LFSR_0、LFSR_1、…、LFSR_7、以及LFSR_C)係被耦合而與該等資料位元CAD_TX[0]、CAD_TX[1]、…、CAD_TX[7]之個別的位元xor運算、且CTL_TX、LFSR_0、LFSR_1、…LFSR_7以及LFSR_C實施多項式函數，該多項式函數被選取以提供來自串音的統計減輕，如以上關於第3至5圖所述。在本發明之至少一個實施例中，LFSR_0、LFSR_1、…、LFSR_7以及LFSR_C實施相同的多項式函數，但被初始化具有不同的種子值。該種子值被選取以減少或大幅最小化在通訊路徑CAD[0]、CAD[1]、…、CAD[7]以及、CTL上之串音。

該加擾及在一些情況中編碼之訊號(例如，由編碼器電路208所編碼之訊號)在個別的通訊路徑上可被傳送器電路(例如，傳送器電路620)傳送，而執行適當的訊號處理操作。接收介面604之接收器電路622可在經由通訊路徑CAD[0：7]及CTL之接收的訊號上執行訊號等化、訊號位準移位、雜訊減少、或其它適當的訊號處理函數。解碼器電路610執行由編碼器電路608所執行編碼操作之反向的操作。該接收(及在一些情況中解碼)之加擾訊號然後與個別之LFSR_0、LFSR_1、…、LFSR_7、以及LFSR_C之輸出執行xor運算，這些都是加擾器電路606之LFSR_0、LFSR_1、…、LFSR_7、以及LFSR_C之範例(亦即，在該加擾器電路中之LFSR_0、LFSR_1、…、LFSR_7、以及LFSR_C實施如同在該解擾器電路中之LFSR_0、LFSR_1、…、LFSR_7、以及LFSR_C之相同的多項式，且在該加擾器電路及解擾器電路中之這些LFSR之個別的LFSR係用相同的種子值來初始化)。

除此之外，於加擾器電路606中之LFSR_0、LFSR_1、…、LFSR_7、以及LFSR_C與解擾器電路612中的LFSR_0、LFSR_1、…、LFSR_7、以及LFSR_C之個別的LFSR同步化，也就是說該等LFSR之個別的LFSR接收相同的種子值且被操作以對特定的位元時間提供相同的輸出。此同步一般使用任何適當的同步技術在該介面之訓練序列期間發生(在資料傳輸在該通訊路徑之前)。藉由將該接收到之加擾資料於特定的位元時間與關聯的LFSR之輸出執行xor運算，解擾器電路612可回復該資料。因此，解擾器電路612執行加擾器電路606所執行加擾操作之反向的解擾操作，且解擾器電路612回復加擾器電路606所加擾之資料。

本發明於本文中所述及的說明係示範性的，且不是要限制如以下之申請專利範圍所述及之本發明之範疇。例如，雖然本發明已在實施例中說明，其中，資料係從一個積體電路之傳輸介面傳送出跨過複數個鄰近的通訊路徑送至另一積體電路之接收介面，在此技術領域之具有通常技藝者將會瞭解，本文中的教示可利用於迴路模式中，資料係從積體電路之傳送介面傳輸至相同的積體電路之接收介面。本文中所揭露之實施例的變化及修改，在不脫離本發明如以下的申請專利範圍所述及之範疇及精神下可根據本文提到之說明來完成。

102、104．．．積體電路

106、108．．．通訊路徑

110、202．．．傳送介面

114、204、604．．．接收介面

206、606．．．加擾器電路

208、608．．．編碼器電路

210、610．．．解碼器電路

212、612．．．解擾器電路

220、221、620．．．傳送器電路

222、622．．．接收器電路

223．．．接收電路

232、242．．．回饋移位暫存器

251、252、253、254、255、256、257、258、259、261、262、263、264、265、266、267、268、269．．．邏輯電路

402、404．．．電路

406．．．xor運算

602．．．傳送接面

藉由參考附加的圖式，可更佳瞭解本發明，並且其許多的目的、特徵、以及優點對熟悉此項技藝者能夠了解。

第1圖顯示藉由與本發明之一個或多個實施例一致之通訊連結耦合之兩個積體電路裝置的方塊圖；第2圖顯示與本發明之一個或多個實施例一致之示範的通訊連結之部份的方塊圖；第3圖顯示與本發明之一個或多個實施例一致之示範的通訊連結之部份的方塊圖；第4圖顯示與本發明之一個或多個實施例一致之示範的線性回饋移位暫存器(LFSR)之方塊圖；第5圖顯示第4圖之LFSR之示範的分接，其係用來對傳輸在複數個通訊路徑之個別路徑上的複數個位元時間的資料產生加擾樣式，且與本發明之一個或多個實施例一致；以及第6圖顯示與本發明之一個或多個實施例一致之示範的通訊連結之部份的方塊圖。

在不同圖式中使用相同元件符號表示類似或相同的項目。

202．．．傳送介面

204．．．接收介面

206．．．加擾器電路

208．．．編碼器電路

210．．．解碼器電路

212．．．解擾器電路

220、221．．．傳送器電路

222．．．接收器電路

223．．．接收電路

232、242．．．回饋移位暫存器

251、252、253、254、255、256、257、258、259、261、262、263、264、265、266、267、268、269．．．邏輯電路

Claims (19)

1. 一種用以減少在通訊介面中之串音效應的方法，包括下列步驟：至少部份基於線性回饋移位暫存器(LFSR)之一個或多個分接之複數個不同組合中的個別組合來加擾複數個資料位元，該複數個資料位元在複數個鄰近通訊路徑中之對應的通訊路徑上之第一位元時間期間被加擾以用於傳輸，其中，相對於該複數個鄰近通訊路徑中之單獨通訊路徑為來自該複數個之鄰近通訊路徑中其它通訊路徑之串音的受害者，該一個或多個分接之複數個不同組合實質上最小化最糟情況的資料樣式發生在該複數個鄰近通訊路徑上之可能性。
2. 如申請專利範圍第1項之方法，其中，該LFSR包含23個分接且代表多項式函數x ²³ +x ¹⁸ +1。
3. 如申請專利第1項之方法，其中，該一個或多個分接之複數個不同組合中之單獨組合包含該LFSR之兩個單獨的分接之互斥或運算。
4. 如申請專利範圍第1項之方法，其中，該LFSR包含23個分接，該複數條傳輸線包含9條傳輸線，且該一個或多個分接之複數個不同組合包含分接13和18、分接10和17、分接12和16、分接8和16、分接9和15、分接9和18、分接11和13、分接11和14、以及分接13和14之邏輯函數。
5. 如申請專利範圍第1項之方法，其中，加擾該複數個資料位元包含將該複數個資料位元中之個別資料位元以該複數個不同組合中之對應的組合執行互斥或運算。
6. 如申請專利範圍第1項之方法，進一步包括：與加擾該複數個資料位元同時加擾與該第一位元時間後之至少一額外的位元時間相關聯之至少一額外的複數個資料位元，其中，加擾該額外的複數個位元係至少部份基於對應於該額外的位元時間之該LFSR之該一個或多個分接之複數個不同組合中之單獨組合，該額外的複數個資料位元在該複數個鄰近通訊路徑中之對應的通訊路徑上的該額外位元時間期間被加擾以用於傳輸。
7. 如申請專利範圍第1項之方法，進一步包括：至少部份基於該一個或多個分接之複數個不同組合中之個別組合解擾複數個訊號，該一個或多個分接之複數個不同組合由該LFSR之另一範例產生，該複數個訊號係與該複數個鄰近通訊路徑中之對應的通訊路徑相關聯，且在該第一位元時間期間被解擾，從而回復該複數個資料位元。
8. 如申請專利範圍第7項之方法，進一步包括：使該LFSR與該LFSR之另一範例同步，其中，該加擾係在第一積體電路執行，而該解擾係在第二積體電路執行，該第一積體電路藉由該複數個鄰近通訊路徑而耦合至該第二積體電路。
9. 一種用以減少在通訊介面中之串音效應的方法，包括下列步驟：至少部份基於線性回饋移位暫存器(LFSR)之一個或多個分接之複數個不同組合中的個別組合來加擾複數個資料位元，該複數個資料位元在複數個鄰近通訊路徑中之對應的通訊路徑上之第一位元時間期間被加擾以用於傳輸，其中，該LFSR包含23個分接，該複數條傳輸線包含9條傳輸線，且該一個或多個分接之複數個不同組合包含分接13和18、分接10和17、分接12和16、分接8和16、分接9和15、分接9和18、分接11和13、分接11和14、以及分接13和14之邏輯函數。
10. 一種用以減少在通訊介面中之串音效應的裝置，包括：複數個鄰近通訊路徑；以及與該複數個鄰近通訊路徑相關聯之加擾電路，該加擾電路包括：線性回饋移位暫存器(LFSR)；以及複數個邏輯電路，該複數個邏輯電路回應於該LFSR之一個或多個分接之複數個不同組合中之個別組合，以及在複數個鄰近通訊路徑中之對應的通訊路徑上之第一位元時間期間回應於用於傳輸之複數個資料位元中之對應的資料位元以產生複數個加擾的資料訊號，其中，相對於該複數個鄰近通訊路徑中之單獨通訊路徑為來自該複數個鄰近通訊路徑中之其它通訊路徑之 串音的受害者，該等分接之複數個不同組合實質上最小化最糟情況的資料樣式發生在該複數個鄰近通訊路徑上之可能性。
11. 如申請專利範圍第10項之裝置，進一步包括：與該複數個鄰近通訊路徑相關聯之解擾電路，其中，該解擾電路包括：該LFSR之額外的範例；以及複數個邏輯電路，該複數個邏輯電路回應於複數個訊號中之個別訊號以及回應於該一個或多個分接之複數個不同組合中之個別組合，該一個或多個分接之複數個不同組合係由該LFSR之額外的範例產生，該複數個訊號係與該複數個鄰近通訊路徑中之對應的通訊路徑相關聯且在該第一位元時間期間被解擾，從而回復該複數個資料位元。
12. 如申請專利範圍第10項之裝置，其中，該LFSR包括23個分接且代表多項式函數x ²³ +x ¹⁸ +1。
13. 如申請專利範圍第10項之裝置，其中，該一個或多個分接之複數個對應之不同組合中之單獨組合包含該LFSR之兩個不同分接之互斥或運算。
14. 如申請專利範圍第10項之裝置，其中，該LFSR包含23個分接，該複數條傳輸線包含9條傳輸線，且該一個或多個分接之複數個不同組合包含分接13和18、分接10和17、分接12和16、分接8和16、分接9和15、分接9和18、分接11和13、分接11和14、以及分接 13和14之邏輯函數。
15. 如申請專利範圍第10項之裝置，其中，該加擾電路係至少部份基於該LFSR之該一個或多個分接之複數個不同組合中對應於該第一位元時間後之至少一額外的位元時間之單獨組合，而與加擾該複數個資料位元同時加擾與該額外的位元時間相關聯之至少一額外的複數個資料位元，該額外的複數個資料位元在該複數個鄰近通訊路徑中之對應的通訊路徑上的該額外的位元時間期間被加擾以用於傳輸。
16. 一種用以減少在通訊介面中之串音效應的裝置，包括：複數個鄰近通訊路徑；以及與該複數個鄰近通訊路徑相關聯之加擾電路，該加擾電路包括：線性回饋移位暫存器(LFSR)；以及複數個邏輯電路，該複數個邏輯電路回應於該LFSR之一個或多個分接之複數個不同組合中之個別組合，以及在複數個鄰近通訊路徑中之對應的通訊路徑上之第一位元時間期間回應於用於傳輸之複數個資料位元中之對應的資料位元以產生複數個加擾的資料訊號，其中，該LFSR包含23個分接，該複數條傳輸線包含9條傳輸線，且該一個或多個分接之複數個不同組合包含分接13和18、分接10和17、分接12和16、分接8和16、分接9和15、分接9和18、分接11和13、分接11和14、以及分接13和14之邏輯函數。
17. 一種用以減少在通訊介面中之串音效應的裝置，包括：用於耦合第一積體電路至複數個鄰近通訊路徑的機構；以及用於在該複數個鄰近通訊路徑中之對應的通訊路徑上加擾複數個資料位元以用於傳輸之機構，以相對於該複數個鄰近通訊路徑中之單獨通訊路徑為來自該複數個鄰近通訊路徑中之其它通訊路徑之串音的受害者，而實質上最小化最糟情況的資料樣式發生在該複數個鄰近通訊路徑上之可能性，其中，該用於加擾之機構係至少部份基於線性回饋移位暫存器(LFSR)多項式函數之複數個範例的個別輸出而加擾複數個資料位元，該LFSR之單獨範例以複數個不同種子值中之個別種子值而被初始化。
18. 如申請專利範圍第17項之裝置，其中，該用於加擾之機構係至少部份基於線性回饋移位暫存器(LFSR)之一個或多個分接之複數個不同組合中之個別組合而加擾複數個資料位元，該複數個資料位元在複數個鄰近通訊路徑中之對應的通訊路徑上的第一位元時間期間被加擾以用於傳輸。
19. 如申請專利範圍第17項之裝置，進一步包括：用於回復來自由該用於加擾之機構所產生的訊號之該複數個資料位元之機構。