TWI421699B - 用於高速雙向發信號之非對稱控制方法及系統 - Google Patents

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Description

用於高速雙向發信號之非對稱控制方法及系統
本發明係有關於通訊連結，且特別是有關於透過雙向連結之通訊。
許多系統運用傳統的高速雙向發信號架構，其中控制透過通道所發送之信號的振幅及相位之工作可在通訊連結之各端間被平均分配。在此種系統中，該連結之控制可以是對稱的，使得在該連結之各端之傳送器(transmitter)及接收器可包括非常類似之功能。
一種此種系統之例子可以是記憶體系統，其中有可能是複雜的主(master)裝置(例如，記憶體控制器)以及較簡單之次(slave)裝置(例如，記憶體裝置)。雙向資料傳輸會對應於傳輸至該次裝置時之寫入資料及自該次裝置傳輸出時之讀取資料。
為了使資料傳輸能以高速資料傳輸速率(high data rates)出現，可在雙向資料匯流排之各端的接收器中執行時脈相位復原功能。對具有顯著高頻耗損或反射之通道而言，可等化該通道以防止由於符碼間干擾(inter－symbol interference,ISI)之效應而造成資料眼閉合(data eye closure)。除此之外，具有高速資料傳輸速率之連結還可能具有顯著的位元錯誤出現的可能性。因此，一般係安裝錯誤偵測之裝置。如上所述，傳統上在該連結之兩端執行這些功能。然而，在維持行進於兩方向之資料波形之類比屬性之控制時，可能需要簡化次裝置。
本發明揭露包括高速雙向發信號之非對稱控制之系統的各種實施例。在一個實施例中，例如，該系統包括次裝置(slave device)及透過複數個雙向資料路徑耦接到該次裝置之主裝置(master device)。該主裝置可控制該主裝置與該次裝置之間之資料傳輸。更特別的是，該主裝置根據透過一個或多個單向資料路徑從該次裝置接收之資訊而在適應地修改接收器特性後可適應地修改傳送特性。
在一個實施例中，該資訊可包括循環冗餘碼(cyclic redundancy code,CRC)資訊，該CRC資訊對應於經由該雙向資料路徑由該主裝置所發送之資料。除此之外，該主裝置可取決於該CRC資訊適應地修改該主裝置之接收器樣本時脈之相位校準。
在另一實施例中，該資訊可包括資料眼資訊(data eye information)，該資料眼資訊對應於在該複數個雙向資料路徑上由該次裝置所接收之資料信號轉換之邊緣位置(edge position)。該主裝置可取決於該CRC資訊及該資料眼資訊而經由該複數個雙向資料路徑來適應地修改該主裝置所傳送之資料的相位校準。
在又一實施例中，該主裝置可傳送預定圖樣(predetermined pattern)給該次裝置，並且根據該對應的CRC資訊及該資料眼資訊，對該複數個雙向資料路徑之各路徑適應地修改該主裝置內之資料路徑等化係數(data path equalization coefficient)。
茲參考第1圖，其係顯示包括雙向資料傳輸之非對稱控制之系統的一個實施例之方塊圖。系統10包括主控制器(master controller)105，該主控制器105經由複數個信號路徑及連接器150而與次裝置110A至110n耦接。如圖所示，該信號路徑包括雙向(birdir)資料路徑114、命令路徑116、以及循環冗餘碼(CRC)與眼統計資訊(eye statistic information)路徑112。請注意，次裝置110n係意欲說明可被使用之次裝置之任何數字。同時請注意，包括具有數字及字母之參考元件符號之組件僅與該元件符號關聯而已。例如，次裝置110A可適當參照為次裝置110。
在該例示的實施例中，主控制器105包括傳送單元106、接收單元107、以及同時與該傳送單元106及接收單元107耦接之控制單元108。在一個實施例中，系統10可以是記憶體次系統的範例。確切的說，例如主控制器105可以是記憶體控制器，而次裝置110A至110n可以是在記憶體裝置之動態隨機存取記憶體(DRAM)類內裝置的記憶體裝置。確切的說，連接器150可以是例如在記憶體模組上找到的連接器，該記憶體模組包括例如次裝置110之複數個記憶體裝置。此外，命令路徑116可輸送位址及控制資訊，且該雙向資料路徑114可以雙向輸送資料。CRC與眼統計路徑112可從次裝置110輸送CRC資訊至主控制器105。如以下結合第2圖之說明所作之更詳細的描述，CRC與眼統計路徑112亦可輸送次裝置110所產生之資料信號相位資訊。請注意一般而言，系統10可代表運用雙向資料路徑之任何類型之系統。
在一個實施例中，儘管可使用任何數目之信號路徑，然而CRC與眼統計路徑112可包括兩個信號路徑。該雙向資料路徑114可包括一些八位元(位元組寬(byte－wide))之資料路徑。例如，全資料路徑可以是64位元寬，但可將該資料路徑劃分成數個位元組大小的組成份，該全資料路徑可包括任何數目之資料位元，且可被劃分成不同大小之組成份。
如上所述，許多傳統之系統藉由例如在兩種通訊裝置中安裝如時脈相位復原、通道等化、錯誤偵測之控制功能來控制高速雙向通訊。然而，如以下之詳述，可簡化次裝置110。明確的說，主控制器105可包括控制功能，該控制功能可動態與適應地調整已傳送資料之信號特徵(例如，相位及等化、以及電壓偏移(voltage offset)等)以使次裝置110能夠正確讀取根據從次裝置110所接收到資訊的資料。除此之外，主控制器105可調整內部接收器之特徵以使主控制器105能接收次裝置110所發送之資料。
特別是，在高速資料傳輸速率下，在匯流排中對不同信號之傳輸路徑中的延遲之不確定性需要該接收器之樣本時脈之每位元相位調整。為避免在次裝置110中使用此電路，主控制器105可調整其已傳送信號之相位而與該次裝置內部所產生之樣本時脈一致，因而避免了該次裝置的複雜移相電路(phase shifting circuits)。
因此，傳送單元106接收來自次裝置110之資訊，該次裝置110可用來調整其傳送相位。明確的說，次裝置110可包括眼統計與CRC產生邏輯118，該眼統計與CRC產生邏輯118可藉由使用相位偵測器(顯示於第2圖)累積有關資料轉換之邊緣位置的統計，該相位偵測器有時稱為“碰-碰相位偵測器(bang-bang phase detector)”。可將此偵測器之早到/晚到信號加以整合且經由該單向CRC信號路徑112發送到主控制器105。在一個實施例中，次裝置110可對各接收之“位元傳巷(bit lane)”或資料路徑發送此資訊給主控制器105。
此外，在高速資料傳輸速率下，次裝置110或主控制器105接收到位元錯誤之機率係有意義的。因此，可能需要用錯誤偵測碼保護傳送，此將健全偵測在受保護的區塊(block)內多個位元錯誤。當在任一方向之連結上偵測到錯誤時，主控制器可藉由重試該操作來更正該錯誤。
在一個實施例中，可用CRC碼提供多個位元錯誤偵測。特別是，如第2圖所示，為簡化該次裝置的邏輯運算並且回報錯誤給主控制器105，次裝置110根據其產生的資料或其接收的資料計算CRC。因此，為回傳該CRC資訊給主控制器105，可使用一個或多個單向CRC信號路徑112。如第2圖所示，CRC產生單元230根據其內部資料計算該CRC，且將該CRC資料回送給主控制器105。
在一個實施例中，可計算該CRC資訊，並且與自次裝置110傳送至主控制器105之資料平行傳送，使得該CRC在其抵達主控制器105時，該CRC在其保護的資料區塊(data block)之同時可使用。
請注意，從主控制器105到次裝置110的傳輸會由於次裝置110內部接收資料、計算CRC以及將該計算結果發送給主控制器105而有一些固有延遲。然而，如以下結合第5圖之說明所作之更進一步的描述，此種延遲可在寫到讀(write－to－read)與讀到寫(read－to－write)匯流排轉換之資料匯流排上插入間隔(gap)來重疊。
請參閱第2圖，其係例示第1圖之次裝置之一個實施例之更詳細態樣的圖。次裝置110包括含有資料輸入緩衝器209之邏輯118，該緩衝器209係與雙向資料路徑114之一個信號路徑及正反器(flip－flops,FF)208之輸入端耦接。該正反器208之輸出端係與次核心邏輯255耦接。次核心邏輯255之資料輸出信號也與正反器206之輸入端耦接。該正反器206之輸出端與資料輸出緩衝器耦接，該資料輸出緩衝器係與相同之信號路徑耦接。該正反器207之輸入端亦與雙向資料路徑114之信號路徑耦接。該正反器207之輸出端係與眼計算單元225耦接。該眼計算單元225之輸出係與多工器250之一個輸入端耦接。該資料輸入與資料輸出信號亦均與CRC單元230耦接，該CRC單元230之輸出端係依次與該多工器250之另一輸入端耦接。多工器250之輸出端與正反器205之輸入端耦接。該正反器205之輸出端與緩衝器211耦接，該緩衝器211耦接至CRC與眼統計信號路徑112之一個信號路徑耦接。次樣本時脈信號與正反器205至208之各時脈輸入端耦接。
在該例示的實施例中，正反器207與正反器208在該資料信號之邊緣及中央處分別對緩衝器209之輸出端之類比電壓信號取樣。這兩個樣本信號係為眼計算單元225之輸入信號，其可計算有關該收到資料眼之各種統計。為了調整主控制器105所傳送資料之相位，每一邊緣轉換(edge transition)可在眼計算單元225內之計數器/暫存器(register)226中累積。在一個實施例中，早到與晚到之邊緣分別遞增與遞減暫存器226，其可對該傳送資料之相位提供比例索引(scaled index)。如以下更進一步描述，也可累計附加的統計以調整傳送器(transmitter)等化及主控制器105之輸入接收器偏移(offset)調整。
在一個實施例中，相位資訊累積所接收到之各資料位元轉換。此相位資訊在每一資料路徑的基礎上可累積超過十六位元叢發(burst)。暫存器226可以是四位元之計數器，該計數器取決於該轉換為晚到或早到而可遞增或遞減。次裝置110可以經十六位元叢發將每資料路徑單一位元回送給主控制器105以指示該四位元計數器值為正值或負值。在接收到該轉換錯誤資訊後，控制單元108可更進一步整合此轉換資訊以控制該已傳送資料之相位。明確的說，傳送單元106可調整或修改該已傳送資料的相位直到次裝置110鎖住該資料為止。
如上所述，主控制器105可調整接收器電路以正確接收次裝置110所送出的資料。在一個實施例中，接收單元107包括樣本時脈調整邏輯104，該樣本時脈調整邏輯104可包括碰-碰相位偵測器而類似於第2圖所顯示之相位偵測器。明確的說，當主控制器105在接收來自次裝置110之資料時，接收單元107可使用碰-碰相位偵測器以調整其本身局部樣本時脈而能最佳化接收次裝置110所傳送的資料。以下將結合第3圖之說明作更詳細的描述。
除了該已傳送資料的相位調整以及在接收單元107內該接收樣本時脈之調整外，還可能需要將資料路徑通道等化。特別是，由於該通道之高頻率的損失及/或可能因接到相同通道(如第1圖所示)之多個次裝置110所引起之反射，所以可能需要等化資料路徑。該資料路徑之等化可將在次裝置110之接收器邏輯中的眼開口最佳化。因此，在一個實施例中，傳送單元106包括相位及等化單元103，其運用具有複數個係數之有限脈衝響應(finite impulse response,FIR)濾波器以驅動其輸出數位-到-類比轉換器階段。
在一個實施例中，該FIR濾波器之係數可被訓練或適應地修改成用於各單獨資料路徑之特徵。為允許該傳送單元106調整其等化，主控制器105接收來自次裝置110之錯誤資訊，該錯誤資訊對應於在次裝置110之各輸入端看到之ISI。
為簡化或減少在次裝置110內所需的邏輯，傳送單元106內之等化器單元103也可使用在次裝置110內之邏輯118，該邏輯118取樣資料相位以判定其等化該通道情況如何。為使次裝置110能夠產生所收到之眼振幅(eye amplitude)之錯誤值，主控制器105發送可能造成次裝置110改變其輸入接收臨界一些偏移量之命令給次裝置110。可選擇此偏移，使得已正確等化之通道有大約50%的誤差率，並且此50%之誤差率之偏差可指示主控制器105在傳送單元106內執行之等化過程中的錯誤。替代地，如第2圖所示，主控制器105可提供接收臨界值，其係藉由將該接收臨界值經由介面的另一信號路徑直接提供給次裝置110。
在一個實施例中，主控制器105可發送十六位元之資料塊，而次裝置110報告此目前十六位元資料塊之第十五位元所取樣的值。主控制器105可對除了該第十五位元之本資料塊內之所有資料位元發送隨機資料，該隨機資料可以是被選來搭配次裝置110使用於其接收器內之偏移值的預定值。因為主控制器105知道正在傳送什麼資料值，所以主控制器105可在每一係數的基礎上使用這些資料值以調整各係數的值，其中該各係數的值係取決於次裝置110所回傳之錯誤位元之記號而定。舉例來說，藉由使用例如記號－記號最小平均方差(sign－sign LMS)適應地演算法之演算法然後訓練發送係數(transmit coefficient)。該欲訓練之係數的數字可以是該通道之脈衝響應之後端長度的函數。
在一個實施例中，主控制器105可使用四分路(tap)決策回饋等化器(decision feedback equalizer,DFE)以修正在該通道之傳輸響應中含有零的脈衝響應，該通道之傳輸響應可包括由於多接點資料匯流排(multi－drop data bus)所造成之次裝置阻塞(stubs)之反射。然而，可思考其它實施例，例如可用其它數目之分路以涵蓋可能因通道之往返(round trip)所造成之任何反射。
第3圖係描述顯示於第1與第2圖之實施例之操作的流程圖。尤其是如上所述，可配置主控制器以適應地調整其傳送及接收特性，使得該主控制器可傳送可被該次裝置正確接收之資料，且該主控制器可正確接收該次裝置所發送的資料。
共同參考第1至第3圖，且從第3圖之方塊300開始，在重新啟動(reset)或電源開啟之情況後，可訓練該主控制器105之接收單元107接收CRC路徑112之至少兩個資料路徑。因此，主控制器105寫入已知的第一訓練圖樣給次裝置110內之預定位置(方塊305)。為回應該寫入，次裝置110根據經由CRC路徑112所接收的資料產生及發送CRC。主控制器105接收該CRC並且判定是否該接收單元107鎖定該CRC資料(方塊310)。若該主控制器非鎖定該CRC資料，則控制單元108可能造成該接收單元103之相位及等化被調整(方塊311)且該寫入圖樣被重新發送(方塊305)。
當主控制器105判定該接收單元107係鎖定該CRC資料時(方塊310)，主控制器105嘗試訓練該傳送單元106發送該次裝置110能正確接收的資料。特別是，主控制器105發送第二訓練圖樣給次裝置110(方塊315)。在一個實施方式中，該第二訓練圖樣可以是一種不需資料路徑被等化之圖樣。舉例來說，可使用例如11001100b之圖樣。根據從次裝置110所接收之CRC資料與邊緣統計，主控制器105判定是否該次裝置係正確鎖定該寫入資料(方塊320)。若該主控制器105判定該次裝置非鎖定該資料，則控制單元108可能造成該已傳送資料的相位被調整，且要重送該圖樣(方塊315)。
然而，若CRC及眼統計資訊指示該次裝置110係鎖定該已傳送資料(方塊320)，則主控制器105可能嘗試等化該雙向路徑資料114之資料路徑。在一個實施例中，主控制器105經由雙向資料路徑114發送第三訓練圖樣給次裝置110(方塊325)。在一個實施方式中，該第三圖樣可能是更隨機化的圖樣。再一次，根據所接收到之CRC資料，主控制器105可判定是否多分路前饋式等化器(feed forward equalizer,FFE)之係數係收斂(方塊330)。此外，該已傳送資料之相位校準可在該係數之調整期間移動，因此亦可重新檢查該相位，且使用訓練圖樣2來調整(方塊335與340)。因此，如圖所示，主控制器105可適應該係數並且反覆追蹤該相位，直到兩者係數已收斂，且該已傳送資料相位被校準(方塊330)。
一旦已校準該傳送資料相位且已等化該傳送資料路徑，可調整接收單元107之特徵且訓練成在該雙向資料路徑114上可靠地接收資料。因此，主控制器105傳送第四圖樣以儲存至例如該次裝置110內之儲存位置(未圖示)(方塊345)。主控制器105從次裝置110執行第四圖樣之後續的讀取。因為該圖像係已知的，控制單元108可能造成接收單元106之相位及等化調整成可信賴接收次裝置110所發送的資料(方塊350)。若主控制器105判定該接收單元未被訓練(方塊355)，則主控制器105可開始該圖樣資料之更進一步讀取，且可作進一步調整(方塊350)。一旦訓練過該接收單元106，則系統10在主控制器105可執行讀取及寫入次裝置110期間可開始正常操作。
繼續進至方塊361，在系統10之正常操作期間，相位可能漂移(drift)。只要有讀取及寫入發生且資料在該資料路徑上傳送，該相位校準可被主控制器105持續檢查。然而，匯流排流量中大的間隔可允許漂移的相位不被偵測到。明確的說，若在讀取與寫入上有超過預定時間量之間隔，則主控制器105可開始虛擬寫入及讀取循環以保持該訓練過之傳送單元106及接收單元107之相位。
尤其是，在一個實施例中，控制單元108可使用例如計時器來測量連續讀取間及連續寫入間之經過時間(方塊362)。若寫入計時器(timer)到期(expire)(在兩寫入間經歷太多時間)(方塊363)，則控制單元108可能造成一個或多個虛擬寫入循環發生，其包括寫入第二訓練圖樣至次裝置110。根據所接收到之CRC及眼統計，控制單元108可能造成傳送單元106之相位被調整(方塊365)。
同樣地，若讀取計時器到期(在兩讀取間經歷太多時間)(方塊366)，控制單元108可能造成一個或多個虛擬讀取循環發生，其包括自次裝置1110讀取第四訓練圖樣。控制單元108可造成接收單元107之相位被調整(方塊367)。一旦訓練過或檢查過，即可正常進行如方塊361之操作。請注意，在其它實施例中，主控制器105可依據除了經時計時器(elapsed timer)外之諸因素開始虛擬讀取及寫入循環。例如，主控制器105可根據接收到之資料或CRC位元之誤差率開始重新訓練該傳送單元106及接收單元107。
次裝置輸入偏移修正
藉由改變使用於次裝置110之接收器之偏移的極性，主控制器105可判定如取樣於十六位元叢發之第十五位元在邏輯1對邏輯0之誤差範率圍內是否有任何偏壓。此偏壓可指示次裝置110之接收器之輸入偏移。主控制器105藉由移動其已傳送之波長往上或往下可補償該偏移。在一個實施例中，傳送單元106可修正次裝置接收器之輸入偏移達到±50mV。
資料加擾(Data scrambling)
當經由耗損性通道以高速資料傳輸速率傳輸資料時，某些資料圖樣比他資料圖樣具有更高機率產生位元錯誤。此外，大部分有興趣的通道係由多個平行金屬線組成，該多個平行金屬線在匯流排的資料路徑間可呈現顯著的串訊(crosstalk)。該串訊可因印刷電路板上之平行導線間之耦接、經由陣列、連接器、封裝件、插座等的耦接來產生。同樣地，在單端切換系統(single ended switching system)之情況，串訊可能是多個輸出同時切換的結果。
請參照第4圖，例示第1圖之系統的一個實施例之方塊圖，包括所顯示的加擾邏輯(scrambling logic)。請注意，除了以下所描述之功能，第4圖之主控制器105可包括第1圖之主控制器105之所有功能。同樣的，第4圖之次裝置110也可包括第1圖之次裝置110之所有功能。然而，為了簡化起見，該功能不會在此重複。因為所傳輸的資料並不保證是隨機的，有可能在受擾線(victim line)及其顯著的干擾者(aggressor)上傳輸病態壞的資料圖案(pathologically bad data pattern)。為避免此造成在該連結之位元錯誤率上不需要的增加，在各路徑上之資料可擾亂。在一個實施方式中，該資料可藉由使用互斥－或(exclusive－OR,XOR)功能來結合虛擬隨機二進位序列(pseudo random binary sequence,PRBS)之輸出。
在一個實施例中，主控制器105及次裝置110可包括完全相同的PRBS產生器，該PRBS產生器可在訓練期間開始。根據資料流之方向，該連結之一端用已知的PRBS加擾該資料，而另一端用其局部的PRBS產生器進行解擾(de－scramble)資料。因此，主控制器105包括加擾/解擾405，其中該加擾/解擾405含有與XOR區塊415耦接之PRBS產生器410。同樣的，次裝置110包括加擾/解擾430，該加擾/解擾430含有與XOR區塊440耦接之PRBS產生器435。
為了避免資料路徑間的相互關聯，各路徑可用不同的PRBS加擾，從而在頻率域中有效散佈任何病態壞的串訊資料圖樣，並且允許其效應以常態分佈來統計評估。加擾該資料也可幫助確保所產生之資料圖案在該頻譜域上係光譜白(spectrally white)，使得該LMS適應地演算法對可被適應地之任一分路係數不會具有任何統計偏差。
在一個實施例中，為了將實施成本最小化，各該PRBS產生器410與435可從含有多個分路之主控制器之PRBS產生器來實施。不同的產生器分路可用來自各資料路徑之資料而互斥或(XOR)得出以產生每一路徑非重疊之PRBS。可選擇諸分路以將各路徑上所使用序列間之差異最大化。
在次裝置110可以是記憶體裝置的實施例中，可將資料以加擾狀態儲存，因而避免加擾於該記憶體裝置中的實施成本。為了確保該主控制器105能將該加擾過之資料解碼，可從混雜資料的儲存位址計算出加擾種子，因此經由該匯流排所傳輸之資料可維持統計隨機性，即使以經常發生序列記憶體存取圖樣為例。
在一個實施方式中，可藉由預先載入該加擾器PRBS及欲存取之區塊的位址來產生混雜之位址，然後以某一固定級數(stage number)移動該PRBS，從而將該位址隨機化以對傳輸至記憶體和從該記憶體傳輸之各資料區塊產生唯一之種子。請注意，在使用關鍵字元順序的系統中，可能要採取額外注意以確保當第一位址存取沒有在區塊邊界上發生時，該解擾考慮到會發生捲繞(wrapping)。在此種例子中，可對該資料區塊適當地計算捲繞加擾圖樣。
同時請注意，當在記憶體裝置中儲存加擾過的資料時，記憶體裝置控制暫存器之存取將不會自然地被加擾。明確的說，可能需要確定該控制資訊傳輸藉由適當界定該記憶體裝置控制暫存器位元值的意義也能起隨機資料作用，以將病理上壞的資料圖樣之可能性最小化。例如，可改變該記憶體裝置控制暫存器位元，使得邏輯1在1位元位置可表示一件事，然而邏輯1在另一位置可能是相反的。因此，具有相同邏輯值之位元可能更隨機出現來分佈。
減少次裝置到主控制器的等待時間(latency)
在將匯流排效率的影響減到最小時，為了從該CRC的得到足夠的錯誤涵蓋範圍，可將資料集結於計算該CRC之區塊中。在次裝置110傳輸至主控制器105時，區塊中資料的正確性無法被建立，直到已接收到所有的資料區塊和該CRC為止。然而，此舉會增加該區塊之第一部份之等待時間，其對系統中的轉送進度可能是關鍵字元。
請參照第5圖，例示示範編碼於位元組群組之圖。在一個實施例中，可藉由含有額外直接插入(in－line)錯誤碼來額外保護該關鍵字元，該錯誤碼係插入於該關鍵字元與其餘的區塊之間。例如，如第5圖所示，可藉由在該區塊之起始點重複該關鍵字元(例如，位元組0)來實施額外的錯誤偵測資訊。藉由發送該關鍵字元兩次，主控制器105可驗證各位元在兩個複本(copy)間係一致的，而大幅降低該關鍵字元的錯誤率，因而在已接收到該區塊之完整的CRC前，允許該關鍵字元被視為是有效的。以另一種方式來說，在讀取操作期間，次裝置110可在讀取區塊之前兩個拍頻(beat)或位元時間(bit time)期間送出該關鍵字元。
如第5圖所示的實施例中，藉由使用十六位元之叢發，兩個CRC信號路徑保護八個資料路徑。為容納該兩個複本關鍵字元的空間，位元組3於該讀取區塊之前四個拍頻期間在該CRC路徑上輸出。此亦容許在該關鍵字元傳送後計算出該讀取CRC。在寫入時，該CRC計算花較長的時間，所以允許12個位元時間係用在此計算，且寫-讀轉迴時的重疊在該匯流排轉迴延遲中發生。請注意，該CRC不會改變讀取與寫入間之方向。如所示，此編碼可提供某種額外的頻寬，該頻寬可用來輸出寫入資料眼統計。同時請注意，當超過一個次裝置時，可能需要於主控制器105改變次裝置為讀取或寫入時插入一間隔(gap)(亦即，泡沫(bubb le))
遍及位元組群組中之歪斜管理(Skew Management)
為了降低次裝置110與主控制器105之複雜性，在位元組群組內之資料路徑間的歪斜(skew)可在次裝置110、主控制器105以及PCB佈線之設計中受到控制。在一個實施例中，在3.2Gb/s下可控制位元組群組內之位元間的最大歪斜到0.1單位區間(UI)內，而允許該群組內的不同資料路徑被視為相同的等化。
藉由此種方式控制該歪斜，該同時切換輸出(simultaneously switching output,SSO)所產生的雜訊在該接收到之資料眼邊緣處可準確校準，從而將其在眼閉合處上的影響最小化。然而在傳送之同時，此可能無法對SSO在該主控制器接收CRC資料上的影響提供任何緩和，而這樣額外的負擔可能加在主控制器上以正確接收所產生之較小的資料眼。然而，該主控制器可減輕此種現象，該主控制器對其輸入接收器具有外部參考電壓，其中該輸入接收器係內部端接且參考該CRC接收位元之信號接地。藉由此種作法，可將該SSO雜訊轉換成共模式雜訊(common mode noise)，因而該SSO雜訊被用於該CRC位元之輸入接收器所消除。
位元組模式寫入至記憶體
在一些記憶體應用程式中，可能需要在記憶體控制器與記憶體裝置間支援位元組寫入特徵以避免叢發導向式異動(transaction)之讀取/修正/寫入操作。明確的說，在主控制器105係記憶體控制器且次裝置110係記憶體裝置的實施例中，藉由使用遮蔽寫入，可實施位元組寫入。參照第6圖，係顯示例示遮蔽寫入操作之實施例圖。用於該遮蔽寫入之額外的頻寬係由先前該具有八位元之短叢發之寫入資料酬載(write data payload)來完成，其中該寫入資料酬載含有遮蔽資訊(mask information)。
因為主控制器105一般不會知道不要修改之記憶體內容，該遮蔽資訊中一位元的錯誤可能造成記憶體中的資料被錯誤的修改。為了克服此種問題，主控制器105傳送該遮蔽資訊對於四個連續位元時間，且次裝置110使用第三個位元時間來取樣該資料。在一個實施例中，尤其是該第三位元時間係被裝置規格保證是穩定的。然而，請注意，在其它實施例中，可用其它數目之連續位元時間傳送遮蔽資訊。明確的說，可保證其它位元時間是穩定的且次裝置110可使用該穩定位元時間來取樣該資料。
單端切換I/O拓樸(Topology)
第7圖係使用單端切換雙向發信號架構之系統的一個實施例圖。在例如第1圖之系統之單端切換發信號架構的例子中，墊(pad)I/O電容的最小化及晶粒上(on-die)VDD的控制均是關鍵設計參數。結合晶粒上並聯穩壓器(shunt regulator)之簡單電壓模式傳送器及接收器終端器可在電源消耗及簡化的I/O架構間提供良好的妥協。
因此，系統700包括與經由匯流排114之IC裝置711耦接之積體電路(IC)裝置701，該匯流排114包括複數個雙向信號路徑。對各雙向信號路徑而言，IC 701包括與該信號路徑耦接之驅動器電路。如第7圖所示，示範的驅動器電路係如裝置I/O 601、602、以及603所顯示，儘管為了簡化起見，僅將裝置I/O 601的細部態樣顯示出來。明確的說，裝置I/O 601將含有電晶體T1與T2之互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)驅動器電路具體化。該tx[0]輸入端係與該驅動器電路之輸入端耦接。該輸出係與匯流排714之信號路徑耦接並且與該接收信號路徑rx[0]耦接。請注意，該驅動器電路602與603可包括與裝置I/O 601實質上相同的電路。
在所例示的實施例中，裝置I/O係電壓模式驅動器，具有大約VDD/2之電壓擺幅(voltage swing)進入到實質上相等驅動器(例如，裝置I/O 613)所端接的傳輸線(例如，信號路徑714)，該驅動器(例如，裝置I/O 613)驅動該晶粒－墊接地，從而將該接收器端接於地。請注意，在所例示的實施例中，例如，用於兩個IC裝置(晶片)之供應電壓可以是如1.5V及1.0V之不同的電壓。
IC 701也包括並聯穩壓器電路、指定箝制器(clamp)604，其偵測超出平均DC電壓在晶粒上VDD之轉換。除了包括電感器L1與L2之輸電迴路(power delivery loop)外，也顯示電壓源V1。請注意，電感器L1與L2係代表可能因封裝中、引線長度等而導致之內在電感(intrinsic inductance)之模型，而電壓源V1則代表VDD供應之模型。
當晶粒VDD轉換超出平均的DC電壓時，放大器A1導通電晶體T3，此維持了流經感應輸電迴路(例如L1、V1與L2)之電流。此舉有效箝制正電壓過量(overshoot)。此結合發送加擾資料(如上所述)的箝制作用在某些實施例中可減少超過50%晶粒上VDD之雜訊。為了在匯流排轉迴(例如，寫到讀與讀到寫之轉換)期間將雜訊最小化，該箝制電晶體(clamp transistor)T3在致能該傳送器切換之前可導通短暫時間。此舉可從晶粒VDD上去耦電容器C1牽引電流，而可依次開始增加流經輸電迴路之電流。該箝制電晶體T3可能造成晶粒上VDD之感應環而在傳送第一位元前切斷，此舉可能導致並聯穩壓器604箝制，從而確保當傳送器開啟時可忽略之晶粒上VDD電壓降(drop)。
如圖所示，IC裝置711包括幾乎完全一樣的電路，因此，操作幾乎與IC裝置701相同。於是，為了簡潔起見，該IC裝置711之操作不再進一步描述。
請注意，該切換I/O之平均功率可能不會因此技術而顯著改變，然而吸引來自供應器之用於驅動1或0之恆定電流之驅動器可能耗損大約兩倍的該平均切換功率。
請注意，顯示於第7圖之該IC 701與IC 711可例示任何兩種裝置，該兩種裝置可運用兩晶粒間之雙向發信號架構。然而，在一個實施例中，IC 701與IC 711可代表繪製於以上結合第1至第6圖之說明所描述於實施例中的主控制器105與次裝置110。
雖然，已經非常詳細描述上述的實施例，但是一旦完全瞭解以上揭露之內容，各種變化與修改對在此技術領域具有通常技藝者將會顯而易見。以下主張的權利項將被詮釋以包含所有的此種變化及修改。
10．．．系統
103．．．相位及等化單元
104．．．樣本時脈調整邏輯
105．．．主控制器
106．．．傳送單元
107．．．接收單元
108．．．控制單元
110．．．次裝置
110A至110n．．．次裝置
112．．．CRC與眼統計路徑
114．．．雙向資料路徑
116．．．命令路徑
118、118A、118B．．．眼統計與CRC產生邏輯
150．．．連接器
205至208．．．正反器
209、210、211．．．緩衝器
225．．．眼計算單元
226‧‧‧暫存器
230‧‧‧CRC產生單元
250‧‧‧多工器
255‧‧‧次核心邏輯
300至360‧‧‧步驟
405‧‧‧加擾/解擾
410‧‧‧PRBS產生器
415‧‧‧互斥-或(XOR)
430‧‧‧加擾/解擾
435‧‧‧PRBS產生器
440‧‧‧互斥-或(XOR)
300、305、310、311、315、320、325‧‧‧方塊
330、335、340、345、350、355、360‧‧‧方塊
361、362、363、365、366、367‧‧‧方塊
601、613‧‧‧裝置I/O
602、614‧‧‧裝置I/O
603、615‧‧‧裝置I/O
604、616‧‧‧箝制器
701、711‧‧‧積體電路(IC)裝置
第1圖係包括雙向資料傳輸之非對稱控制之系統的一個實施例之方塊圖；第2圖係例示第1圖之次裝置之一個實施例的更詳細之態樣；第3圖係描述顯示於第1圖與第2圖中諸實施例之操作之流程圖；第4圖係例示第1圖之系統之實施例之附加細節的方塊圖，包括加擾邏輯及解擾邏輯；第5圖係例示示範編碼於位元組群組之實施例圖；第6圖係例示遮蔽寫入操作之編碼之實施例圖；以及第7圖係單端切換雙向信號架構之實施例圖。
儘管本發明容易作各種修改及替代的形式，但其特定的實施例藉由圖中的例子來顯示，且將在本文中詳細描述。然而，應該瞭解其圖式及詳細說明並非要侷限本發明至所揭露之特定形式，相反地，本發明係要涵蓋落於本發明之精神與範疇內之所有修改、相等物、以及替代物，如所附之申請專利範圍中所界定。請注意，該字“可(may)”係以允許的意思(例如，具有可能性、能夠)，而不是命令的意思(例如，必須)用於整個申請案中。
10．．．系統
103．．．相位及等化單元
104．．．樣本時脈調整邏輯
105．．．主控制器
106．．．傳送單元
107．．．接收單元
108．．．控制單元
110A至110n．．．次裝置
118A、118B．．．眼統計與CRC邏輯
112．．．CRC與眼統計路徑
114．．．雙向資料路徑
116．．．命令路徑
150．．．連接器

Claims (21)

  1. 一種用於通訊連結之系統，包括：次裝置；以及主裝置，該主裝置與該次裝置耦接且配置成控制該主裝置與該次裝置間的資料傳輸；其中，該主裝置係配置成根據接收自該次裝置的資訊，在根據經由一個或多個單向循環冗餘碼(CRC)資料路徑所接收自該次裝置的循環冗餘碼(CRC)資訊適應地修改該主裝置之接收器樣本時脈的相位校準後適應地修改傳送特性，其中，該CRC資訊對應於經由複數個雙向資料路徑由該主裝置所發送的資料。
  2. 如申請專利範圍第1項之系統，其中，接收自該次裝置的該資訊包含經由該一個或多個單向CRC資料路徑所發送之資料眼資訊，其中，該資料眼資訊對應於在該複數個雙向資料路徑上由該次裝置所接收的資料信號轉換之邊緣位置。
  3. 如申請專利範圍第2項之系統，其中，該主裝置係配置成取決於該CRC資訊及該資料眼資訊，適應地修改經由該複數個雙向資料路徑由該主裝置所傳送之資料的相位校準。
  4. 如申請專利範圍第3項之系統，其中，該主裝置係配置成傳送預定圖樣給該次裝置，並根據該對應的CRC資訊及該資料眼資訊，對該複數個雙向資料路徑之各路徑適應地修改該主裝置內之資料路徑等化係數。
  5. 如申請專利範圍第1項之系統，其中，該主裝置係配置成經由複數個雙向資料路徑而儲存預定資料圖樣於該次裝置內，其中，接收自該次裝置的該資訊包含該預定資料圖樣。
  6. 如申請專利範圍第5項之系統，其中，該主裝置係配置成取決於該預定資料圖樣，適應地修改該主裝置之接收器樣本時脈之相位校準。
  7. 如申請專利範圍第5項之系統，其中，該主裝置係配置成根據該預定資料圖樣，對該複數個雙向資料路徑之各路徑適應地修改該主裝置內之資料路徑等化係數。
  8. 如申請專利範圍第2項之系統，其中，該CRC資訊及該資料眼資訊係在該一個或多個單向CRC資料路徑上被多工處理，且其中，該CRC資訊係取決於該主裝置是否自該次裝置讀取或寫入資料而在不同的位元時間期間自該次裝置發送。
  9. 如申請專利範圍第8項之系統，其中，該次裝置回應該主裝置在讀取操作期間請求資料而在固定數目的位元時間之第一位元時間及第二位元時間期間發送對應於相同關鍵字元的資料。
  10. 如申請專利範圍第9項之系統，其中，該次裝置在讀取操作之前四個位元時間期間經由該一個或多個單向CRC資料路徑發送對應於具有十六個資料位元組之資料區塊之第三資料位元組的資料。
  11. 如申請專利範圍第10項之系統，其中，該次裝置在讀 取操作期間被用來發送該第三資料位元組的位元時間後，在下一個接續的位元時間期間經由該一個或多個單向CRC資料路徑發送該CRC資訊。
  12. 如申請專利範圍第1項之系統，其中，該主裝置配置成藉由使用位元組寫入操作來將資料寫入至該次裝置，於該位元組寫入操作之前四個位元時間期間，該主裝置寫入位元組遮蔽。
  13. 如申請專利範圍第12項之系統，其中，該次裝置在該前四個位元時間之第三個位元時間期間取樣該位元組遮蔽。
  14. 一種用於通訊連結之方法，包括下列步驟：主裝置控制該主裝置與次裝置間之資料傳輸；以及該主裝置根據接收自該次裝置的資訊，於根據經由一個或多個單向循環冗餘碼(CRC)資料路徑所接收自該次裝置的循環冗餘碼(CRC)資訊適應地修改該主裝置之接收器樣本時脈的相位校準後適應地修改傳送特性，其中，該CRC資訊對應於經由複數個雙向資料路徑由該主裝置所發送的資料。
  15. 如申請專利範圍第14項之方法，其中，接收自該次裝置的該資訊包含經由該一個或多個單向CRC資料路徑所發送之資料眼資訊，其中，該資料眼資訊對應於在該複數個雙向資料路徑上由該次裝置所接收的資料信號轉換之邊緣位置。
  16. 如申請專利範圍第15項之方法，復包括該主裝置取決 於該CRC資訊及該資料眼資訊而適應地修改經由該複數個雙向資料路徑由該主裝置所傳送之資料的相位校準。
  17. 如申請專利範圍第16項之方法，復包括該主裝置傳送預定圖樣給該次裝置，並根據該對應的CRC資訊及該資料眼資訊，對該複數個雙向資料路徑之各路徑適應地修改該主裝置內之資料路徑等化係數。
  18. 如申請專利範圍第14項之方法，復包括該主裝置經由複數個雙向資料路徑儲存預定資料圖樣於該次裝置內，其中，接收自該次裝置的該資訊包含該預定資料圖樣。
  19. 如申請專利範圍第18項之方法，復包括該主裝置取決於該預定資料圖樣來適應地修改該主裝置之接收器樣本時脈之相位校準。
  20. 如申請專利範圍第18項之方法，復包括該主裝置根據該預定資料圖樣而對該複數個雙向資料路徑之各路徑適應地修改該主裝置內之資料路徑等化係數。
  21. 一種記憶體子系統，包括：記憶體裝置；以及記憶體控制器，該記憶體控制器與該記憶體裝置耦接且配置成控制該記憶體控制器與該記憶體裝置間的資料傳輸；其中，該記憶體控制器配置成根據接收自該記憶體裝置的資訊，於根據經由一個或多個單向循環冗餘碼 (CRC)資料路徑所接收自該次裝置的循環冗餘碼(CRC)資訊適應地修改該記憶體控制器之接收器樣本時脈的相位校準後適應地修改傳送特性，其中，該CRC資訊對應於經由複數個雙向資料路徑由該記憶體控制器所發送的資料。
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