CN115885343A - 用于存储器系统中自适应判决反馈均衡的电路和方法 - Google Patents
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Abstract
描述了用于均衡来自存储器控制器的并行写入数据和地址信号的集成电路。集成电路各自包括判决反馈均衡器的集合，一个接收信号对应一个均衡器。集合中的每个均衡器具有主采样器和监测采样器，采样器中的每个采样器在该集合公共的定时参考信号(例如，时钟或选通)的边沿上对相应的输入信号进行采样。主采样器相对于参考对输入信号进行采样。监测采样器相对于可调阈值对输入信号进行采样，该可调阈值被校准以监测输入信号的一个或多个电平。反馈网络响应于一个或多个抽头值来调节相应的输入信号，该抽头值可以被调节以均衡信号。用于一个或一组均衡器的自适应抽头值生成器根据到采样器输入端口中的一个或多个采样器输入端口的误差的最小均方来调节一个或多个抽头值。
Description
背景技术
存储器控制器是管理去往和来自计算机主存储器的数据流的数字电路。存储器控制器可以被实现为专用集成电路(IC)，或者可以与通用IC(例如，控制处理单元(CPU))集成。通常使用具有动态随机存取存储器(DRAM)阵列的存储器组件实现的主存储器同样可以被实现为专用IC，或者与其他功能集成。
计算机存储器系统通常是同步的，这意味着在控制器组件与存储器组件之间传送的数字信号(数据流、控制以及地址符号)在时钟信号的周期性边沿上从一个组件发送，并且在相同时钟信号的边沿上被另一组件采样。
采用共享时钟信号的系统的最大信令速率是有限的，因为信号传输延迟改变了时钟边沿相对于它们打算采样的符号的定时。使这个问题复杂的是，符号和时钟边沿定时随温度和电源电压而变化。因此，一些存储器系统放弃共享时钟信号，而支持与要被采样的符号一起转发的定时参考。定时参考和符号经历相同的延迟，从而以时域对齐的方式到达它们的目的地。
在组件之间传输的每个符号表示数字值，并且符号的变化模式表示要共享的信息。不同的符号模式被表示为不同的频率。例如，表示交替的1和0的模式的二进制符号流(例如，01010101)以两倍于表示交替的成对的1和0的模式的符号流(例如，00110011)的速率(具有两倍的频率)变化。存储器通道往往根据频率来衰减信号，其中较高的频率通常经受较多的衰减。这种衰减产生了依赖于频率的符号时域扩展以及伴随的符号间干扰(ISI)，这可能使符号变得难以理解。存储器通道还表现出阻抗不连续，这导致了同样干扰符号的信号反射。
一些存储器组件已经集成了抵消ISI效应的均衡器，从而支持提高的信号速率。一种这样的均衡器(判决反馈均衡(DFE))存储一个或多个解析先前符号值(“抽头”)的判决。已知由给定抽头的给定值施加的ISI水平，DFE从传入信号中减去该ISI以消除ISI。给定抽头的ISI水平的知识被反映在应用于输入信号的“抽头值”中，即加权系数乘以抽头。针对给定信号路径的加权系数可以从路径以及相关发送和接收电路装置的频率响应中推导出。
附图说明
在附图中，通过示例而非限制的方式示出了本公开。对于具有数字标记的元素，第一个数字指示引入该元素的附图，并且类似的附图标记指代附图内和附图之间的相似元素。
图1A描绘了存储器系统100，其中控制器组件105向存储器模块110发出地址和控制信号以管理去往和来自存储器组件115集合的读取和写入数据流。
图1B描绘了根据一个实施例的具有整套存储器组件115的图1的存储器系统100。
图2描绘了根据一个实施例的数据缓冲器120的一部分，详述了一个DFE 125[0](该DFE 125[0]经由链路DQu[0]接收数据(图1A和图1B))和抽头值生成器130。
图3示出了根据一个实施例的数据缓冲器120。
具体实施方式
图1A描绘了存储器系统100，其中控制器组件105向存储器模块110发出地址信号和控制信号以管理去往和来自存储器组件115集合的读取和写入数据流。控制器组件105向模块连接器117发出互补的选通信号DQSu±和DQSv±作为定时参考信号，选通信号伴随相应的并行的单端数据信号DQu[3:0]和DQv[3:0]。组件105还提供在该实施例中同样互补的共享的时钟信号DCK±，作为命令信号和地址信号CA的单独定时参考。管理控制器组件105与存储器组件115之间的数据通信的数据缓冲器120包括用于对传入的数据符号进行采样的并行判决反馈均衡器(DFE)125以及基于数据信号路径的频率响应推导出用于DFE 125的抽头值的自适应抽头值生成器(TVG)130。DFE125经由数据缓冲核(core)逻辑127将数据和定时信号转发给存储器组件115。存储器接口129(可选地包括均衡电路装置)管理从存储器组件115到核逻辑127并最终到控制器组件105的读取数据流。
地址缓冲器135管理控制器组件105与存储器组件115之间的命令和地址信号的通信。像数据缓冲器一样，地址缓冲器135包括用于对传入的控制和地址符号进行采样的并行DFE 137以及基于命令和地址信号路径的频率响应推导出用于DFE 137的抽头值的自适应抽头值生成器140。地址缓冲器135包括逻辑145，逻辑145解释经由DFE 137来自控制器组件105的信号，以向存储器组件115发出存储器侧命令和地址信号MCA，从而管理来自两个存储器组件115的读取和写入数据流。逻辑145还发出指引读取和写入数据通过数据缓冲器120的移动的数据缓冲器控制信号DBC。数据缓冲器120和地址缓冲器135使用专用接口电路来补偿信号恶化，该专用接口电路装置在其他实施例中可以被合并到存储器组件115中。
抽头值生成器130和140用于校准DFE 125和137。为了完成该校准，控制器组件105可以经由控制端口CA或经由为此目的而提供的边带通信端口(未示出)向地址缓冲器135发出带内指令。地址缓冲器135采用抽头值生成器140来校准DFE 137，以用于接收通过并行总线CA接收的被定时到命令和地址定时信号DCK±的命令和地址信号，DCK±在该示例中是时钟信号而不是选通信号。地址缓冲器135一旦被校准，就指示数据缓冲器120准备接收数据(例如，使能写入缓冲器，否则关断以省电)。伴随有数据定时信号，在该实施例中是选通信号DQSu±和DQSv±，控制器组件105开始经由链路组DQu[3:0]和DQv[3:0]发送训练数据(诸如伪随机二进制序列(PRBS))。抽头值生成器130使用该信息来校准DFE 125以用于高速接收写入数据。下面结合图2详述一个实施例的校准过程。
在写入方向上，随着数据和地址缓冲器被校准，控制器组件105将初级端口DCA上的命令、地址和时钟信号以及DCK±引导至地址缓冲器135，地址缓冲器135响应地向存储器组件115发出命令和地址信号MCA并向数据缓冲器120发出控制信号DBC，以准备接收写入数据。控制器组件105经由两组四个数据链路DQu[3:0]和DQv[3:0]向数据缓冲器120发送数据，每组数据链路具有伴随的数据选通DQSu±和DQSv±，每个存储器组件115对应一个链路组。地址缓冲器组件135，或者称为“注册时钟驱动器”(RCD)，解释在初级端口CA上并行接收的控制信号(例如，命令、地址和片选信号)，并经由次级控制接口MCA将适当的命令、地址、片选信号和时钟信号传送到存储器组件115(例如，DRAM封装件或裸片)。与主端口CA上的命令相关联的地址标识组件115中的目标存储器单元集合(未示出)，并且与命令相关联的片选信号允许地址缓冲器组件135选择各个集成电路DRAM裸片或“芯片”以进行访问和电源状态管理。
数据缓冲器组件120和地址缓冲器组件135各自充当用以减少模块连接器117上的负载的信号缓冲器。这种减少的负载在很大程度上是因为每个缓冲器组件呈现单个负载，而不是每个缓冲器组件服务的多个存储器组件115。存储器接口129可以包括与用于从控制器组件105接收写入数据的DFE和抽头值生成器类似的DFE和抽头值生成器。核逻辑127按照地址缓冲器135的引导来管理通过DB 120的信号流。
图1B描绘了根据一个实施例的具有整套存储器组件115的图1的存储器系统100。模块110并行传送九个8位数据字节(72个数据位)。模块110包括印刷电路板，其中例如在电路板的一侧或每一侧上具有至少18个存储器组件115。每个存储器组件115可以包括多个DRAM裸片或多个DRAM堆叠封装件。每个存储器组件115传送4位宽(x4或“半字节”)的并行数据，尽管在其他实施例中可以使用不同的数据宽度以及不同数量的组件和裸片。模块110还包括九个数据缓冲组件120或“数据缓冲器”，九个数据缓冲组件120或“数据缓冲器”中的每个数据缓冲组件120或“数据缓冲器”经由相应的x4数据通道与两个存储器组件115进行数据通信，每个x4数据通道伴随有对数据信号的发送和接收进行定时的互补选通信号。
九个数据缓冲器组件120中的每一个数据缓冲器组件120传送八个宽度的数据，总共72个数据位。一般来说，N*64个数据位被编码成N*72个信号，其中N是大于零的整数(在现代系统中，N通常是1或2)，其中附加的N*8个数据位允许误差检测和校正。例如，由IBM开发的商标为ChipkillTM的ECC形式可以被合并到模块110中，以防止任何单个存储器裸片故障，或者校正来自单个存储器裸片的任何部分的多位误差。在其他实施例中省略了ECC支持。
模块110是说明性的而非限制性的。例如，根据另一实施例的存储器模块支持被称为双数据速率5同步动态随机存取存储器(DDR5SDRAM)的DRAM存储器规范。DDR5 SDRAM模块包括两个40位子通道，总共80位。每个子通道传送32位数据和8位纠错码(ECC)，并由来自公共地址缓冲器的相应的次级控制接口和相应的数据缓冲器控制接口引导。参考图1B，在DDR5模块中，一个子通道将会在地址缓冲器135的左边，另一子通道将会在右边，每个子通道具有单独的模块控制接口。左边的子通道和右边的子通道会各自具有例如五个数据缓冲器120和十个DRAM组件115。
图2描绘了根据一个实施例的数据缓冲器120的一部分，详述了一个DFE 125[0](该DFE 125[0]经由链路DQu[0]接收数据(图1A和1B))和抽头值生成器130。由抽头值生成器130生成的抽头值Tap[4:1]对于DFE 125[0]是唯一的，但是在其他实施例中可以由两个或更多个DFE共享。模拟前端(AFE)200(每个DEF对应一个AFE)使用例如前馈均衡器对传入信号进行预处理，该前馈均衡器表现出近似传入通道(例如，链接导体和相关电路元件)的频率相关响应的倒数的频率相关增益。信号路径和相关组件通常表现出低通滤波效应，在这种情况下，均衡器AFE 200可以用于补偿高频信号分量的衰减。
用于信号DQu[0]的AFE 200将该输入的预处理版本馈送到DFE125[0]中的求和节点205。求和节点205从传入信号中减去反馈，并将得到的差值信号提供给主采样器210，主采样器210对其输入端口上的、被定时到选通信号DQS±的边沿的信号进行采样。在训练期间，选通边沿与由变化的信号DQu[0]表示的符号在时域上对齐。采样器210将其输入端口上的每个符号的电压与参考电压进行比较，并输出得到的二进制值。例如，使用零伏参考电平，将电压高于零的符号采样为+1，并且将电压低于零的符号采样为-1。在该示例中，输入信号是二进制的。二进制值被表示为±1，而不是0或1，这是因为传入信号被表示为以零伏为中心的模拟电压。其他实施例采用更多或不同的信号电平和伴随的参考值。
采样器210和一系列顺序存储元件215向反馈网络220提供四个先前样本(抽头)，每个样本表示逻辑0(-1)或逻辑1(+1)，反馈网络220将每个抽头乘以抽头值Tap[4:1]中的相对应的抽头值，并将得到的乘积的总和提供给求和节点205以便将其从传入信号中减去。例如，如果已知最近的符号(采样器210的输出)对当前符号(采样器210的输入)的干扰为正0.1伏或负0.1伏，则取决于先前符号的值，抽头值Tap1可以被设置为0.1伏，使得节点205从当前符号中减去最近符号的符号间干扰。其余的抽头同样可以抵消由它们捕获的样本表示的符号所产生的符号间干扰。
信号DQu[0]从存储器控制器通过数据通道进行传播。因此，信号DQu[0]的失真是对AFE 200未考虑的通道的频率相关失真以及由于通道中的信号反射而引起的失真的度量。理想地，呈现给采样器210的输入的信号DQu[0]的均衡版本会完美地表示二进制一(+1)和二进制零(-1)的符号，以供采样器捕获。与这个理想值的任何偏差表示跨采样器210的误差。抽头值生成器130达到应用于DFE 125[0]的抽头值Tap[4:1]，该抽头值Tap[4:1]使得使用符号-符号最小均方(LMS)算法的该误差的LMS度量最小化。
抽头值生成器130包括探测来自用于误差的求和节点205的均衡信号的监测采样器225以及从这些误差中推导出抽头值Tap[4:1]的电路装置。因此，抽头值生成器130校准DFE 125[0]以解决信号DQu[0]的通道特定符号间干扰。如果相应通道具有相似的频率相关和反射响应，则抽头值Tap[4:1]可以与对信号DQu[3:1]进行采样的DFE共享，或者抽头值生成器130的附加实例可以用于每个DFE或者用于更大或更小的DFE集合。
抽头值生成器130从求和节点205接收信号DQu[0]的均衡版本。眼图240示出了传入的数据信号的符号周期(“眼”(eye))，其中样本瞬时DQS沿时间轴位于眼内的中心，并且电压参考Vr位于电压幅度轴的中心。以相应的数据电平Dlev1和Dlev0为中心的高“模糊带”和低“模糊带”表示高值和低值的范围，高值和低值表示受符号间干扰影响的数字1和0符号值。例如，如果前面的符号是负的而不是正的，则表示逻辑1的正符号电平很可能低于理想电压。DFE 125[0]减少了先前符号电平的影响，以缩小模糊带并打开符号眼，从而增加在时间和电压上的样本误差裕度。
下面的讨论详述了地址缓冲器135如何校准自身和数据缓冲器120，而不会过度加重主机控制器组件105的负担。在一个示例中，控制器组件105通过向地址缓冲器135发出指令以开始校准来发起校准。地址缓冲器135响应地准备DFE 137和抽头值生成器140以进行校准。然后，控制器组件105发送伪随机位序列而不是命令和地址信号，并伴随有如上所述的定时参考信号。一旦地址缓冲器135已经完成其校准，控制器组件105就向地址缓冲器135发出指令以校准数据缓冲器120。地址缓冲器135使能数据缓冲器120，并且控制器组件105将伪随机位序列或“虚(dummy)”写入数据的突发发送到数据缓冲器120。
在接收到选通和伪随机数据时，抽头值生成器130校准到求和节点230的反馈信号DFE_VREF，DFE_VREF将数据信号DQu[0]的传入均衡版本偏移较高数据电平Dlev1。假设信号DFE_VREF最初为零，使得数据采样器210和监测采样器225的输入基本相同，因此用于信号DQ和Mon的二进制符号值相同。每当信号DQ表示逻辑1(+1)时，累加器245(五个这样的电路中最左边的一个)就被使能。当信号DQ为逻辑1(+1)时，累加器245递增；当信号DQ为逻辑0(-1)时，累加器245递减。在一个实施例中，累加器245从零开始，在产生正或负输出(+1或-1)之前，递增到高至16或低至-16。因此，累加器245根据监测样本相对于数据样本的位移(displacement)来对一系列数据样本DQ与一系列监测样本Mon之间的相似性度量进行累加。乘法器250将累加器245的输出乘以固定的或可编程的步长μ0。简单的算术逻辑单元(ALU)255保持偏移电压DFE_VREF的当前值，直到被正饱和或负饱和的累加器245提示将来自乘法器250的输出与DFE_VREF的当前值相加。
读者将记得，在该示例中信号DFE_VREF最初被设置为零，因此符号DQ和Mon最初会是相同的。每当信号DQ和Mon为+1时，最左边的累加器将初始地递增，并且每当累加器达到16时，信号电平DFE_VREF将上升由步长μ0设置的量。信号电平DFE_VREF将继续上升，直到信号Mon为负的次数与为正的次数一样多，这指示了监测采样器225正在较高模糊带的中间进行采样。
前面对电平DFE_VREF的校准的讨论忽略了抽头值生成器130内的其余电路装置的动作，其余电路装置的动作可以并发地进行。抽头值Tap[4:1]中的每一个抽头值是使用与被应用于信号DFE_VREF的校准的自适应反馈类似的自适应反馈来生成的。用于DFE 125[0]中的每个抽头的专用异或(XOR)门260将监测信号Mon与相对应的抽头上的符号进行比较。当信号DQ上的符号为+1时，与滤波器抽头相关联的四个累加器245各自被使能。数据样本DQ和监测样本Mon表示采样值的符号。XOR门260具有将这些符号相乘并将得到的乘积提供给累加器245的作用。回想+1和-1分别代表二进制1和0，当DQ≠Mon时，XOR门的输出将为负(逻辑0)，而当DQ＝Mon时，XOR门的输出将为正(逻辑1)。当样本DQ正在输出逻辑1(或+1)时，每个累加器245被“使能”。当被使能时，当其输入节点上的信号被断言(逻辑1)时，致使每个累加器245递增。如果当抽头[#]为“1”时监测采样器往往偏向“1”，则当抽头[#]为“1”时将调节抽头权重以使采样阈值更高，从而使采样器输出更可能为“0”。随着时间的推移，抽头值生成器130将使抽头值Tap[4:1]并行收敛到系数的集合，该系数的集合产生数据采样器210的输入与输出之间的最小均方误差。在收敛时，抽头数据实际上与来自监测采样器225的信号Mon所表示的残留误差不相关。
累加器245是平滑噪声的滤波器。当针对给定抽头累加了足够的正或负“符号-符号”乘积时，相对应的乘法器250和ALU 255更新相对应的抽头值。因此，每个ALU 255执行来自相对应的累加器245的缩放结果的长期平均。这个过程一直持续到抽头值收敛于或接近最优值。在该实施例中，累加器245仅在信号DQ为+1(对应于高数据电平)时被使能，从而防止低数据电平的抽头值更新。其他实施例可以包括第二监测采样器和相关电路装置，用以在信号DQ为-1时生成监测信号并使用该附加信息更新抽头值。
该算法可以从小权重(例如，零)的假设开始，并且利用训练数据随着时间的推移逐渐收敛到校准值。经校准的抽头值可以被存储供以后使用。抽头权重可以用这种存储值或另外期望用于给定系统的值进行初始化，以大大减少抽头值收敛所需的时间。在操作期间，抽头值生成器可以总是活动的或者可以被周期性地使能，以解决电源电压和温度的变化，这种变化往往在相对于符号周期非常长的时间尺度上变化。在一些实施例中，主机(例如，存储器控制器)在训练选通和数据信号之前发出自适应命令来激活抽头值生成器130。
图3示出了根据一个实施例的数据缓冲器120。仅示出了八个数据路径中的四个数据路径和两个选通路径中的一个选通路径。在左边，控制器接口包括四个双向数据接口300和一个双向选通接口305。在右边，DRAM接口类似地包括四个双向数据接口310和一个双向选通接口315。数据缓冲器控制器320响应于来自地址缓冲器的数据缓冲控制信号DBC来向这些电路元件发出控制信号。
对于写入数据，每个数据接口300包括结合图2详述的DFE 125和抽头值生成器130的实例。在其他实施例中，抽头值生成可以在两个或更多个DFE之间共享。写入数据和伴随的选通信号被传送到接口310和315，接口310和315将它们发送到DRAM。在读取方向上，接口310和315从选定的存储器裸片接收数据和选通信号，并将这些信号传送到相应的接口300和305。DFE不被包括在缓冲器120的存储器侧，这是因为模块上的信号所经受的负载和噪声低于离开模块的信号所经受的负载和噪声。数据缓冲器控制器320通过选择性地使能读取和写入组件、引导DFE训练等来管理功耗。
图4示出了根据另一实施例的数据缓冲器400。数据缓冲器400类似于上文的数据缓冲器120，其中相同标识的元素相同或相似。数据缓冲器400与早前实施例的不同之处在于，到存储器组件115的接口电路装置包括双向数据接口405，每个双向数据接口405包括DFE125和抽头值生成器130，DFE 125和抽头值生成器130可以是先前详述的类型。接口405可以不同于接口300，以解决例如与模块连接器115和117相关联的不同噪声和负载。例如，如果模块连接器117上的信号所经受的负载和噪声大于去往和来自存储器组件的信号的负载和噪声，则存储器侧上的DFE可以比控制器侧上的DFE具有更少的抽头。存储器组件被适配为发出训练数据(例如，PRBS)以校准数据接口405。
图5示出了存储器系统500，其中存储器控制器组件505和存储器组件510两者都包括DFE 125和抽头值生成器130以支持集成电路组件之间的稳健高速通信。中央处理单元(CPU)(未示出)向控制器组件505发出请求以从存储器组件510(在该示例中是DRAM管芯)存储和取回数据。控制器组件505是使用一些控制逻辑515和输入/输出(I/O)逻辑520来管理去往和来自DRAM 510的数据流的数字电路。
DRAM 510包括I/O逻辑525、用以存储和提供数据的存储器核530、以及用以管理I/O接口525与存储器核530之间的信号流的核接口535，存储器核530包括例如感测放大器和存储器单元阵列(未示出)。核接口535包括地址和控制电路装置540、数据路径545、列路径550和行解码器555。控制电路装置540对来自控制器505的命令CMD进行解码以执行多个存储器操作，诸如读取和写入。存储器操作被引导至在地址总线ADD上接收的特定地址，并且由核接口535执行的操作相对于从来自存储器控制器505的时钟信号CLK接收或推导出的参考时钟rClk而被定时。在其他实施例中，参考时钟可以来自其他地方。数据信号在控制器组件505与存储器组件510之间在两个方向上进行传送，并伴随有选通信号。控制器组件505和存储器组件510中的每一个被适配为向另一组件发出训练数据(例如，PRBS)以支持DFE校准。同样，介于存储器控制器505与存储器组件510之间的数据缓冲器可以从两者接收训练数据，并向两者发出训练数据。
虽然已经结合具体实施例描述了本发明，但是在阅读本公开之后，这些实施例的变型对于本领域普通技术人员来说将是显而易见的。例如，数据缓冲器组件的功能中的一些功能或所有功能可以被集成到存储器组件115的封装或设备中，或者被集成到地址缓冲器组件135中；并且数据和/或命令和地址信号可以在交替的相邻时钟或选通边沿上进行采样(即，单数据速率或双数据速率采样)。此外，一些组件被示为彼此直接连接，而其他组件被示为经由中间组件连接。在每种情况下，互连或“耦合”的方法在两个或更多个电路节点或端子之间建立一些期望的电气通信。如本领域技术人员将理解的，这种耦合通常可以使用多种电路配置来实现。因此，所附权利要求的精神和范围不应限于前面的描述。对于在美国提交的申请，只有那些具体叙述“用于……的部件(means for)”或“用于……的步骤(step for)”的权利要求才应按照35U.S.C.112第六段要求的方式进行解释。
Claims (20)
1.一种信号接收器，用以对从存储器控制器并行传送并被定时到来自所述存储器控制器的定时参考信号的多个数字信号进行采样，所述信号接收器包括：
多个判决反馈均衡器，每个判决反馈均衡器包括：
采样器，具有采样器输入端口，用以接收从所述存储器控制器并行传送的所述多个数字信号中的相应的数字信号；
抽头端口，用以接收相应的均衡器抽头值；以及
定时端口，用以从所述存储器控制器接收所述定时参考信号；
每个判决反馈均衡器用以响应于相应的所述均衡器抽头值来均衡所述采样器输入端口上相应的所述数字信号；以及
自适应抽头值生成器，耦合到所述判决反馈均衡器中的一个判决反馈均衡器的所述抽头端口，所述自适应抽头值生成器包括监测采样器，用以产生到所述判决反馈均衡器中的所述一个判决反馈均衡器的所述数字信号的监测样本，并且用以根据在所述判决反馈均衡器中的所述一个判决反馈均衡器的所述采样器输入端口处的误差的最小均方来生成用于所述判决反馈均衡器中的所述一个判决反馈均衡器的相应的所述均衡器抽头值。
2.根据权利要求1所述的信号接收器，其中从所述存储器控制器并行传送的所述数字信号表示用于存储在存储器中的数据。
3.根据权利要求1所述的信号接收器，其中从所述存储器控制器并行传送的所述数字信号包括命令信号和地址信号中的至少一者。
4.根据权利要求1所述的信号接收器，其中所述数字信号是二进制信号，所述自适应抽头值生成器根据用于所述数字信号的两个电平中仅一个电平的所述误差来生成用于所述判决反馈均衡器中的所述一个判决反馈均衡器的所述均衡器抽头值。
5.根据权利要求1所述的信号接收器，其中所述自适应抽头值生成器耦合到所述判决反馈均衡器中的不止一个判决反馈均衡器的所述抽头端口。
6.根据权利要求1所述的信号接收器，还包括用于均衡到所述判决反馈均衡器的相应的所述数字信号的多个模拟前端，所述多个判决反馈均衡器中的每个判决反馈均衡器对应一个模拟前端。
7.根据权利要求1所述的信号接收器，其中所述定时参考信号包括选通信号。
8.一种集成电路，用于接收从存储器控制器并行传送并被定时到来自所述存储器控制器的定时参考信号的数字信号，所述集成电路包括：
多个判决反馈均衡器，每个判决反馈均衡器包括：采样器，所述采样器具有采样器输入端口，用以接收从所述存储器控制器并行传送的多个数字信号中的相应的数字信号；抽头端口，用以接收相应的均衡器抽头值；以及定时端口，用以从所述存储器控制器接收所述定时参考信号，每个判决反馈均衡器用以响应于相应的所述均衡器抽头值来均衡相应的所述数字信号；以及
自适应抽头值生成器，耦合到所述判决反馈均衡器中的一个判决反馈均衡器的所述抽头端口，所述自适应抽头值生成器包括监测采样器，用以产生到所述判决反馈均衡器中的所述一个判决反馈均衡器的所述数字信号的监测样本，并且用以根据到所述判决反馈均衡器的所述采样器输入端口的误差的最小均方来生成用于所述判决反馈均衡器中的所述一个判决反馈均衡器的相应的所述均衡器抽头值。
9.根据权利要求8所述的集成电路，其中从所述存储器控制器并行传送的所述数字信号表示用于存储的数据，所述集成电路还包括用以存储所述数据的存储器单元阵列。
10.根据权利要求9所述的集成电路，还包括输出端口，以传送来自所述集成电路的经均衡的所述数字信号。
11.根据权利要求10所述的集成电路，其中所述输出端口将所述集成电路连接到存储器组件的控制接口。
12.根据权利要求10所述的集成电路，其中所述输出端口将所述集成电路连接到存储器组件的数据接口。
13.根据权利要求8的集成电路，其中所述数字信号是二进制信号，所述自适应抽头值生成器根据用于到所述判决反馈均衡器中的所述一个判决反馈均衡器的数字信号的两个电平中仅一个电平的所述误差的所述最小均方来生成用于所述判决反馈均衡器中的所述一个判决反馈均衡器的所述均衡器抽头值。
14.根据权利要求8所述的集成电路，其中所述自适应抽头值生成器耦合到所述判决反馈均衡器中的不止一个判决反馈均衡器的所述抽头端口。
15.根据权利要求8所述的集成电路，还包括用于均衡到所述判决反馈均衡器的相应的所述数字信号的多个模拟前端，所述多个判决反馈均衡器中的每个判决反馈均衡器对应一个模拟前端。
16.根据权利要求8所述的集成电路，其中所述定时参考信号包括选通信号。
17.一种存储器模块，包括：
模块连接器，用以从存储器控制器接收数据信号、数据定时信号、地址信号和地址定时信号；
数据缓冲器组件，耦合到所述模块连接器以接收所述数据信号和所述数据定时信号，所述数据缓冲器组件包括：
多个判决反馈均衡器，每个判决反馈均衡器包括：采样器，所述采样器具有采样器输入端口，用以接收从所述存储器控制器并行传送的数据信号中的相应的数据信号；抽头端口，用以接收相应的均衡器抽头值；以及定时端口，用以从所述存储器控制器接收所述数据定时信号；每个判决反馈均衡器用以响应于相应的所述均衡器抽头值来均衡相应的所述数据信号；以及
自适应抽头值生成器，耦合到所述判决反馈均衡器中的一个判决反馈均衡器的所述抽头端口，所述自适应抽头值生成器包括监测采样器，用以产生到所述判决反馈均衡器中的所述一个判决反馈均衡器的数据信号的监测样本，并且用以根据到所述判决反馈均衡器的所述采样器输入端口的误差的最小均方来生成用于所述判决反馈均衡器中的所述一个判决反馈均衡器的相应的所述均衡器抽头值；
地址缓冲器组件，耦合到所述模块连接器以从所述存储器控制器接收所述地址信号和所述地址定时信号，所述地址缓冲器组件包括地址输出端口以中继所述地址信号；以及
存储器组件，具有：存储器单元阵列；存储器组件数据端口，耦合到所述判决反馈均衡器以接收经均衡的所述数据信号；以及存储器组件地址端口，耦合到所述地址缓冲器组件以接收中继的地址信号。
18.根据权利要求17所述的存储器模块，所述地址缓冲器组件还包括第二多个判决反馈均衡器，以均衡从所述存储器控制器接收的所述地址信号。
19.根据权利要求18所述的存储器模块，所述地址缓冲器组件还包括耦合到所述第二多个判决反馈均衡器中的至少一个判决反馈均衡器的第二自适应抽头值生成器，所述第二自适应抽头值生成器用以根据所述误差的所述最小均方来生成第二均衡器抽头值。
20.根据权利要求17所述的存储器模块，其中所述数据定时信号包括选通信号，所述地址定时信号包括时钟信号，所述时钟信号在所述选通信号无效的时间期间振荡。
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