JP2005260048A

JP2005260048A - 半導体装置

Info

Publication number: JP2005260048A
Application number: JP2004070691A
Authority: JP
Inventors: Tadao Izumi; 直生和泉; Shunichi Abe; 俊一阿部; Akira Yamazaki; 暁山崎
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-03-12
Filing date: 2004-03-12
Publication date: 2005-09-22

Abstract

【課題】生産性を低下させずに半導体素子領域への剥離やクラックの進行を抑止することのできる半導体装置を提供する。
【解決手段】
本発明の半導体装置１０１は、半導体素子７の形成された半導体素子形成領域５２を有する半導体装置であって、主表面を有し、その主表面に半導体素子７が形成されたチップ状のシリコン基板１と、半導体素子７を覆うようにシリコン基板１の主表面上に形成され、かつ半導体素子形成領域５２よりも外周側にまで延在する層間絶縁層２〜５とを備えている。層間絶縁層２〜５は半導体素子形成領域５２を取り囲むように形成された凹部２２を有しており、さらに、凹部２２内に形成されることで半導体素子形成領域５２を取り囲む壁部２４〜２９を半導体装置１０１は備えている。半導体素子形成領域５２の平面形状の一辺５１に沿う壁部２４〜２９の部分の外壁面２１が、互いに異なる平面上に位置する複数の面２１ａ〜２１ｉの組み合わせにより構成されている。
【選択図】図２

Description

本発明は半導体装置に関し、より特定的には、生産性を低下させずに半導体素子形成領域での剥離やクラックの発生を抑止することのできる半導体装置に関する。

半導体装置の製造工程では、半導体ウエハ上に複数の半導体素子が形成され、複数の半導体素子の間に設けられたスクライブラインに沿って、ブレードなどを用いて半導体ウエハがダイシングされる。これにより、半導体ウエハが個々の半導体素子ごとに分割される。このスクライブラインは、生産性を向上させるためになるべく幅を狭くして設計されているので、ダイシングの際にスクライブラインで発生する剥離やクラックが、スクライブラインで止まらずに半導体素子まで進行してしまうという問題があった。そこで、ダイシングの際に発生する剥離やクラックが半導体素子まで進行することを抑止可能な技術が、たとえば特開平８−３３９９７６号公報（特許文献１）に開示されている。

上記特許文献１の半導体装置においては、半導体基板上に複数の集積回路が設けられており、複数の集積回路の各々の間にスクライブラインが設けられている。スクライブラインには個々の集積回路を取り囲む壁部が設けられている。壁部は、集積回路領域の四方を取り囲む枠状の平面形状を有し、かつその枠状を構成する各部は、平面的にみて直線状の外壁と内壁とを有している。

なお、剥離やクラックの伝播を防ぐために、上記特許文献１とほぼ同様の壁部が設けられた半導体装置が、たとえば特開平５−３２６６９７号公報（特許文献２）、特開平７−２６３３８０号公報（特許文献３）などに開示されている。
特開平８−３３９９７６号公報特開平５−３２６６９７号公報特開平７−２６３３８０号公報

上記特許文献１〜３においては、集積回路領域（半導体素子形成領域）に形成された層間絶縁層がスクライブラインには形成されていない。ここで、スクライブラインに層間絶縁層が形成されている場合を想定すると、層間絶縁層は誘電率の低い材料により形成する必要があるので、機械的強度の低い材料となる。このため、ダイシングの際にスクライブラインの層間絶縁層に剥離やクラックが生じやすくなる。よって、壁部が剥離やクラックを止めきれず、剥離やクラックが集積回路領域にまで進行してしまうという問題があった。以下、そのことを具体的に説明する。

半導体装置においては、生産性の向上のために半導体素子の配線の間隔を狭めるとともに、配線間相互のインダクタンスを下げ、発熱や信号の減衰などのロスを小さくする必要がある。配線の間隔を狭めつつ配線間相互のインダクタンスを下げるために、たとえばポーラスＳｉＯＣ膜や、分子構造が疎であるＳｉＯＣ膜などの誘電率の低い材料によって層間絶縁層は形成されている。具体的には、不純物を添加していないシリコン酸化膜の誘電率は４．３であり、フッ素を添加したシリコン酸化膜の誘電率は３．６であるのに対して、ポーラスＳｉＯＣ膜の誘電率は２．５であり、ＳｉＯＣ膜の誘電率は２．８である。しかしながら、ポーラスＳｉＯＣ膜や、ＳｉＯＣ膜などの機械的強度は低い。具体的には、不純物を添加していないシリコン酸化膜の硬度は１０ＧＰａ、弾性率は８４ＧＰａであり、フッ素を添加したシリコン酸化膜の硬度は７．９ＧＰａ、弾性率は５６ＧＰａであるのに対して、多孔質構造のＳｉＯＣ膜の硬度は１ＧＰａ、弾性率は９ＧＰａであり、ＳｉＯＣ膜の硬度は１．８ＧＰａ、弾性率は１３ＧＰａである。

このように、低誘電率の層間絶縁層の機械的強度は低いので、このような層間絶縁層を集積回路領域だけでなくスクライブラインにも形成した場合には、ダイシングの際に剥離やクラックが層間絶縁層に発生しやすい。このため、スクライブラインに層間絶縁層が形成されている場合には、上記特許文献１〜３のような壁部を設けても、剥離やクラックが壁部で止まらずに集積回路領域にまで進行してしまう。

ここで、ダイシングの際に発生する剥離やクラックが集積回路領域にまで進行することを抑止可能な方法として、壁部を多重に設けたり、スクライブラインの幅を大きくしたりする方法もある。しかしながら、壁部を多重に設ける方法では、壁部の数が増える分だけ半導体装置の見かけ上の大きさが大きくなってしまい、スクライブラインの幅を大きくする方法でも、同様に半導体装置の見かけ上の大きさが大きくなってしまう。その結果、生産性が低下するという問題があった。

そこで、本発明の目的は、生産性を低下させずに半導体素子形成領域への剥離やクラックの進行を抑止することのできる半導体装置を提供することである。

本発明の半導体装置は、半導体素子の形成された半導体素子形成領域を有する半導体装置であって、主表面を有し、その主表面に半導体素子が形成されたチップ状の半導体基板と、半導体素子形成領域を覆うように半導体基板の主表面上に形成され、かつ半導体素子形成領域よりも外周側にまで延在する絶縁層とを備えている。絶縁層は半導体素子形成領域の平面形状の外周を取り囲むように形成された凹部を有している。さらに、凹部内に形成されることで半導体素子形成領域を取り囲む壁部を半導体装置は備えている。半導体素子形成領域の平面形状の一辺に沿う壁部の部分の内周側の面と外周側の面とのうち外周側の面が、互いに異なる平面上に位置する複数の面の組み合わせにより構成されている。

なお、本発明において「壁部」とは、少なくとも絶縁膜よりも機械的強度が高い材料よりなっている部分を意味している。また、「絶縁層が延在する」とは、絶縁層が凹部によって途切れている場合も含む意味である。また、「チップ状の半導体基板」とは、ダイシング後の半導体基板を意味している。さらに、「半導体素子形成領域を取り囲む」とは、半導体素子形成領域を連続的に取り囲む場合の他、半導体素子形成領域を断続的に取り囲む場合も含む意味である。

本発明の半導体装置によれば、半導体基板をダイシングする際に絶縁層に発生した複数の剥離やクラックの各々は、壁部の外周側の面を構成する複数の面の各々に達する。これにより、剥離やクラックの及ぼす力が、壁部の外周側の面を構成する複数の面の各々に平行な方向に作用する。壁部の外周側の面を構成する複数の面の各々は互いに異なる平面上に位置するので、壁部の外周側の面を構成する複数の面のうち一の面に作用する剥離やクラックの力と、他の面に作用する剥離やクラックの力とが、互いに足し合わされて強い力となることはない。これにより、足し合わされた強い力で壁部内を剥離やクラックが進展することを抑制でき、剥離やクラックを壁部で止めることが可能である。その結果、半導体素子形成領域への剥離やクラックの進行を防止することができる。

また、多重の壁部を設けたり、切断する領域の幅を大きくしたりする必要がないので、半導体装置の大きさを大きくする必要がなく、生産性も低下しない。

以下、本発明の実施の形態について図に基づいて説明する。

（実施の形態１）
始めに、図１〜図４を用いて、本発明の実施の形態１における半導体装置の構造を説明する。

図１は、本発明の実施の形態１における半導体装置が取り出される半導体ウエハを示す斜視図である。

図１に示すように、半導体ウエハ１００は、図示しないシリコン基板と、シリコン基板上に形成された図示しない半導体素子とを備えた複数の半導体装置１０１の各々が行列状に等間隔に配列している。複数の半導体装置の各々の間には、スクライブライン１１０が格子状に形成されている。ブレードなどを用いて半導体ウエハ１００をスクライブライン１１０に沿ってダイシングすることによって、半導体ウエハ１００からチップ状の半導体装置１０１が取り出される。

図２は、図１の半導体ウエハ１００から取り出された半導体装置１０１の構成を上層の保護膜、配線層などを省略して示す平面図である。図３は、図２のＩＩＩ−ＩＩＩ線に沿った断面図である。図４は、図２のＩＶ−ＩＶ線に沿った断面図である。

まず、図２に示すように、半導体装置１０１は、中央部に形成された半導体素子形成領域５２と、半導体素子形成領域５２の外周を取り囲む外周領域５３とを有している。半導体素子形成領域５２には、コンタクト３２がマトリクス状に形成されている。

図３および図４に示すように、半導体素子形成領域５２は半導体素子７の形成された領域である。チップ状のシリコン基板１の表面には、たとえば薄膜トランジスタのソース／ドレイン領域７ａ〜７ｃなどが形成されている。ソース／ドレイン領域７ａ〜７ｃは、コンタクト３２、３５、および３８の各々を介して配線３３、３６、および３９の各々に電気的に接続されている。さらに、たとえば層間絶縁層４内において、複数の配線３３の各々の上にはゲート絶縁層を挟んでゲート電極（図示なし）が形成されており、このゲート電極に加える電圧によって、ソース／ドレイン領域７ａとソース／ドレイン領域７ｂとの間に流れる電流が制御されている。半導体素子形成領域５２を覆うように、かつ半導体素子形成領域５２よりも外周側、つまり外周領域５３にまで延在するように、シリコン基板１の表面上に層間絶縁層２および３が積層して形成されている。

半導体素子形成領域５２の層間絶縁層２および３には、複数のホール３１が開口されており、ホール３１内の各々には、コンタクト３２の各々が形成されている。そして、層間絶縁層３上には、コンタクト３２の各々に電気的に接続するように複数の配線３３の各々が形成されている。

配線３３上で半導体素子形成領域５２を覆い、かつ外周領域５３にまで延在するように、層間絶縁層３上に層間絶縁層４が形成されている。半導体素子形成領域５２の層間絶縁層４には、複数のホール３４が開口されており、ホール３４内の各々には、コンタクト３５の各々が形成されている。そして、層間絶縁層４上には、コンタクト３５の各々に電気的に接続するように複数の配線３６の各々が形成されている。

配線３６上で半導体素子形成領域５２を覆い、かつ外周領域５３にまで延在するように、層間絶縁層４上に層間絶縁層５が形成されている。半導体素子形成領域５２の層間絶縁層５には、複数のホール３７が開口されており、ホール３７内の各々には、コンタクト３８の各々が形成されている。そして、層間絶縁層５上には、コンタクト３８の各々に電気的に接続するように複数の配線３９の各々が形成されている。

外周領域５３の層間絶縁層２〜５には、シリコン基板１に達するような凹部２２が形成されている。この凹部２２は、コンタクト３２と同じ材質からなる壁部２４となる導電層を埋め込むために層間絶縁層２、３に形成された孔と、配線３３と同じ材質からなる壁部２５となる導電層の形成領域と、コンタクト３４と同じ材料からなる壁部２６となる導電層を埋め込むために層間絶縁層４に形成された孔と、配線３６と同じ材質からなる壁部２７となる導電層の形成領域と、コンタクト３８と同じ材料からなる壁部２８となる導電層を埋め込むために層間絶縁層５に形成された孔とにより構成されている。凹部２２は、半導体素子形成領域５２の平面形状（図２）の外周を取り囲むように形成されている。そして、凹部２２内を埋め込むように、かつ凹部２２から図３、４において上方へ突き出すように壁部２４〜２９が形成されており、これにより、壁部２４〜２９は半導体素子形成領域５２を連続的に取り囲んでいる。

層間絶縁層５上には、壁部２９の一部と配線３９とを覆うように、保護膜６が形成されている。壁部２９は、保護膜６に剥離やクラックが進行することを抑止する役割を果たしている。保護膜６には配線３９に電気的に接続された複数の電極（図示なし）が形成されている。

なお、層間絶縁層２〜５の各々は、たとえばポーラスＳｉＯＣ膜や、ＳｉＯＣ膜などよりなっており、コンタクト３２、３５、３８と、配線３３、３６、３９と、壁部２４〜２９とは、たとえばタングステンやアルミニウムや銅などよりなっている。なお、壁部２４〜２９は上記材質に限定されず、層間絶縁層より機械的強度の高い材料よりなっていればよい。保護膜６は、たとえばポリイミドよりなっている。また、半導体装置１０１の縁５４は、図１中のスクライブライン１１０に沿った切断面によって構成されている。

本実施の形態では、図２に示すように、半導体素子形成領域５２の平面形状の一辺５１に沿う壁部２４の部分（点線で囲む部分）の内周側の面である内壁面６４と、外周側の面である外壁面２１とのうち、外壁面２１が、互いに異なる平面上に位置する複数の面２１ａ〜２１ｉの組み合わせにより構成されている。図５は、本発明の実施の形態１における壁部の構造を模式的に示す拡大斜視図である。

具体的には、図５に示すように、壁部２４の外壁面２１を構成する面２１ａは平面８１ａ上に位置している。また、外壁面２１を構成する面２１ｂは平面８１ｂ上に位置している。平面８１ａと平面８１ｂとは互いに平行な平面であるので、面２１ａと面２１ｂとは互いに異なる平面上に位置している。同様に、外壁面２１を構成する面２３ａは平面８２ａ上に位置している。同様に、外壁面２１を構成する面２３ｂは平面８２ｂ上に位置している。平面８２ａと平面８２ｂとは互いに平行な平面であるので、面２３ａと面２３ｂとは互いに異なる平面上に位置している。

また、平面８１ａと、平面８２ａおよび平面８２ｂとは互いに交わる平面であるので、面２１ａと、面２３ａおよび面２３ｂとは互いに異なる平面上に位置している。同様に、平面８１ｂと平面８２ａおよび平面８２ｂとは互いに交わる平面であるので、面２１ｂと面２３ａおよび面２３ｂとは互いに異なる平面上に位置している。このように、本実施の形態では、外壁面２１が、互いに異なる平面８１ａ、８１ｂ、８２ａ、８２ｂ上に位置する複数の面２１ａ、２１ｂ、２３ａ、２３ｂの組み合わせにより構成されている。

なお、上記においては、図２中における壁部２４〜２９の下側の部分（点線で囲む部分）について説明したが、壁部２４〜２９の他の部分（図２中右側の部分、左側の部分、および上側の部分）も下側の部分と同様の構成を有している。

また、外壁面２１を構成する複数の面２１ａ〜２１ｉの各々の平面的な長さは１０μｍ以上３０μｍ以下であることが好ましい。また、面２１ａ〜２１ｉの各々は、スクライブライン１１０（図１）に対して０度より大きく１０度以下の角度をなしていることが好ましい。

なお、図３，図４における壁部２５、２７、２９は省略されてもよく、この場合には、壁部２４が埋め込まれる孔と、壁部２６が埋め込まれる孔２８と、壁部２８が埋め込まれる孔とがつながっている。

続いて、本発明の実施の形態１における半導体装置の製造方法について説明する。

図６〜図９は、本発明の実施の形態１における半導体装置の製造方法を工程順に示す断面図である。

始めに、図６に示すように、シリコン基板１の主表面上にソース／ドレイン領域７ａ〜７ｃを形成する。そして、ソース／ドレイン領域７ａ〜７ｃを覆うように、シリコン基板１の主表面上に互いに異なる材料からなる層間絶縁層２および３が順次堆積される。

次に、図７に示すように、層間絶縁層２および３に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、シリコン基板１の主表面に達するホール３１ならびに凹部２２が形成される。そして、ホール３１ならびに凹部２２内に導電層が形成される。これにより、コンタクト３２および壁部２４が形成される。

続いて、図８に示すように、層間絶縁層３上に所定形状を有する配線３３および壁部２５が形成される。壁部２５は、壁部２４とほぼ同様の平面形状で形成される。そして、配線３３および壁部２５を覆うように層間絶縁層４が形成される。

図９に示すように、層間絶縁層４に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、配線３３に達するホール３４ならびに壁部２５に達する凹部２２が形成される。そして、ホール３４ならびに凹部２２内に導電層が形成され、これにより、コンタクト３５および壁部２６が形成される。壁部２６は、壁部２５とほぼ同様の平面形状で形成される。続いて、層間絶縁層４上に所定形状を有する配線３６および壁部２７が形成される。壁部２７は、壁部２６とほぼ同様の平面形状で形成される。配線３６および壁部２７を覆うように層間絶縁層５が形成される。

その後、図３に示すように、層間絶縁層５に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、配線３６に達するホール３７ならびに壁部２７に達する凹部２２が形成される。そして、ホール３７ならびに凹部２２内に導電層が形成され、これにより、コンタクト３８および壁部２８が形成される。壁部２８は、壁部２７とほぼ同様の平面形状で形成される。続いて、層間絶縁層５上に所定形状を有する配線３９および壁部２９が形成される。壁部２９は、壁部２８とほぼ同様の平面形状で形成される。さらに、壁部２９の一部および配線３９を覆うように、たとえばポリイミドよりなる保護膜６を形成する。以上の工程により、図３に示す半導体装置１０１が完成する。

本実施の形態の半導体装置１０１においては、半導体素子形成領域５２での剥離やクラックの発生を以下の原理により抑止することができる。

図１０〜図１４は、本発明の実施の形態１の半導体装置において、能動領域への剥離やクラックの発生が抑止される原理を説明するための図である。

図１０は、ダイシングされる前の互いに隣接する２つの半導体装置を模式的に示す断面図である。ダイシングされる前の互いに隣接する２つの半導体装置１０１ａ，１０１ｂのうち、半導体装置１０１ａは半導体素子形成領域５２ａを有しており、半導体素子形成領域５２ａを囲むように壁部４２ａが形成されている。同様に、半導体装置１０１ｂは半導体素子形成領域５２ｂを有しており、半導体素子形成領域５２ｂを囲むように壁部４２ｂが形成されている。ここで、壁部４２ａ，４２ｂは図３における壁部２４〜２９である。半導体装置１０１ａと半導体装置１０１ｂとの間には切断領域５０が設けられており、半導体ウエハは図９中点線で示された切断領域５０のスクライブライン４１に沿ってブレード４０を用いてダイシングされている。それにより、半導体装置１０１ａと半導体装置１０１ｂとが分割されている。

図１１に示すように、半導体ウエハがダイシングされる際には、ブレード４０から壁部４２ａ，４２ｂに達するようなクラック４３が切断領域５０に発生する。また、図１２に示すように、たとえば層間絶縁層２と層間絶縁層３との間に、ブレード４０から壁部２４〜２９に達するような剥離部分４６が発生する。剥離部分４６は、積層膜と他の積層膜との境界部分において積層膜が剥離している部分である。剥離部分４６のような剥離は、層間絶縁層２と層間絶縁層３との間の他、層間絶縁層３と層間絶縁層４との間や、層間絶縁層４と層間絶縁層５との間においても発生する。

図１３は、壁部に達したクラックが壁部に及ぼす力を示す図である。

図１３に示すように、ブレード４０から壁部４２ｂに達したクラック４３ａは、壁部４２ｂの外壁面を構成する面４４ａに対して力Ｆ₁を及ぼす。力Ｆ₁は、面４４ａに平行な成分の力Ｆ_1xと、面４４ａに対して垂直な成分の力Ｆ_1yとに分けられる。また、ブレード４０から壁部４２ｂに達した別のクラック４３ｂは、壁部４２ｂの外壁面を構成する面４４ｂに対して力Ｆ₂を及ぼす。力Ｆ₂は、面４４ｂに平行な成分の力Ｆ_2xと、面４４ｂに対して垂直な成分の力Ｆ_2yとに分けられる。力Ｆ₁および力Ｆ₂のうち、力Ｆ_1yおよび力Ｆ_2yは半導体素子形成領域（図１３中上方）へ直接進行する力である。しかし、力Ｆ_1yと力Ｆ_2yとは、それぞれ別々の箇所で壁部に及ぼす力であるため、足し合わされて強い力となることはない。したがって、力Ｆ_1yおよび力Ｆ_2yの方向に進展するクラック４３ａ、４３ｂは、壁部４２ｂによって止められる。

一方、図１４に示すように、力Ｆ_1xによりクラック４３ａは面４４ａに沿って進行し、スクライブライン４１に近づく方向へ進行する。また、力Ｆ_2xによりクラック４３ｂは面４４ｂに沿って進行し、スクライブライン４１に近づく方向へ進行する。このとき、面４４ａと面４４ｂとは互いに異なる平面上に位置するので、力Ｆ_1xと力Ｆ_2xとが互いに足し合わされて強い力となることはない。したがって、半導体素子形成領域へのクラック４３ａ、４３ｂの進行を抑止することができる。

また、スクライブライン４１の方向に進行方向を変更されたクラック４３ａが壁部４２ｂから離れてさらに進行すると、このクラック４３ａによってブレード４０から発生した他のクラック４５の進行が止められる。したがって、半導体素子形成領域への他のクラック４５の進行も抑止することができる。なお、クラック４３ａと同様の原理により、半導体素子形成領域への剥離部分４６の進行も壁部４２ａ，４２ｂで抑止することができる。

これに対して、スクライブラインに平行に壁部が形成されている場合には、半導体素子形成領域へ剥離やクラックが発生しやすい。以下、半導体素子形成領域へクラックが発生する原理について説明する。

図１５および図１６は、スクライブラインに平行に壁部が形成されている場合において、半導体素子形成領域へクラックが発生する原理を説明するための図である。

図１５に示すように、ブレード４０から壁部１４２に達したクラック４３ａは、壁部１４２に対して力Ｆ₃を及ぼす。力Ｆ₃は、壁部１４２の外壁面１４４に平行な成分の力Ｆ_3xと、壁部１４２の外壁面１４４に対して垂直な成分の力Ｆ_3yとに分けられる。また、ブレード４０から壁部１４２に達したクラック４３ｂは、壁部１４２に対して力Ｆ₄を及ぼす。力Ｆ₄は、壁部１４２の外壁面１４４に平行な成分の力Ｆ_4xと、壁部１４２の外壁面１４４に対して垂直な成分の力Ｆ_4yとに分けられる。

ここで、クラック４３ａが及ぼす外壁面１４４に平行な成分の力Ｆ_3xと、クラック４３ｂが及ぼす外壁面１４４に平行な成分の力Ｆ_4xとは、ともに同一平面にある。このため、力Ｆ_3xと力Ｆ_4xとが足し合わされ、外壁面１４４に平行な方向に強い力が生じる。これにより、図１６に示すように、クラック４３ａ、４３ｂは大きく進行して壁部１４２を引き剥がす。その結果、クラック４３ａ、４３ｂが半導体素子形成領域（図１６中上方）へ進行してしまう。なお、クラック４３ａ、４３ｂと同様の原理により、剥離部分も半導体素子形成領域へ進行してしまう。

本実施の形態の半導体装置１０１によれば、シリコン基板１をダイシングする際に層間絶縁層２〜５に発生した複数の剥離やクラックの各々は、壁部４２ｂの外壁面を構成する複数の面４４ａ、４４ｂの各々に達する。これにより、剥離やクラックの及ぼす力Ｆ_1x、Ｆ_2xが、複数の面４４ａ、４４ｂの各々に平行な方向に作用する。複数の面４４ａ、４４ｂの各々は互いに異なる平面上に位置するので、面４４ａに作用する力Ｆ_1xと、他の面４４ｂに作用する力Ｆ_2xとが、互いに足し合わされて強い力となることはない。これにより、足し合わされた強い力で壁部４２ａ、４２ｂ内を剥離やクラックが進展することを抑制でき、剥離やクラックを壁部４２ａ、４２ｂで止めることが可能である。その結果、半導体素子形成領域への剥離やクラックの進行を防止することができる。

本実施の形態の半導体装置１０１において、複数の面４４ａ、４４ｂの各々の平面的な長さは１０μｍ以上３０μｍ以下である。

ダイシングの際に発生する剥離部分４６やクラック４３ａ、４３ｂが面４４ａ、４４ｂに沿って進行する距離は、おおむね３０μｍを超える程度であることを本願発明者らは見出した。そこで、面４４ａ、４４ｂの平面的な長さを３０μｍ以下とすることにより、面４４ａ、４４ｂでスクライブライン４１の方向に進行方向を変更されたクラック４３ａ、４３ｂを、面４４ａ、４４ｂから離れてさらに進行させることができる。これにより、面４４ａ、４４ｂから離れて進行したクラック４３ａ、４３ｂによってブレード４０から発生した他のクラック４５の進行を止めることができる。したがって、半導体素子形成領域５２への他のクラック４５の進行も抑止することができる。また、面４４ａ、４４ｂの長さを１０μｍ以上とすることにより、クラック４３ａ、４３ｂの進行方向を確実に変えることができる。

なお、本実施の形態においては、層間絶縁層３〜５の各々の上に壁部２５，２７，２９の各々が形成される場合について示したが、本発明はこのような場合に限定されるものではない。本発明は、壁部２５，２７，２９の各々が形成されずに、壁部２４，２６，２８の各々が互いに接続するように形成されてもよい。

また、本実施の形態においては、壁部２４〜２９が同一の平面形状である場合について示したが、本発明はこのような場合に限定されるものではなく、壁部２４〜２９の平面形状が異なっていてもよい。

さらに、本実施の形態においては、半導体素子形成領域５２に薄膜トランジスタが形成されている場合について示したが、本発明はこのような場合の他、半導体素子形成領域にバルクのトランジスタが形成されていてもよく、半導体素子領域の構成については任意である。

（実施の形態２）
図１７は、本発明の実施の形態２における半導体装置の構成を示す平面図である。なお、図１７では図２に示した平面に相当する形状が示されている。

本実施の形態の半導体装置は、図２〜図４に示す実施の形態１の半導体装置とほぼ同様の構成であるが、半導体素子形成領域５２の外周側の層間絶縁層に形成された凹部と、凹部内に充填された壁部との形状のみが実施の形態１の半導体装置と異なる。以下、重複する構成については同一の符号を付し、その説明を省略する。

図１７に示すように、本実施の形態の半導体装置１０２においては、壁部６２が半導体素子形成領域５２を連続的に取り囲んでおり、半導体素子形成領域５２の平面形状の一辺５１に沿う壁部６２の部分の内壁面６４が、互いに異なる平面上に位置する（同一平面上にない）複数の面６４ａ〜６４ｈの組み合わせにより構成されている。

本実施の形態の半導体装置１０２によれば、実施の形態１と同様に、壁部６２の外壁面を構成する複数の面２１ａ〜２１ｈの各々に平行な方向へ進行方向が変わる。複数の面２１ａ〜２１ｈの各々は互いに異なる平面上に位置するので、面２１ａ〜２１ｈの各々に沿う方向に一のクラックが及ぼす力と、面２１ａ〜２１ｈの各々に沿う方向に他のクラックが及ぼす力とが互いに足し合わされて強い力となることはない。したがって、クラックが及ぼす力によって壁部６２が引き剥がされることはない。その結果、半導体素子形成領域５２への剥離やクラックの進行を抑止することができる。また、多重の壁部を設けたり、切断する領域の幅を大きくしたりする必要がないので、半導体装置の大きさを大きくする必要がなく、生産性も低下しない。

なお、本実施の形態においては、壁部６２が半導体素子形成領域５２を連続的に取り囲んでいる場合について示したが、本発明はこのような場合の他、図１８に示すように、壁部６２が半導体素子形成領域５２を断続的に取り囲んでいてもよい。この場合にも実施の形態１と同様に、半導体素子形成領域５２への剥離やクラックの進行を抑止することができる。また、多重の壁部を設けたり、切断する領域の幅を大きくしたりする必要がないので、半導体装置の大きさを大きくする必要がなく、生産性も低下しない。

（実施の形態３）
図１９は、本発明の実施の形態３における半導体装置の構成を示す平面図である。なお、図１９では図２に示した平面に相当する形状が示されている。

本実施の形態の半導体装置は、図２〜図４に示す実施の形態１の半導体装置とほぼ同様の構成であるが、半導体素子形成領域５２の外周側の層間絶縁層に形成された凹部と、凹部内に充填された壁部との平面形状のみが実施の形態１の半導体装置と異なる。以下、重複する構成については同一の符号を付し、その説明を省略する。

図１９に示すように、壁部６７が半導体素子形成領域５２を連続的に取り囲んでおり、半導体素子形成領域５２の平面形状の一辺に沿う壁部６７の部分の内壁面６４が、単一の平面内に沿って形成されている。すなわち、図１９では半導体素子形成領域５２が矩形の平面形状で形成されているので、内壁面６４は、半導体素子形成領域５２の矩形に沿った平面形状となっている。

本実施の形態の半導体装置１０３によれば、実施の形態１と同様に、壁部６７の外壁面を構成する複数の面２１ａ〜２１ｈの各々に平行な方向へ進行方向が変わる。複数の面２１ａ〜２１ｈの各々は互いに異なる平面上に位置するので、面２１ａ〜２１ｈの各々に沿う方向に一のクラックが及ぼす力と、面２１ａ〜２１ｈの各々に沿う方向に他のクラックが及ぼす力とが互いに足し合わされて強い力となることはない。したがって、クラックが及ぼす力によって壁部６２が引き剥がされることはない。その結果、半導体素子形成領域５２への剥離やクラックの進行を抑止することができる。また、多重の壁部を設けたり、切断する領域の幅を大きくしたりする必要がないので、半導体装置の大きさを大きくする必要がなく、生産性も低下しない。

（実施の形態４）
図２０は、本発明の実施の形態４における壁部の構造を示す断面図である。図２１は、本発明の実施の形態４における壁部の構造を模式的に示す拡大斜視図である。図２２は、図２１に示す壁部を各層ごとに分解した斜視図である。

図２０〜図２２を参照して、本実施の形態においては、壁部２４〜２９の形状が実施の形態１と異なっている。具体的には、壁部２５，２７，および２９は、実施の形態１の場合よりも幅の広い平面形状を有している。また、壁部２４，２６，および２８は、一定の幅の線が蛇行しているような平面形状を有している。壁部２４〜２９の外周面は、互いに異なる平面上に位置する複数の面の組み合わせにより構成されている。

具体的には、壁部２９の外壁面を構成する面５５ａ〜５５ｃの各々は、互いに平行な平面上に位置している。このため、面５５ａ〜５５ｃの各々は、互いに異なる平面上に位置している。同様に、壁部２９の外壁面を構成する面５６ａ〜５６ｃの各々は、互いに平行な平面上に位置している。このため、面５６ａ〜５６ｃの各々は、互いに異なる平面上に位置している。さらに、面５５ａ〜５５ｃの各々と、５６ａ〜５６ｃの各々とは、互いに交差する平面上に位置している。このため、面５５ａ〜５５ｃの各々と、面５６ａ〜５６ｃの各々とは、互いに異なる平面上に位置している。同様の理由により、壁部２８の外壁面を構成する面５５ｄ〜５５ｆの各々と、壁部２８の外壁面を構成する面５６ｄ〜５６ｆの各々とは、互いに異なる平面上に位置している。なお、壁部２９の外壁面を構成する面５５ａ〜５５ｃおよび面５６ａ〜５６ｃと、壁部２９の外壁面を構成する面５５ｄ〜５５ｆおよび面５６ｄ〜５６ｆとは、互いに同一平面上にない。

なお、これ以外の構成は、図１〜図４に示す実施の形態１の半導体装置の構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。

壁部２４〜２９が本実施の形態のような構造を有している場合でも、実施の形態１の半導体装置１０１と同様の効果を得ることができる。

（実施の形態５）
図２３は、本発明の実施の形態５における壁部の構造を示す断面図である。図２４は、本発明の実施の形態５における壁部の構造を模式的に示す拡大斜視図である。図２５は、図２４に示す壁部を各層ごとに分解した斜視図である。

図２３〜図２５を参照して、本実施の形態においては、壁部２４〜２９の形状が実施の形態１と異なっている。具体的には、壁部２９のみが実施の形態４の壁部２９と同様の平面形状を有しており、実施の形態１の場合よりも幅の広い平面形状を有している。また、壁部２４〜２８は、実施の形態４の壁部２８と同様の平面形状を有しており、一定の幅の線が蛇行しているような平面形状を有している。

なお、これ以外の構成は、図２０〜図２２に示す実施の形態４の半導体装置の構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略する。

（実施の形態６）
図２６は、本発明の実施の形態６における壁部の構造を模式的に示す拡大斜視図である。図２７は、図２６に示す壁部を各層ごとに分解した斜視図である。

図２６および図２７を参照して、本実施の形態においては、壁部２４〜２９の形状が実施の形態１と異なっている。具体的には、壁部２９のみが実施の形態４の壁部２９と同様の平面形状を有しており、実施の形態１の場合よりも幅の広い平面形状を有している。また、壁部２４〜２８は、図１８に示す実施の形態２の壁部６２と同様の平面形状を有しており、半導体素子形成領域を断続的に取り囲んでいる。なお、本実施の形態の壁部の断面構造は、図２３に示す実施の形態５の壁構造とほぼ同様の断面構造となっている。

（実施の形態７）
図２８は、本発明の実施の形態７における壁部の構造を示す断面図である。図２９は、本発明の実施の形態７における壁部の構造を模式的に示す拡大斜視図である。図３０は、図２９に示す壁部を各層ごとに分解した斜視図である。

図２８〜図３０を参照して、本実施の形態においては、壁部２４〜２９の形状が実施の形態１と異なっている。具体的には、壁部２４〜２９の各々は、下の層よりも幅が広くなるような平面形状を有している。

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。

本発明の実施の形態１における半導体装置が取り出される半導体ウエハを示す斜視図である。図１の半導体ウエハ１００から取り出された半導体装置１０１の構成を上層の保護膜、配線層などを省略して示す平面図である。図２のＩＩＩ−ＩＩＩ線に沿った断面図である。図２のＩＶ−ＩＶ線に沿った断面図である。本発明の実施の形態１における壁部の構造を模式的に示す拡大斜視図である。本発明の実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。本発明の実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。本発明の実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。本発明の実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。ダイシングされる前の互いに隣接する２つの半導体装置を模式的に示す図である。ダイシングされる際にブレードから発生するクラックを模式的に示す図である。ダイシングされる際にブレードから発生する剥離を模式的に示す図である。クラックが壁部に及ぼす力を示す図である。能動領域へのクラックの進行が抑止される様子を示す図である。スクライブラインに平行に壁部が形成されている場合において、クラックが壁部に及ぼす力を模式的に示す図である。スクライブラインに平行に壁部が形成されている場合において、能動領域へのクラックの進行の様子を示す図である。本発明の実施の形態２における半導体装置の構成を示す平面図である。本発明の実施の形態２における半導体装置の他の構成を示す平面図である。本発明の実施の形態３における半導体装置の構成を示す平面図である。本発明の実施の形態４における壁部の構造を示す断面図である。本発明の実施の形態４における壁部の構造を模式的に示す拡大斜視図である。図２１に示す壁部を各層ごとに分解した斜視図である。本発明の実施の形態５における壁部の構造を示す断面図である。本発明の実施の形態５における壁部の構造を模式的に示す拡大斜視図である。図２４に示す壁部を各層ごとに分解した斜視図である。本発明の実施の形態６における壁部の構造を模式的に示す拡大斜視図である。図２６に示す壁部を各層ごとに分解した斜視図である。本発明の実施の形態７における壁部の構造を示す断面図である。本発明の実施の形態７における壁部の構造を模式的に示す拡大斜視図である。図２９に示す壁部を各層ごとに分解した斜視図である。

符号の説明

１シリコン基板、２〜５層間絶縁層、６保護膜、７半導体素子、７ａ〜７ｃソース／ドレイン領域、２１，１４４外壁面、２１ａ〜２１ｉ，２３ａ，２３ｂ，４４ａ，４４ｂ，５５ａ〜５５ｆ，５６ａ〜５６ｆ外壁面を構成する面、２２凹部、２４〜２９，４２ａ，４２ｂ，６２，６７，１４２壁部、３１，３４，３７ホール、３２，３５，３８コンタクト、３３，３６，３９配線、４０ブレード、４１スクライブライン、４３，４３ａ，４３ｂ，４５クラック、４６剥離部分、５０切断領域、５１半導体素子形成領域の一辺、５２，５２ａ，５２ｂ半導体素子形成領域、５３外周領域、５４縁、６４内壁面、６４ａ〜６４ｈ内壁面を構成する面、８１ａ，８１ｂ，８２ａ，８２ｂ平面、１００半導体ウエハ、１０１，１０１ａ，１０１ｂ，１０２，１０３半導体装置、１１０スクライブライン。

Claims

半導体素子の形成された半導体素子形成領域を有する半導体装置であって、
主表面を有し、その主表面に前記半導体素子が形成されたチップ状の半導体基板と、
前記半導体素子形成領域を覆うように前記半導体基板の主表面上に形成され、かつ前記半導体素子形成領域よりも外周側にまで延在する絶縁層とを備え、
前記絶縁層は前記半導体素子形成領域の平面形状の外周を取り囲むように形成された凹部を有し、さらに、
前記凹部内に形成されることで前記半導体素子形成領域を取り囲む壁部を備え、
前記半導体素子形成領域の平面形状の一辺に沿う前記壁部の部分の内周側の面と外周側の面とのうち前記外周側の面が、互いに異なる平面上に位置する複数の面の組み合わせにより構成されている、半導体装置。
前記壁部が前記半導体素子形成領域を連続的に取り囲んでいる、請求項１に記載の半導体装置。
前記半導体素子形成領域の平面形状の一辺に沿う前記壁部の部分の前記内壁側の面が、互いに異なる平面上に位置する複数の面の組み合わせにより構成されている、請求項２に記載の半導体装置。
前記半導体素子形成領域の平面形状の一辺に沿う前記壁部の部分の前記内壁側の面が、単一の平面内に沿って形成されている、請求項２に記載の半導体装置。
前記壁部が断続的に前記半導体素子形成領域を取り囲んでいる、請求項１に記載の半導体装置。
前記外周側の面を構成する互いに異なる平面上に位置する前記複数の面のうち１つの面の平面的な長さが１０μｍ以上３０μｍ以下である、請求項１〜５のいずれかに記載の半導体装置。