JP2005259844A - 半導体パッケージ基板 - Google Patents
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Abstract
【課題】 ボンディングパットが狭くなるとはんだペースト印刷によるはんだ供給ができなくなり安価なはんだ搭載基板を提供できない問題があった。
【解決手段】 センターパッドを持つICチップに対応した半導体パッケージ基板のボンディングパットをボンディングパットの列に対し、ほぼ配線するパターンが均等になるように一方の方向にピッチを広げボンディングパターンを形成し、ボンディングパットの列に対し直角方向に、直線でパターン幅を広げた広がりパターンを形成する。広がり部に形状の揃ったはんだペーストを印刷し広がり部からはんだを濡れ広がらすことで、ボンディングパットにはんだを形成した安価なはんだ仕様の半導体パッケージ基板を提供できる。
【選択図】図1
【解決手段】 センターパッドを持つICチップに対応した半導体パッケージ基板のボンディングパットをボンディングパットの列に対し、ほぼ配線するパターンが均等になるように一方の方向にピッチを広げボンディングパターンを形成し、ボンディングパットの列に対し直角方向に、直線でパターン幅を広げた広がりパターンを形成する。広がり部に形状の揃ったはんだペーストを印刷し広がり部からはんだを濡れ広がらすことで、ボンディングパットにはんだを形成した安価なはんだ仕様の半導体パッケージ基板を提供できる。
【選択図】図1
Description
本発明は、ICチップとフリップチップ接合する半導体パッケージ基板に関する。さらに詳しくは、フリップチップ実装するボンディングパットにはんだを搭載する半導体パッケージ基板に関する。
従来の半導体パッケージ基板のはんだを搭載したボンディングパットには、ボンディングパット部のみをソルダーレジストで開口しはんだを搭載した構造がある。(例えば、特許文献1参照。)
以下、図5、図6により従来の半導体パッケージ基板について説明する。図5は、半導体パッケージ基板のボンディングパットの上面図である。ほぼ直線上に配置されたボンディング位置1に対応しボンディングパット2がほぼ直角に形成されソルダーレジスト5により開口されている。ボンディングパット2はソルダーレジスト5によりボンディング位置1に対しほぼ均等に開口されている。
図6は、図5のA−B断面図である。ソルダーレジスト5により開口されボンディングパット2の上にはんだ7が搭載されている。はんだ7ははんだペーストをボンディングパット2の上に直接印刷し、リフローにより形成される。
しかしながら、前述の半導体パッケージ基板には次のような問題点がある。即ち、ICチップが高集積化され小さくなることでボンディングパットの間隔が狭くなると、ボンディングパット上に直接はんだペーストを印刷する安価な搭載法が出来なくなり安価な半導体パッケージ基板を提供できない等の問題があった。
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、狭ピッチのボンディングパットへの安価なはんだの搭載法を使えるボンディングパターンを持ち、はんだが搭載されたボンディングパットを持つ安価な半導体パッケージ基板を提供するものである。
上記目的を達成するために、ほぼ直線上に並んだパッドを持つICチップとフリップチップ接続する半導体パッケージ基板において、ボンディングパターンは前記ICチップとフリップチップ接合するボンディングパットの列に対し一方の方向に形成し、前記ボンディングパターンのピッチは前記ボンディングパットのピッチよりも広がっており、前記ボンディングパターンは少なくとも前記ボンディングパターンの広がった部分の中に前記ボンディングパットの列に対し直角な直線パターンを持ち、前記ボンディングパットははんだで覆われていることを特徴とするものである。
また、前記直線パターンのパターン幅は、前記ボンディングパット幅よりも広いことを特徴とするものである。
また、前記ボンディングパターンの一方は、ソルダーレジストにより覆われていることを特徴とするものである。
また、前記ボンディングパターンは、前記ボンディングパットの列に対し一方の方向と他方の方向の数がほぼ均等であることを特徴とするものである。
また、前記ボンディングパットは、前記ICチップのほぼ中央に配置されていることを特徴とするものである。
以上、説明した様に本発明の半導体パッケージ基板によれば、ほぼ直線上に並んだボンディングパットから一方の方向にボンディングパターンを形成し、ボンディングパターンのピッチを広くし、少なくとも広がった部分の中にボンディングパットの列に対し直角な直線パターンを形成することで、容易な印刷法によるはんだペーストを供給でき、はんだペーストをリフローすることでボンディングパットまではんだを濡れ広がらせ、ボンディングパットにはんだを搭載した安価な半導体パッケージ基板を提供できる。
また、直線パターンのパターン幅を広くすることでパターン上にボンディングパットまで濡れ広がるはんだの量を容易に確保できる。
また、ボンディングパターンの一方をソルダーレジストで覆うことで、リフロー時ボンディングパットの方向にはんだが濡れ広がることが出来る。
また、ボンディングパターンの配線方向の数をほぼ均等にすることで容易にボンディングパターンピッチを広げることが出来る。
また、ボンディングパットがICチップのほぼ中央に位置あることで、容易にボンディングパターンピッチを広げることが出来る。
以下図面に基づいて本発明における半導体パッケージ基板について説明する。図1は本発明の実施の形態に係わる半導体パッケージ基板を説明する説明図である。図2は本発明の実施の形態に係わる半導体パッケージ基板を説明する説明図である。図3は本発明の実施の形態に係わる他の半導体パッケージ基板を説明する説明図である。図4は本発明の半導体パッケージ基板を使ったICチップとの接続を説明する説明図である。従来技術と同一部材は同一符号で示す。
先ず、図1は、半導体パッケージ基板のボンディングパターンの上面図を示す。ICチップと接続するボンディング位置1がほぼ直線上に並んでおり、ボンディング位置1に対応してボンディングパット2が形成されている。ボンディングパット2よりボンディングパターン3が一方の方向に形成されている。ボンディングパターン3のピッチはボンディングパット2のピッチより広がっている。ボンディングパターン3はピッチが広がった部分にボンディングパット2の列に対し、ほぼ直角の直線パターン6を持っている。直線パターン6の中に広がり部4を持っている。ボンディングパターン3の一方の端は、ソルダーレジスト5により規制されている。直線パターン6ははんだを搭載するパターンである。全ての方向が揃っており、ピッチが広がっているため、印刷法で容易にはんだペーストを印刷できる。また、広がり部4があるため、はんだペーストの量を容易に確保できる。印刷されたはんだペーストリフローする際、ボンディングパターン3の一方の端がソルダーレジスト5で規制されているため、はんだを容易にボンディングパット2へ濡れ広がらせることがでる。
図2は、図1のA−B断面図である。基材8上のボンディング位置1にボンディングパット2が形成され、ボンディングパターン3が一方の方向に配線されている。ボンディングパターン3はソルダーレジスト5により規制されている。ボンディングパット2及びボンディングパターン3の上にはんだ7が形成されている。はんだ7は銅等の配線材料の上に直接形成されていても、予め配線材料の上に金等の表面処理がなされた上に形成されていても問題のないことは言うまでもない。
図3は、半導体パッケージ基板の他のボンディングパターンの上面図を示す。ICチップと接続するボンディング位置1がほぼ直線上に並んでいる。ボンディング位置1に対応してボンディングパット2が形成されている。ボンディングパット2よりボンディングパターン3が一方の方向に形成されている。ボンディングパターン3は、一旦一方の方向に配線された後、ボンディングパット2のピッチよりも広げられている。さらにボンディングパターン3はピッチが広がった部分にボンディングパット2の列に対し、ほぼ直角の直線パターン6を持っている。直線パターン6は広がり部4を持っている。ボンディングパターン3の一方の端は、ソルダーレジスト5により規制されている。
図4は、本発明の半導体パッケージ基板とICチップの接続例である。ICチップ10に形成された金バンプ9にボンディングパット2に形成されたはんだ7が濡れ広がり接続している。はんだ7の厚みは、金バンプ10の根本まで広がらないようにするため、金バンプ10の高さよりも低いことが望ましい。ICチップのほぼ中央にパッドが配置されているICチップは、ボンディングパットの列よりほぼ均等にボンディングパターンを配線できる。
以下に、本発明の具体的実施例を示し、本発明をさらに詳細に説明する。
基材の両面に銅箔の付いた材料に、NCドリルで穴開けし、無電解銅メッキと電解銅メッキをした。その後、ドライフィルムを貼り付け、露光・現像後、塩化第2銅で銅をエッチングし、ドライフィルムを剥離し、パターンを形成した。ボンディングパットピッチは100ミクロン(パット幅50ミクロン)であり、広がったボンディングパターンピッチは約200ミクロン(パターン幅100ミクロン)であった。ボンディングパット幅50ミクロンと幅50ミクロンで配線されたボンディングパターン0.75ミリと100ミクロン幅の直線パターン0.35ミリのボンディングパターンと、ボンディングパット幅50ミクロンで配線されたボンディングパターン約1.3ミリと100ミクロン幅の直線パターン0.35ミリのボンディングパターンと、ボンディングパット幅50ミクロンで配線されたボンディングパターン約1.2ミリと100ミクロン幅の直線パターン0.3ミリのボンディングパターン等が混在するボンディングパターンが形成できた。予めボンディングパットとボンディングパターンに市販のフラックスを塗布し乾燥した。直線パターンの広がり部に100ミクロン幅で長さの違う長方形形状のはんだペーストを印刷し、リフローすることで、ボンディングパット部に約10ミクロンの厚みのはんだを形成することができた。
1. ボンディング位置
2. ボンディングパット
3. ボンディングパターン
4. 広がり部
5. ソルダーレジスト
6. 直線パターン
7. はんだ
8. 基材
9. 金バンプ
10. ICチップ
2. ボンディングパット
3. ボンディングパターン
4. 広がり部
5. ソルダーレジスト
6. 直線パターン
7. はんだ
8. 基材
9. 金バンプ
10. ICチップ
Claims (5)
- ほぼ直線上に並んだパッドを持つICチップとフリップチップ接続する半導体パッケージ基板において、ボンディングパターンは前記ICチップとフリップチップ接合するボンディングパットの列に対し一方の方向に形成し、前記ボンディングパターンのピッチは前記ボンディングパットのピッチよりも広がっており、前記ボンディングパターンは少なくとも前記ボンディングパターンの広がった部分の中に前記ボンディングパットの列に対し直角な直線パターンを持ち、前記ボンディングパットははんだで覆われていることを特徴とする半導体パッケージ基板。
- 前記直線パターンのパターン幅は、前記ボンディングパット幅よりも広いことを特徴とする請求項1記載の半導体パッケージ基板。
- 前記ボンディングパターンの一方は、ソルダーレジストにより覆われていることを特徴とする請求項1または2記載の半導体パッケージ基板。
- 前記ボンディングパターンは、前記ボンディングパットの列に対し一方の方向と他方の方向の数がほぼ均等であることを特徴とする請求項1から3記載の半導体パッケージ基板。
- 前記ボンディングパットは、前記ICチップのほぼ中央に配置されていることを特徴とする請求項1から4記載の半導体パッケージ基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004066783A JP2005259844A (ja) | 2004-03-10 | 2004-03-10 | 半導体パッケージ基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004066783A JP2005259844A (ja) | 2004-03-10 | 2004-03-10 | 半導体パッケージ基板 |
Publications (1)
Publication Number | Publication Date |
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JP2005259844A true JP2005259844A (ja) | 2005-09-22 |
Family
ID=35085301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2004066783A Pending JP2005259844A (ja) | 2004-03-10 | 2004-03-10 | 半導体パッケージ基板 |
Country Status (1)
Country | Link |
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JP (1) | JP2005259844A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102856220A (zh) * | 2011-06-30 | 2013-01-02 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
JP2015060990A (ja) * | 2013-09-19 | 2015-03-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
2004
- 2004-03-10 JP JP2004066783A patent/JP2005259844A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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CN102856220A (zh) * | 2011-06-30 | 2013-01-02 | 瑞萨电子株式会社 | 半导体器件的制造方法 |
US9818678B2 (en) | 2011-06-30 | 2017-11-14 | Renesas Electronics Corporation | Semiconductor device |
JP2015060990A (ja) * | 2013-09-19 | 2015-03-30 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
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