JP2005217531A - データスライス制御装置及び制御方法 - Google Patents
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Abstract
【解決手段】 単調増加検出回路106でデータ信号の単調増加点を検出し、単調減少検出回路107でデータ信号の単調減少点を検出し、カウンタ108で単調増加点から次の単調増加点までの単調増加間隔値を算出し、データ保持回路110で単調増加点から単調減少点までの単調増加・減少間隔値を算出し、その単調増加間隔値と単調増加・減少間隔値とからデータ信号がCRI期間かどうかをCRI期間判定回路112で判定し、CRI期間であると判定された場合にのみスライスレベルを算出するようにした。
【選択図】 図1
Description
A/D変換器1402は、アナログ映像信号S 1401を、所定のサンプリングクロックfs(MHz)でサンプリングしてディジタル信号S1402に変換し、ローパスフィルタ(LPF)1403に出力する。
2値化回路1414は、ノイズ除去されたディジタル映像信号S1403をスライスレベルS1413で0と1の2値化信号S1414に変換し、抜き取り回路1415に出力する。
"MN102H51K/F51K/57K/F57K LSI説明書"、第9章キャプションデコーダ、P295−332、[online]、2000年5月、 松下電器産業株式会社半導体社、[2003年6月9日検索]、インターネット<URL:https://www.semicon.panasonic.co.jp/cgi-bin/micom/manual/download/dwld_products.cgi?email=general&passwd=generaluser&mode=general&lang=3&type=0&series=MN102H00}>
以下、本発明の実施の形態1によるデータスライス制御装置について図1及び図2を用いて説明する。図1は、本発明の実施の形態1に係るデータスライス制御装置の構成を示すブロック図である。
本発明の実施の形態2に係るデータスライス制御装置について図3及び図4を用いて説明する。図3は、本発明の実施の形態2に係るデータスライス制御装置の構成を示すブロック図である。図3に示すように、実視の形態3に係るデータスライス制御装置は、実施の形態1に係るデータスライス制御装置に、判定信号カウンタ320と、累積加算回路321と、データ選択回路322とを備える。その他の構成要素については、実施の形態1と同様な動作を行うことから説明を省略する。
以下、本発明の実施の形態3によるデータスライス制御装置について図5を用いて説明する。図5は、本発明の実施の形態3に係るデータスライス制御装置の構成を示すブロック図である。
遅延器526は、遅延器525で1T遅延させたデータS525をさらに1T分遅延させ、加算器527と判定器530とに出力する。このデータは、マスキング処理されたコアリングデータS524を2T遅延したデータになる。
以下、本発明の実施の形態4によるデータスライス制御装置について図6を用いて説明する。図6は、本発明の実施の形態4に係るデータスライス制御装置の構成を示すブロック図である。
以下、本発明の実施の形態5に係るデータスライス制御方法について図7及び図8を用いて説明する。図7は、本発明の実施の形態5に係るデータスライス制御方法の構成を示すブロック図である。
図7において、映像信号入力端子701は、垂直帰線期間に文字放送データが重畳されたアナログ映像信号S701を入力する。
RAM741は、RAMアドレス生成回路740から得られたRAMアドレスに基づいてノイズが除去されたディジタル映像信号S703を格納する。
2値化回路714は、スライスレベルS742でノイズが除去されたディジタル映像信号S703を0と1の2値化信号S714に変換し、抜き取り回路715に出力する。
図8において、ステップS801は、RAM741のアドレスiと変数jと最大値検出変数MAXと最小値検出変数MINとを初期化し、ステップS802に進む。
ステップS804では、アドレスiに格納されたRAMデータRAM(i)と最小値検出変数MINとを比較し、アドレスiに格納されたRAMデータRAM(i)の方が、最小値検出変数MINより小さい場合には、ステップS805に、それ以外はステップS806に進む。
ステップS806では、現在のRAMアドレスiに格納されたRAMデータRAM(i)と、RAMアドレスi−1に格納されたRAMデータRAM(i−1)と、RAMアドレスi+1に格納されたRAMデータRAM(i+1)とを比較し、データの大きさが、RAM(i−1)、RAM(i)、RAM(i+1)の順となっている場合には、ステップS807に、それ以外はステップS812に進む。
ステップS811では、最大値検出変数MAX及び最小値検出変数MINを初期化するとともに、変数jをインクリメントし、ステップS814に進む。
ステップS814では、RAMアドレスiが最終アドレスかどうかを調べる。最終アドレスの場合には、処理を終了し、最終アドレスでない場合には、ステップS815に進む。
RAMアドレスiが最終のアドレスとなるまでステップS802からS814までマイコン742にて順次処理される。
以下、本発明の実施の形態6によるデータスライス制御方法について図9を用いて説明する。図9は、図7に示すマイコン742での処理内容を説明するためのフローチャートである。その他の処理については、実施の形態5と同様であるため説明を省略する。
ステップS910では、スライスレベル累積加算変数SLACMDを、スライスレベル累積加算変数SLACMDに対して最大値検出変数MAX及び最小値検出変数MINとの平均値を加算した値に変更し、ステップS911に進む。
ステップS916では、RAMアドレスiが最終アドレスかどうかを調べる。最終アドレスの場合には、処理を終了し、最終アドレスでない場合には、ステップS917に進む。
RAMアドレスiが最終のアドレスとなるまで、ステップS902からS916までの処理がマイコン742にて順次行われる。
以下、本発明の実施の形態7によるデータスライス制御方法について図10と図11を用いて説明する。図10は、図7に示すマイコン742での処理内容を説明するためのフローチャートであり、図11は図10のフローチャート上のスライスレベル制御処理内容を説明するためのフローチャートである。その他の処理については、実施の形態5と同様であるため説明を省略する。
ステップS1002では、アドレスiに格納されたRAMデータRAM(i)と最大値検出変数MAXとを比較し、アドレスiに格納されたRAMデータRAM(i)の方が、最大値検出変数MAXより大きい場合には、ステップS1003に、それ以外はステップS1004に進む。
ステップS1005では、最小値検出変数MINをRAMデータRAM(i)に変更し、ステップS1007に進む。
RAMアドレスiが最終のアドレスとなるまでステップS1002からS1009までマイコン742にて順次処理される。
ステップ1101では、コアリング処理されRAMアドレスiに格納されたデータRAMC(i)から閾値αを減算した値と、コアリング処理されRAMアドレスi−1に格納されたデータRAMC(i−1)とRAMアドレスi+1に格納されコアリング処理されたデータRAM(i+1)との平均値と、RAMC(i−1)に閾値αを加算した値とを比較し、データの大きさ(振幅値)が、RAMC(i)−α、(RAMC(i−1)+RAMC(i+1))/2、RAMC(i)+αの順となっている場合には、ステップS1102に、それ以外はこのスライスレベル制御処理を終了する。
ステップS1106では、最大値検出変数MAX及び最小値検出変数MINを初期化するとともに、変数jをインクリメントし、このスライスレベル制御処理を終了する。
以下、本発明の実施の形態8によるデータスライス制御方法について図12と図13を用いて説明する。図12は、図7に示すマイコン742での処理内容を説明するためのフローチャートであり、図12は図13のフローチャート上のスライスレベル制御処理内容を説明するためのフローチャートである。その他の処理については、実施の形態5と同様であるため説明を省略する。
RAMアドレスiが最終のアドレスとなるまで、ステップS1202からS1208の処理をマイコン742にて行う。
ステップ1301では、RAMアドレスiに格納されコアリング処理されたデータRAMC(i)から閾値αを減算した値と、RAMアドレスi−1に格納されコアリング処理されたデータRAMC(i−1)とRAMアドレスi+1に格納されコアリング処理されたデータRAM(i+1)とを平均した値と、RAMC(i−1)に閾値αを加算した値とを比較し、データの大きさ(振幅値)が、RAMC(i)−α、(RAMC(i−1)+RAMC(i+1))/2、RAMC(i)+αの順となっている場合には、ステップS1302に、それ以外はこのスライスレベル制御処理を終了する。
ステップS1304では、単調増加検出アドレス格納バッファINCADR(j)に格納されているアドレス値と1つ前に格納されている単調増加検出アドレス格納バッファINCADR(j−1)に格納されているアドレス値とCRI周波数データCRIFQとを用いて判定処理を行う。CRI周波数データCRIFQは、サンプリングクロックfs(MHz)と文字放送データの伝送クロックfchr(MHz)の比で求めることができ、2fs/fchrで算出することができる。まずは、現在の単調増加検出アドレス格納バッファINCADR(j)に格納されているRAMアドレスjから1つ前の単調増加検出アドレス格納バッファINCADR(j−1)に格納されているRAMアドレスj−1を減算し、その値がCRI周波数データCRIFQと等しいかどうかを調べる。次に、現在の単調減少検出アドレス格納バッファDECADR(j)に格納されているRAMアドレスjから単調増加検出アドレス格納バッファINCADR(j−1)に格納されているRAMアドレスj−1を減算し、その値がCRI周波数データCRIFQの1/2の値と等しいかどうかを調べる。そして、どちらの条件も満たした場合には、ステップS1305に、満たさない場合には、ステップS1308に進む。
ステップS1306では、スライスレベル累積加算変数SLACMDを、最大値検出変数MAXと最小値検出変数MINとの平均値をスライスレベル累積加算変数SLACMDに加算した値に変更し、ステップS1307に進む。
ステップS1310では、単調減少検出アドレス格納バッファDECADR(j)にRAMアドレスiを格納し、このスライスレベル制御処理を終了する。
S101、S301、S501、S601、S701、S1401 映像信号
102、302、502、602、702、1402 A/D変換器
S102、S302、S502、S602、S702、S1402 ディジタル信号
103、303、503、603、703、1403 ローパスフィルタ
S103、S303、S503、S603、S703、S1403 ノイズ除去された信号
119、319、519、619、719、1419 同期分離回路
S119a、S319a、S519a、S619a、S719a、S1419a 水平同期信号
S119b、S319b、S519b、S619b、S719b、S1419b 垂直同期信号
118、318、518、618、718、1418 CRI期間設定回路
S118、S318、S518、S618、S718、S1418 CRI期間設定信号
104、304、504、604、704、1404 最大値検出回路
S104、S304、S504、S604、S704、S1404 最大値
105、305、505、605、705、1405 最小値検出回路
S105、S305、S505、S605、S705、S1405 最小値
106、306 単調増加検出回路
S106、S306 単調増加検出信号
107、307 単調減少検出回路
S107、S307 単調減少検出信号
108、308、508、608 カウンタ
S108、S308、S508、S608 カウンタデータ
110、310、510、610 データ保持回路
S110、S310、S510、S610 単調増加・単調減少期間隔値
111、311、511、611 文字放送方式格納テーブル
S111、S311、S511、S611 各種文字放送方式データ
112、312、512、612 CRI期間判定回路
S112、S312、S512、S612 CRI期間判定信号
113、313、513、613、1413 スライスレベル算出回路
S113、S313、S513、S613、S1413 スライスレベル
114、314、514、614、1414 2値化回路
S114、S314、S514、S614、S1414 2値化データ
115、315、515、615、1415 抜き取り回路
S115、S315、S515、S615、S1415 抜き取りデータ
116、316、516、616、1416 デコード回路
S116、S316、S516、S616、S1416 出力端子
320、620 判定信号カウンタ
S320、S620 判定信号カウンタ値
321、621 累積加算回路
S321、S621 累積加算値
322、622 データ選択回路
S322、S622 選択スライスレベル値
523、623 コアリング回路
S523、S623 コアリング処理されたデータ
524、624 第1のマスク回路
S524、S624 第1のマスキング処理されたデータ
525、625 第1の1T遅延器
S525、S625 1T遅延データ
526、626 第2の1T遅延器
S526、S626 2T遅延データ
527、627 加算器
S527、S627 加算データ
528、628 ビットシフト演算器
S528、S628 ビットシフト演算データ
529、629 比較器
S529、S629 比較結果信号
530、630 判定器
S530a、S630a 増加信号
S530b、S630b 減少信号
531、631 第2のマスク回路
S531、S631 単調増加検出信号
532、632 第3のマスク回路
S532、S632 単調減少検出信号
740 RAMアドレス生成回路
S740 RAM書き込みアドレス
741 RAM
S741 RAMデータ
742 マイコン
S742 スライスレベル
Claims (12)
- シリアルにて伝送されるデータ信号を所定の周波数のサンプリングクロックでサンプリングしてディジタルデータに変換するA/D変換手段と、
前記データ信号における所定の期間を設定する期間設定手段と、
前記期間設定手段で設定された期間内で、前記ディジタルデータのサンプリング点の振幅値が連続して増加する点を単調増加検出点として検出する単調増加検出手段と、
前記期間設定手段で設定された期間内で、前記ディジタルデータのサンプリング点の振幅値が連続して減少する点を単調減少検出点として検出する単調減少検出手段と、
前記単調増加検出手段が単調増加検出点を検出するタイミングでリセットをかけ、前記期間設定手段が設定した期間をサンプリングクロックによりカウントするカウント手段と、
前記単調減少検出手段が単調減少検出点を検出するタイミングで、前記カウント手段から得られるカウントデータを保持するデータ保持手段と、
前記単調増加検出手段から得られる単調増加検出点と、前記カウント手段から得られるカウントデータと、前記データ保持手段で保持されたデータとを用いて、前記データ信号が前記所定の期間であるか否かを判定する期間判定手段と、
前記単調増加検出手段が単調増加点を検出する期間内での、前記デジタルデータの振幅値の最大値を検出する最大値検出手段と、
前記単調増加検出手段が単調増加点を検出する期間内での、前記デジタルデータの振幅値の最小値を検出する最小値検出手段と、
前記最大値検出手段から得られる最大値と、前記最小値検出手段から得られる最小値と、前記期間判定手段から得られる判定結果とに基づいて、スライスレベルを算出するスライスレベル算出手段とを備えたことを特徴とするデータスライス制御装置。 - 請求項1に記載のデータスライス制御装置において、
前記期間判定手段から得られる判定結果をカウントする判定結果カウント手段と、
前記スライスレベル算出手段から得られるスライスレベルを累積加算する累積加算手段と、
前記累積加算手段から得られる累積加算データと、判定結果カウント手段から得られる判定結果カウントデータとに基づいて、スライスレベルを選択するデータ選択手段とを備えたことを特徴とするデータスライス制御装置。 - シリアルにて伝送されるデータ信号を所定の周波数のサンプリングクロックでサンプリングしてディジタルデータに変換するA/D変換手段と、
前記データ信号における所定の期間を設定する期間設定手段と、
前記ディジタルデータをコアリング処理するコアリング処理手段と、
前記期間設定手段で設定された期間内にコアリング処理手段から得られるコアリングデータをマスキング処理する第1のマスク処理手段と、
前記第1のマスク処理手段から得られるマスキング処理されたコアリングデータを1サンプリングクロック分遅延させる第1の遅延手段と、
前記第1の遅延手段から得られる遅延データを、さらに1サンプリングクロック分遅延させる第2の遅延手段と、
前記第1のマスク処理手段から得られるマスキング処理されたコアリングデータと、前記第2の遅延手段から得られる遅延データとを演算処理する演算手段と、
前記演算手段から得られる演算結果データをシフト演算処理するシフト演算手段と、
前記第1のマスク処理手段から得られるマスキング処理されたコアリングデータと前記第2の遅延手段から得られる遅延データとから、前記ディジタルデータのサンプリング点の振幅値が連続して、単調増加する点及び単調減少する点を検出し、単調増加点検出信号及び単調減少点検出信号を出力する判定手段と、
前記第1の遅延手段から得られる遅延データと、前記シフト演算手段から得られるシフト演算結果データとを比較する比較手段と、
前記比較手段から得られる比較結果に基づいて、前記判定手段から得られる単調増加点検出信号をマスキング処理する第2のマスク処理手段と、
前記比較手段から得られる比較結果に基づいて、前記判定手段から得られる単調減少点検出信号をマスキング処理する第3のマスク処理手段と、
前記第2のマスク処理手段が単調増加検出信号を出力するタイミングでリセットをかけ、前記期間設定手段が設定した期間をサンプリングクロックによりカウントするカウント手段と、
前記第3のマスク処理手段が単調減少検出信号を出力するタイミングで、前記カウント手段が出力するカウントデータを保持するデータ保持手段と、
前記第2のマスキング処理手段から得られる単調増加検出信号と、前記カウント手段から得られるカウントデータと、前記データ保持手段で保持されたデータに基づいて、前記データ信号が前記所定の期間内であるかどうかを判定する期間判定手段と、
前記第2のマスキング処理手段から得られる単調増加検出信号により示される単調増加点が検出された期間内での、前記ディジタルデータの振幅値の最大値を検出する最大値検出手段と、
前記第3のマスキング処理手段から得られる単調減少検出信号により示される単調減少点が検出された期間内での、前記ディジタルデータの振幅値の最小値を検出する最小値検出手段と、
前記最大値検出手段から得られる最大値と、前記最小値検出手段から得られる最小値と、前記期間判定手段から得られる判定結果とに基づいて、スライスレベルを算出するスライスレベル算出手段と、を備えたことを特徴とするデータスライス制御装置。 - 請求項3に記載のデータスライス制御装置において、
前記期間判定手段から得られる判定結果をカウントする判定結果カウント手段と、
前記スライスレベル算出手段から得られるスライスレベルを累積加算する累積加算手段と、
前記累積加算手段から得られる累積加算データと判定結果カウント手段から得られる判定結果カウントデータとに基づいて、スライスレベルを選択するデータ選択手段と、を備えたことを特徴とするデータスライス制御装置。 - 請求項1から4のいずれかに記載のデータスライス制御装置において、
前記シリアルにて伝送されるデータ信号は、映像信号の垂直帰線期間に重畳されて送られる文字放送信号であることを特徴とするデータスライス制御装置。 - 請求項1から4のいずれかに記載のデータスライス制御装置において、
前記期間設定手段は、前記データ信号の伝送クロックと前記サンプリングクロックとの同期合わせを行う伝送クロック同期合わせ期間を設定することを特徴とするデータスライス制御装置。 - シリアルにて伝送されるデータ信号を所定の周波数のサンプリングクロックでサンプリングしてディジタルデータに変換するA/D変換ステップと、
前記データ信号における所定の期間を設定する期間設定ステップと、
前記期間設定ステップで設定された期間内の前記ディジタルデータを格納するデータ格納ステップと、
前記データ格納ステップで格納されたディジタルデータの格納アドレスを生成するアドレス生成ステップと、
前記データ格納ステップで格納されたディジタルデータの振幅値の最大値を検出する最大値検出ステップと、
前記データ格納ステップで格納されたディジタルデータの振幅値の最小値を検出する最小値検出ステップと、
前記データ格納ステップで格納されたディジタルデータにおいて、そのサンプリング点の振幅値が連続して増加する単調増加点の格納アドレスを検出する単調増加点アドレス検出ステップと、
前記データ格納ステップで格納されたディジタルデータにおいて、そのサンプリング点の振幅値が連続して減少する単調減少点の格納アドレスを検出する単調減少点アドレス検出ステップと、
前記単調増加点検出ステップで検出される単調増加点アドレスと、その単調増加点アドレスより1サンプリングクロック前に検出される単調増加点アドレスと、前記単調減少点検出ステップで検出される単調減少点アドレスとから、前記単調増加点アドレスに対応するディジタルデータが単調増加点であるか否かを判定する判定ステップと、
前記判定ステップから得られた判定結果に基づいて、前記最大値検出ステップで得られる最大値と前記最小値検出ステップで得られる最小値とからスライスレベルを算出するスライスレベル算出ステップと、を含むことを特徴とするデータスライス制御方法。 - 請求項7に記載のデータスライス制御方法において、
前記判定ステップで得られた判定結果をカウントする判定結果カウントステップと、
前記スライスレベル算出ステップで算出されたスライスレベルを累積加算する累積加算ステップと、
前記累積加算ステップで得られた累積加算データと、前記判定結果カウントステップで得られた判定結果カウントデータとから、スライスレベルを演算するスライスレベル演算処理ステップと、を含むことを特徴とするデータスライス制御方法。 - シリアルにて伝送されるデータ信号を所定の周波数のサンプリングクロックでサンプリングしてディジタルデータに変換するA/D変換ステップと、
前記データ信号における所定の期間を設定する期間設定ステップと、
前記期間設定ステップで設定された期間内の前記ディジタルデータを格納するデータ格納ステップと、
前記データ格納ステップで格納されたディジタルデータの格納アドレスを生成するアドレス生成ステップと、
前記データ格納ステップで格納されたディジタルデータの振幅値の最大値を検出する最大値検出ステップと、
前記データ格納ステップで格納されたディジタルデータの振幅値の最小値を検出する最小値検出ステップと、
前記データ格納ステップで格納されたディジタルデータをコアリング処理するコアリング処理ステップと、
前記コアリング処理ステップでコアリング処理された第1のデータの大きさを、前記第1のデータの1サンプリングクロック前にコアリング処理された第2のデータの大きさと、前記第1のデータの1サンプリングクロック後にコアリング処理された第3のデータの大きさとを比較する比較ステップと、
前記比較ステップの比較結果により、データの大きさが、第2のデータ、第1のデータ、第3のデータの順であることが示された場合、前記第1のデータの格納アドレスを、単調増加点アドレスとして格納する増加点アドレス格納ステップと、
前記比較ステップの比較結果により、データの大きさが、第3のデータ、第1のデータ、第2のデータの順であることが示された場合、前記第1のデータの格納アドレスを、単調減少点アドレスとして格納する単調減少点アドレス格納ステップと、
前記増加点位置格納ステップで格納された単調増加点アドレスと、その1サンプリングクロック前に格納された単調増加点アドレスと、前記減少点位置格納ステップで格納された単調減少点アドレスとから、前記単調増加点アドレスに対応するディジタルデータが単調増加点であるか否かを判定する判定ステップと、
前記判定ステップから得られた判定結果に基づいて、前記最大値検出ステップから得られた最大値と前記最小値検出ステップから得られる最小値とからスライスレベルを算出するスライスレベル算出ステップと、を含むことを特徴とするデータスライス制御方法。 - 請求項9に記載のデータスライス制御方法において、
前記判定ステップで得られる判定結果をカウントする判定結果カウントステップと、
前記スライスレベル算出ステップで算出されたスライスレベルを累積加算する累積加算ステップと、
前記累積加算ステップで得られる累積加算データと、前記判定結果カウントステップで得られた判定結果カウントデータとから、スライスレベルを演算するスライスレベル演算処理ステップと、を含むことを特徴とするデータスライス制御方法。 - 請求項7から10に記載のデータスライス制御方法において、
前記シリアルにて伝送されるデータ信号は、映像信号の垂直帰線期間に重畳されて送られる文字放送信号であることを特徴とするデータスライス制御方法。 - 請求項7から10に記載のデータスライス制御方法において、
前記期間設定ステップは、前記データ信号の伝送クロックと前記サンプリングクロックとの同期合わせを行う伝送クロック同期合わせ期間を設定するステップであることを特徴とするデータスライス制御方法。
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