JP2005209901A - 半導体装置及び半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 試料基板上に、第1の絶縁材料からなる、空孔を有する多孔質絶縁膜形成する。そして、この多孔質絶縁膜の表面に、第1の被覆膜と第2の被覆膜とを形成する。ここで、第1の被腹膜は、多孔質絶縁膜の表面付近の空孔に、第2の絶縁材料を侵入させることにより構成される。また、第2の被覆膜は、第2の絶縁材料により構成される。
【選択図】 図1
Description
ここで、バリアメタルは、Cuの絶縁膜中への拡散防止、絶縁膜との密着性の改善、Cuの酸化進行防止等のために用いられるものである(例えば、特許文献1参照)。
従って、HF溶解対策や金属拡散対策として、層間絶縁膜の形成後に、別の絶縁膜を堆積して空孔を塞ぐ方法が考えられている。また、層間絶縁膜の加工において、加工中に発生する副生成物を、配線溝やビア孔の側面に堆積することで、バリアメタルと接する面に開いた空孔を塞ぐ方法が検討されている(例えば、非特許文献1参照)。
試料基板上に形成され、第1の絶縁材料からなる、空孔を有する多孔質絶縁膜と、
前記多孔質絶縁膜の表面に形成された第1の被覆膜と、
前記第1の被覆膜上に形成された第2の被覆膜と
を備え、
前記第1の被腹膜は、前記多孔質絶縁膜の表面付近の前記空孔に、第2の絶縁材料を侵入させることにより構成され、
前記第2の被覆膜は、前記第2の絶縁材料により構成されるものである。
試料基板上に形成され、第1の絶縁材料からなる多孔質絶縁膜と、
前記多孔質絶縁膜に形成された開口と、
少なくとも前記開口内の側面に露出する前記多孔質絶縁膜の表面に形成された第1の被覆膜と、
前記第1の被覆膜の表面に形成された第2の被覆膜と、
前記開口に埋め込まれた導電部材と、
を備え
前記第1の被腹膜は、前記多孔質絶縁膜の表面付近の前記空孔に、第2の絶縁材料を侵入させることにより構成され、
前記第2の被覆膜は、前記第2の絶縁材料により構成されるものである。
試料基板上に、第1の絶縁材料からなる多孔質絶縁膜を形成する多孔質絶縁膜形成工程と、
前記多孔質絶縁膜に、第2の絶縁材料を供給し、前記多孔質絶縁膜の表面付近の空孔内に、前記第2の絶縁材料を侵入させて、第1の被覆膜を形成すると共に、前記第1の被覆膜上に、前記第2の絶縁材料からなる第2の被覆膜を形成する被覆膜形成工程と、
を備えるものである。
試料基板上に、第1の絶縁材料からなる多孔質絶縁膜を形成する多孔質絶縁膜形成工程と、
前記多孔質絶縁膜に、開口を形成する開口形成工程と、
前記多孔質絶縁膜に、第2の絶縁材料を供給し、少なくとも前記開口内側面に露出する前記多孔質絶縁膜表面の空孔内に、前記第2の絶縁材料を侵入させて、第1の被覆膜を形成すると共に、前記第1の被覆膜上に、前記第2の絶縁膜からなる第2の被覆膜を形成する被覆膜形成工程と、
前記第1の被覆膜及び前記第2の被覆膜が形成された前記開口内に、導電部材を埋め込む導電部材埋め込み工程と、
を備えるものである。
図1は、この発明の実施の形態1において製造する半導体装置について説明するための断面模式図である。また、図2は、図1に示す半導体装置の一部を拡大した模式図である。
また、ポーラスMSQ8の開口12内部には、バリアメタル22を介してCu24が埋め込まれ、これによりCu配線が構成されている。
以下、図1〜図7を用いて、実施の形態1における半導体装置の製造方法について説明する。
その後、必要に応じて、多層配線構造等を形成し、半導体装置が形成される。
実施の形態2における半導体装置は、図1に示す半導体装置と類似するものである。但し、実施の形態2においては、ポーラスMSQ8表面の被覆層14は、空孔10内にSi炭化窒化物が入り込んで構成されている。また、実施の形態2においては、実施の形態1のSi酸化膜18に代えて、Si炭化窒化膜が形成されている。
但し、上述したように、実施の形態2においては、Si酸化物16に代えて、Si炭化窒化物を空孔10内に入り込ませるため、TEOSの照射(ステップS6)に代えて、まず、トリメチルシラン(trimethylsilane:HSi(CH3)3)を供給する。その後、アルゴンの照射(ステップS8)を行い、続けて、アンモニア(NH3)の照射を行う。これにより、ポーラスMSQ8表面に、Si炭化窒化膜が形成され、かつ、ポーラスMSQ8の表面から約10nm程度の部分における空孔10内に、Si炭化窒化物が侵入し、被覆層が形成される。
その他は、実施の形態1と同様であるから説明を省略する。
実施の形態3における半導体装置は、実施の形態1、2と類似するものである。但し、実施の形態3における半導体装置において、拡散層14は、空孔10内に、Si酸化窒化物が入り込んで構成されている。また、実施の形態1のSi酸化膜18に代えて、Si酸化窒化膜が形成されている。
その他は実施の形態1と同様であるから、説明を省略する。
実施の形態4における半導体装置は、実施の形態1〜3と類似するものである。しかし、実施の形態4における半導体装置において、被覆層14は、空孔10内に、Si炭化酸化物が入り込んで構成されている。また、実施の形態1のSi酸化膜18に代えて、Si炭化酸化膜が形成されている。
その他は実施の形態1と同様であるから説明を省略する。
実施の形態5における半導体装置は、実施の形態1〜4と類似するものである。しかし、実施の形態5における半導体装置においては、実施の形態1のSi酸化膜18に代えて、Si炭化膜を形成する。従って、被覆層14は、空孔10にSi炭化物が入り込むことにより構成されている。
その他は実施の形態1と同様であるから説明を省略する。
4 Cu配線
6 エッチングストッパ膜
8 ポーラスMSQ
12 開口
14 被覆膜
16 Si酸化物
18 Si酸化膜
22 バリアメタル
24 Cu
Claims (8)
- 試料基板上に形成され、第1の絶縁材料からなる、空孔を有する多孔質絶縁膜と、
前記多孔質絶縁膜の表面に形成された第1の被覆膜と、
前記第1の被覆膜上に形成された第2の被覆膜と
を備え、
前記第1の被腹膜は、前記多孔質絶縁膜の表面付近の前記空孔に、第2の絶縁材料を侵入させることにより構成され、
前記第2の被覆膜は、前記第2の絶縁材料により構成されることを特徴とする半導体装置。 - 試料基板上に形成され、第1の絶縁材料からなる多孔質絶縁膜と、
前記多孔質絶縁膜に形成された開口と、
少なくとも前記開口内の側面に露出する前記多孔質絶縁膜の表面に形成された第1の被覆膜と、
前記第1の被覆膜の表面に形成された第2の被覆膜と、
前記開口に埋め込まれた導電部材と、
を備え
前記第1の被腹膜は、前記多孔質絶縁膜の表面付近の前記空孔に、第2の絶縁材料を侵入させることにより構成され、
前記第2の被覆膜は、前記第2の絶縁材料により構成されることを特徴とする半導体装置。 - 前記第1の被覆膜の膜厚は、約10nm以上であることを特徴とする請求項1または2に記載の半導体装置。
- 前記第2の絶縁材料は、Siを含むことを特徴とする請求項1から3のいずれかに記載の半導体装置。
- 前記第2の絶縁材料は、Si酸化物、Si酸窒化物、Si炭化物、Si炭化酸化物、Si炭化窒化物のいずれかを含むことを特徴とする請求項4に記載の半導体装置。
- 試料基板上に、第1の絶縁材料からなる多孔質絶縁膜を形成する多孔質絶縁膜形成工程と、
前記多孔質絶縁膜に、第2の絶縁材料を供給し、前記多孔質絶縁膜の表面付近の空孔内に、前記第2の絶縁材料を侵入させて、第1の被覆膜を形成すると共に、前記第1の被覆膜上に、前記第2の絶縁材料からなる第2の被覆膜を形成する被覆膜形成工程と、
を備えることを特徴とする半導体装置の製造方法。 - 試料基板上に、第1の絶縁材料からなる多孔質絶縁膜を形成する多孔質絶縁膜形成工程と、
前記多孔質絶縁膜に、開口を形成する開口形成工程と、
前記多孔質絶縁膜に、第2の絶縁材料を供給し、少なくとも前記開口内側面に露出する前記多孔質絶縁膜表面の空孔内に、前記第2の絶縁材料を侵入させて、第1の被覆膜を形成すると共に、前記第1の被覆膜上に、前記第2の絶縁膜からなる第2の被覆膜を形成する被覆膜形成工程と、
前記第1の被覆膜及び前記第2の被覆膜が形成された前記開口内に、導電部材を埋め込む導電部材埋め込み工程と、
を備えることを特徴とする半導体装置の製造方法。 - 前記被覆膜形成工程は、
前記多孔質絶縁膜上に、第1の原料を照射する第1の原料照射工程と、
前記多孔質絶縁膜に、前記第1の原料と反応して、前記第2の絶縁材料を構成する第2の原料を照射する第2の原料照射工程と、
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
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A521 | Written amendment |
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R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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