JP3939711B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体装置の製造方法に関する。更に、具体的には、下層基板上に配線構造を形成する工程を含む半導体装置の製造方法に関するものである。

近年、半導体装置の高集積化、微細化に伴い、特に、ＲＣ遅延の低減が必要となっている。このため、配線材料としては、比抵抗率の低い材料、また、絶縁膜材料としては、誘電率の低い低誘電率（low-k）絶縁膜を用いることが考えられている。

比抵抗率の低い配線材料としては、現在、ＣｕあるいはＣｕ合金の適用が研究されている。Ｃｕは、従来、配線材料として用いられてきたＡｌに比して、比抵抗が３５％ほど低く、また、エレクトロマイグレーション耐性も高いことから、高集積化する半導体装置において、信頼性の高い配線材料として期待されている。

Ｃｕは、従来のＡｌ配線等の形成において用いられてきたＲＩＥ（Reactive Ion Etching；反応性イオンエッチング）等のエッチングでは、配線形状への微細加工が困難である。このため、Ｃｕ配線の形成方法としては、開口を形成した下地膜に、Ｃｕを埋め込むダマシン法が用いられ、なかでも、現在は、配線とビア部分とを同時に形成するデュアル・ダマシン法が主流と成っている。

デュアル・ダマシン法により、配線とビアとを形成する場合、具体的には、まず、開口の形成された下地基板上に、ＴａＮ等のバリアメタルを形成する。その後、電解めっき用のシード層として、Ｃｕシード膜を形成した後、電解めっきにより、ビアホール内に、Ｃｕを埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）により、平坦化を行う。これにより、Ｃｕを材料としたＣｕ配線と、ビアプラグとが、同時に形成される。

なお、ここで、バリアメタルを用いるのは、Ｃｕが絶縁膜中に拡散するのを防止するためである。

一方、低誘電率（Low-k）絶縁膜としては、比誘電率ｋ＜３．０の絶縁膜の研究が進められている。このような低誘電率絶縁膜には、例えば、Poly-siloxane、ＨＳＱ（hydrogen-silsesquioxane）、Poly-methyl-siloxane、ＭＳＱ（methyl silsesquioxane）などがある。なかでも、近年、加熱処理や、加工処理における耐性の強いPoly-methyl-siloxane、ＭＳＱ等が広く用いられている。

また、比誘電率＜２．５程度の、ポーラス絶縁膜を用いることも検討されている。ポーラス絶縁膜とは、上述のような、低誘電率膜中に数Å〜数十Å程度の空孔を有するものである。

しかし、ポーラス絶縁膜は、膜中に空孔を有するため、通常の絶縁膜に比して、密度が低い。このため、ポーラス絶縁膜は、通常の絶縁膜よりも、開口の形成や、配線加工の工程等、後に続くエッチングやアッシング等工程において、プラズマ等の粒子や洗浄剤が膜中に深く浸透しやすく、ダメージを受けやすい。このようにダメージを受けたポーラス絶縁膜上に、バリアメタルあるいはＣｕ配線の形成を行った場合、バリア性が低下し、Ｃｕの拡散が増加してしまう。Ｃｕの拡散は、半導体装置のデバイス特性の劣化につながることが考えられ、問題である。

従って、この発明は、以上の問題を解決し、空孔を有する絶縁膜を層間絶縁膜として用いて、配線構造を形成する場合にも、絶縁膜の加工において受けたダメージによる、配線材料の拡散を抑え、信頼性の高い半導体装置を製造できる改良した半導体装置の製造方法を提供するものである。

この発明による半導体装置の製造方法は、下層基板に、ポーラスＭＳＱからなる絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜に開口を形成する少なくともプラズマ処理を含む開口形成工程と、
前記絶縁膜を、少なくともＳｉを含むガス雰囲気で加熱処理する熱処理工程と、
少なくとも前記開口内壁にバリアメタルを形成するバリアメタル形成工程と、
少なくとも前記開口内部の前記バリアメタル上に、導電部材を埋め込む埋め込み工程と、
を、備えるものである。

この発明によれば、導電部材埋め込み前に、絶縁膜中に、Ｓｉ又はＣを供給するための原料ガスを供給する。これにより、絶縁膜が、エッチング等により受けたダメージを回復することができ、絶縁膜内で欠乏するＳｉやＣ等の元素を供給することができる。従って、特に、元素が欠乏する部分において生じやすい、上層配線からの金属の拡散を、効果的に抑えることができる。これにより、デバイス特性の良好な半導体装置を得ることができる。

以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。

まず、この実施の形態の概要について説明する。この実施の形態においては、ポーラス絶縁膜に、プラグや配線等を形成する場合に、本願を適用する。
一般に、ポーラス絶縁膜に、プラグや配線等を形成する場合、まず、ポーラス絶縁膜に、リソグラフィ技術により、レジストマスクあるいはハードマスクを形成する。そして、これをマスクとして、エッチングを行い、開口を形成する。その後、必要に応じて、アッシングにより、マスクの除去を行う。その後、ポーラス絶縁膜に形成された開口に、バリアメタルやメタル等を成膜する。

ここで、上述したように、ポーラス絶縁膜は、膜中に空孔を有するため、通常の絶縁膜に比して、密度が低い。このため、ポーラス絶縁膜は、通常の絶縁膜よりも、開口の形成や、配線加工におけるエッチングやアッシング等の工程において、プラズマ等の粒子や洗浄剤が膜中に深く浸透しやすく、ダメージを受けやすい。例えば、ポーラスＭＳＱ層のダメージ層について、ＥＤＳ（Energy Dispersive x-ray Spectroscopy）分析を行うと、Ｓｉや、Ｃの濃度が低下していることが判明した。このようにダメージを受けたポーラス絶縁膜上に、バリアメタルあるいはＣｕ配線の形成を行った場合、特に、Ｓｉ等の濃度が低下している部分において、バリア性が低下し、Ｃｕの拡散が増加してしまう可能性が高い。

従って、この発明においては、ポーラス絶縁膜のダメージ部分に、ＳｉやＣを供給することで、ダメージを回復させている。実際のダメージ回復方法としては、ポーラス絶縁膜に開口を形成した後、ＳｉやＣをポーラス絶縁膜中に補給することができる原料ガスを供給すればよい。具体的な供給方法としては、以下、実施の形態において説明するが、ポーラス絶縁膜の形成後、成膜装置内で、ＳｉＨ_４を供給する方法、また、この供給の際、同時にプラズマを照射する方法等、種々の供給方法が考えられる。

実施の形態１．
図１は、この発明の実施の形態１における配線構造を説明するための断面模式図である。
図１に示すように、下層基板２には、バリアメタル３を介して、Ｃｕ配線４が形成されている。また、下層基板２表面上には、ポーラスＭＳＱ層６が形成されている。ポーラスＭＳＱ層６は、構成元素が、Ｓｉ、Ｃ、Ｏ、Ｈの、空孔を有する低誘電率（Low-k）絶縁膜である。ポーラスＭＳＱ層６の誘電率は、約２．５である。また、各構成元素の構成比率は、Ｓｉが約３０%、Ｏが約５０%、Ｃが約１５%となっており、Ｈは残りの分量となる。更に、ポーラスＭＳＱ層６の空孔は、ポーラスＭＳＱ層６の体積中の約３０%を占める。

ポーラスＭＳＱ層６には、Ｃｕ配線４上に貫通するビアホール１０及びビアホール１０上に貫通し、かつ、ビアホール１０より、幅の大きな溝１２が形成されている。ビアホール１０は、実施の形態１において、ビアプラグ部分を形成するための開口であり、溝１２は、この実施の形態において、金属配線部分を形成するための開口である。

ビアホール１０及び溝１２からなる開口内壁には、ＴａＮ膜１４が形成されている。ＴａＮ膜１４は、Ｃｕの拡散を防止するためのバリアメタル膜であり、その膜厚は、１〜２０nmである。

また、ＴａＮ膜１４表面上には、Ｃｕシード膜１６が形成されている。Ｃｕシード膜１６の膜厚は、１０〜１００nmである。また、Ｃｕシード膜１６の上には、Ｃｕ１８が埋め込まれている。

実施の形態１の配線構造においては、ビアホール１０内に、ビアプラグが形成され、溝１２内に配線が形成され、この配線が、下層基板２に形成されたＣｕ配線４に、ビアプラグを介して接続されている。この場合、ビアプラグのＣｕは、ＴａＮ膜１４を介して、下層のＣｕ配線４と接続されている。しかしながら、Ｃｕシード膜１６の形成前に、ビアホール１０の底部のバリアメタル１４の除去を行い、ビアプラグのＣｕとＣｕ配線４とが直接接するようにしてもよい。

上述したように、ポーラスＭＳＱ層６中のＳｉ、Ｏ、Ｃの含有率は、約３０%、約５０%、約１５%であり、残りをＨが占める。そして、ビアホール１０や溝１２壁面、即ち、ポーラスＭＳＱ層６と、ＴａＮ膜１４界面付近においても、この濃度は、ほぼ一定の状態となっている。

図２は、この発明の実施の形態１における配線構造の形成方法を説明するためのフロー図である。また、図３〜図６は、配線構造形成時の各過程における状態を説明するための断面模式図である。
以下、図１〜図６を参照して、この発明の実施の形態１における配線構造の形成方法について説明する。

まず、Ｃｕ配線４の形成された下層基板２上に、ポーラスＭＳＱ層６を形成する（ステップＳ２）。ここでは、ＣＶＤ（Chemical Vapor Deposition）法を用いる。その後、図３に示すようにポーラスＭＳＱ層６の開口を行う（ステップＳ４）。具体的には、まず、レジストマスクを用いて、所定の幅に開口する溝１２を形成する。その後、レジストマスクを用いて、下地基板２のＣｕ配線４上に至るように、ビアホール１０を形成する。

ここで、ポーラスＭＳＱ層６は、開口を形成するためのエッチング等の工程において、特に表面にダメージを受け、そのダメージを受けた部分は、Ｓｉが欠乏している状態となっている。

次に、この状態の基板を、３００℃程度に加熱したさせプターを有する成膜装置内に挿入し、約６０秒保持する（ステップＳ６）。これにより、基板温度も３００℃程度に保たれる。

次に、この装置内で、基板に、ＳｉＨ_４の供給を、約１０秒間行う（ステップＳ８）。これにより、ポーラスＭＳＱ層６表面付近の中のＳｉ欠乏部分に、Ｓｉが供給され、補充される。

次に、図４に示すように、ＴａＮ膜１４を形成する（ステップＳ１０）。ここでは、スパッタ法、あるいは、ＡＬＤ（Atomic Layer Deposition）等のＣＶＤ法を用いて、ビアホール１０及び溝１２内部と、ポーラスＭＳＱ層６の表面とに沿って、膜厚１〜２０nm程度のＴａＮ膜１４を形成する。

次に、図５に示すように、Ｃｕシード膜１６を形成する（ステップＳ１２）。ここでは、スパッタ法を用いて、膜厚１０〜１００nm程度に、ＴａＮ膜１４表面に沿って、Ｃｕシード膜１６を形成する。

次に、ビアホール１０、溝１２内部に、Ｃｕ１８を埋め込む（ステップＳ１４）。ここでは、Ｃｕシード膜１６をシード膜とする電解めっき法により、Ｃｕ１８を埋め込む。これにより、図６に示すように、ビアホール１０、溝１２内部のＣｕシード膜１６上に、Ｃｕ１８が埋め込まれ、更に、ポーラスＭＳＱ層６表面上のＣｕシード膜１６上にもＣｕ１８が堆積する。

次に、ＣＭＰ（Chemical Mechanical Polishing）により、平坦化を行う（ステップＳ１６）。この平坦化は、ポーラスＭＳＱ層６の表面が露出するまで行い、これにより、図１に示すように、半導体装置の配線構造が形成される。

以上のように形成された配線構造において、ポーラスＭＳＱ層６について、ＥＤＳ分析を行った。
図７及び図８は、この実施の形態１における半導体装置と従来の半導体装置のＥＤＳ分析の結果を説明するための図である。具体的に、図７は、図５のａで示した部分付近、及び従来の半導体装置のこれに対応する部分の各膜に含まれる元素の分布を分析した結果を模式的に表すものであり、図７（ａ）、（ｂ）は、ＳｉとＴａの分布、図７（ｃ）、（ｄ）は、Ｔａの分布、図７（ｅ）、（ｆ）は、Ｃｕの分布を示すものである。また、図７（ａ）、（ｃ）、（ｅ）は、実施の形態１の半導体装置を示し、図７（ｂ）、（ｄ）、（ｆ）は、従来のものを示す。また、図７（ａ）、（ｃ）、（ｅ）において、符号６、１４、１６は、それぞれ、実施の形態１におけるポーラスＭＳＱ層６、ＴａＮ膜１４、Ｃｕシード膜１６に対応する。また、これに対応し、図７（ｂ）、（ｄ）、（ｆ）において、符号１０６、１１４、１１６はそれぞれ、従来の場合の、ポーラスＭＳＱ層、ＴａＮ膜、Ｃｕシード膜を表す。また、各図において、各膜の境界部分は、必要に応じて、点線で表している。

また、図８は、図５のａ部分付近の各構成元素の量を説明するためのグラフであり、横軸は、ポーラスＭＳＱ層６と、ＴａＮ膜１４との界面を原点”０”とした場合の、図１における横方向の位置（nm）を示し、縦軸は各元素の量（atomic%）を示したものである。なお、図７および図８は、ＴａＮ膜１４およびＣｕシード膜１６のみを成膜した図５に示すような状態での分析結果を示したものである。但し、図８においては、Ｃｕシード膜１６の部分については示していない。

図７（ｂ）に、矢印Ｂで示すように、従来の半導体装置においては、ポーラスＭＳＱ層１０６とＴａＮ膜１１４との間に、Ｓｉが欠乏する領域Ｂが確認できる。そして、図７（ｆ）に矢印Ｃで示すように、Ｃｕが拡散している領域Ｃが確認できる。そして、このＳｉが欠乏している領域Ｂ及びＴａＮ膜１１４が形成されている領域と、Ｃｕが拡散している領域Ｃは、ほぼ一致しており、ポーラスＭＳＱ層１０６の界面付近のＳｉが欠乏している領域Ｂに、Ｃｕの拡散がされていることがわかる。但し、図８においては、Ｃｕシード膜１６の部分については示していない。

一方、図７（ａ）及び図８に示すように、実施の形態１の半導体装置では、ＴａＮ膜１４とポーラスＭＳＱ層６との界面付近においても、ポーラスＭＳＱ層６内のＳｉの減少は見られない。従って、図７（ｃ）、（ｅ）及び図８に示すように、ポーラスＭＳＱ層６内へのＴａやＣｕの拡散も抑えられている。また、図７（ａ）に示すように、Ｓｉの含有量としては、界面付近から、ポーラスＭＳＱ層６内部まで、ほぼ一定となっている。

以上説明したように、実施の形態１によれば、ＴａＮ膜１４形成の前に、ポーラスＭＳＱ層６、８に、ＳｉＨ_４を供給する。これにより、ポーラスＭＳＱ層６に、Ｓｉを十分に供給することができる。従って、ポーラスＭＳＱ層６において、エッチング等において、ダメージを受け、Ｓｉが欠乏している部分に、Ｓｉを十分に補充することができる。従って、この欠乏部分において発生しやすい、Ｔａや、Ｃｕの拡散を抑えることができ、信頼性の高い半導体装置を得ることができる。

なお、実施の形態１においては、ポーラスＭＳＱ層６を用いて説明したが、この発明における絶縁膜は、ポーラスＭＳＱ層に限るものではない。この発明は、空孔を有する低誘電率絶縁膜のダメージ回復に広く適用することができる。
また、実施の形態１においては、ポーラスＭＳＱ層６内の、空孔が、ポーラスＭＳＱ層６の体積に対して約３０%の割合を占め、誘電率が、２．５である場合について説明した。これは、空孔が約３０%以上の割合で含まれる場合、あるいは、誘電率が２．５以下である場合、特に、絶縁膜の強度が弱く、ダメージを受けやすいため、本発明の適用により、大きな効果が得られるためである。しかし、この割合や誘電率は、必ずしもこの発明を限定するものではなく、他の値のものであってもよい。

また、実施の形態１においては、ポーラスＭＳＱ層６におけるＳｉとＯとＣの含有率が、それぞれ、約３０%、約５０%、約１５%であり、残りを水素が占める場合について説明した。これは、半導体装置の絶縁膜として用いる場合に、良好な膜特性を有するポーラス絶縁膜における各元素の割合の一例である。そして、本願の適用により、開口等の形成工程において減少したＳｉが補給されるため、本願の半導体装置におけるポーラスＭＳＱ層６は、この割合を維持することができ、良好な膜特性を維持することができる。しかし、この割合は、この発明における絶縁膜の構成を限定するものではない。

また、実施の形態１においては、下層基板に形成されたＣｕ配線４と、ポーラスＭＳＱ層６に形成されたＣｕ配線とを、ビアプラグにより接続した配線構造を形成する場合について説明した。しかし、この発明においては、ビアプラグを有する配線構造を形成するものに限るものではなく、例えば、コンタクトプラグ等を形成するものであっても良い。

また、実施の形態１において、配線材料としてはＣｕを用いて、デュアル・ダマシン法により、Ｃｕ配線構造を形成する場合について説明した。この発明が、特に、拡散しやすいＣｕ配線に有効な方法であるが、他の材料を用いた配線構造の形成に適用することもできる。また、Ｃｕを用いる場合であっても、配線構造は、デュアル・ダマシン法に限るものではなく、シングルダマシン法など、他の方法により形成するものであってもよい。

例えば、シングルダマシン法を用いて、本願の方法を適用する場合について具体的に説明する。まず、１層目のポーラスＭＳＱ層等の絶縁膜を形成した後、コンタクトプラグ（あるいは、ビアプラグ）用のコンタクトホール（あるいは、ビアホール）を形成する。ここで、ホール形成時にポーラスＭＳＱ層が受けたダメージを回復するため、実施の形態１に説明したのと同様に、基板を成膜装置内に収納し、ＳｉＨ_４ガスに約１０秒間晒す。その後、このコンタクトホールに、バリアメタル、Ｃｕ等を堆積し、ＣＭＰによる研磨を行う。更に、２層目のポーラスＭＳＱ層を形成した後、配線用の溝を形成する。再び、ポーラスＭＳＱ層が受けたダメージ回復のため、成膜装置内で、ＳｉＨ_４ガスに約１０秒間晒す。その後、バリアメタル、Ｃｕ等を堆積する。このようにすれば、シングルダマシン法においても、本願におけるポーラスＭＳＱ層のダメージ回復の方法を適用することができる。また、シングルダマシン法、デュアル・ダマシン法に適用する場合に限るものではなく、ポーラス絶縁膜がエッチングやアッシング等によりダメージを受ける場合のダメージ回復の手段として、広く適用することができる。

また、実施の形態１においては、ポーラスＭＳＱ層６がダメージを受けた場合、特に、Ｓｉが欠乏するため、ＳｉＨ_４を用いて、Ｓｉを供給する場合について説明した。しかし、この発明において、供給する原料ガスは、ＳｉＨ_４に限られるものではない。例えば、Ｓｉ-Ｒ（Ｒは、ＨまたはＣ_ｎＨ_ｍで構成される分子団）、ＳｉＨ_ｎ、等、を供給するものであっても良い。これらのガスを用いても、欠乏するＳｉを供給することができる。

また、Ｓｉではなく、Ｃが欠乏する場合には、Ｃ_ｎＨ_ｍ、ＣＨ_４、Ｃ_ｎＨ_ｍＯＨ、ＣＨ_３ＯＨ、Ｃ_ｎＨ_ｍＣＯＯＨ、あるいは、ＨＣＯＯＨ等を用いてＣを供給すればよい。例えば、ＣＨ_４を供給する場合、実施の形態１におけるＳｉＨ_４の供給（ステップＳ８）に代えて、ＣＨ_４を３０秒程度供給すればよい。

また、この発明は、ＳｉとＣのいずれか一方を供給する場合に限るものではなく、欠乏する元素の供給は、欠乏している元素に応じて、その元素を含む適切な材料を、適宜選択し、その材料に応じた適切な時間行えばよい。従って例えば、ＳｉとＣの両方ともを供給するものであってもよい。この場合には、ＳｉまたはＣのいずれか一方を先に供給しさらに他方を後に供給するか、あるいは、ＳｉとＣを同時に供給することが好ましい。

また、実施の形態１では、ＴａＮ膜１４をバリアメタル膜として用いる場合について説明した。しかし、この発明においてバリアメタル膜は、これに限るものではなく、例えば、ＴｉＮ膜等、他のバリアメタル膜を用いるものであってもよい。また、ここで、バリアメタルは、Ｃｕからの拡散を防止するために形成しているが、ビアホール１０、溝１２等に埋め込むＣｕあるいは他の導電部材からの拡散を十分に抑える、あるいは、無視することができるものであれば、ＴａＮ膜１４等のバリアメタルを特に形成しないものであってもよい。

実施の形態２．
図９は、この発明の実施の形態２における配線構造の形成方法について説明するためのフロー図である。
実施の形態２において形成する配線構造は、実施の形態１において説明した配線構造と同様のものである。しかし、実施の形態２においては、より有効な配線構造の形成方法について説明する。

具体的に、実施の形態２において説明する配線構造の形成方法は、実施の形態１において説明したものと類似する。しかし、実施の形態２においては、ＳｉＨ_４の供給の際、プラズマ放電を行いつつ、ＳｉＨ_４の供給を行う（ステップ２０）。プラズマ放電は、具体的には、プラズマＣＶＤ装置を用いて行い、プラズマＣＶＤ装置内に、ＳｉＨ_４を供給すると共に、プラズマを放電させる。ここで、プラズマ放電の条件としては、圧力を約１００〜５００Ｐａとし、Ａｒの流量を、１０〜５００ｓｃｃｍとする。
その他の形成工程については、実施の形態１において説明した工程と同様である。

以上のように、実施の形態２においては、ＳｉＨ_４の供給時に、プラズマ放電を行う。これにより、ポーラスＭＳＱ層６において不足するＳｉを、より効果的にポーラスＭＳＱ層６内に補給することができる。従って、ポーラスＭＳＱ層６内へのＣｕや、Ｔａ等の拡散を、より効果的に抑えることができる。

なお、実施の形態２において説明したプラズマ放電の条件は、この発明を限定するものではない。しかしながら、ポーラスＭＳＱ層６のダメージ回復という目的を考慮し、また、プラズマ照射により基板に与えるダメージを抑えることを考慮すれば、圧力１００〜５００Ｐａ程度、Ａｒ流量１０〜５００ｓｃｃｍの条件で行うことが好ましい。
その他は、実施の形態１と同様であるから説明を省略する。
なお、この発明は、半導体装置の製造方法として記載した。しかしながら、この発明は、その製造方法により製造された半導体装置を新たに発明したものであると捉えることもできる。
即ち、この発明の半導体装置は、この発明に開示した方法により製造された半導体装置である。具体的には、
下層基板と、
前記下地基板上に形成され、少なくともＳｉまたはＣを含み、かつ、空孔を有する絶縁膜と、
前記絶縁膜に形成され、前記下地基板の所定の箇所に至る開口と、
少なくとも前記開口内部に埋め込まれた導電部材とを含み、
前記絶縁膜は、前記開口部における前記導電部材と前記絶縁膜との界面付近において、ＳｉまたはＣの濃度が、ほぼ一定であるものである。

なお、例えば、実施の形態１、２において、ポーラスＭＳＱ層６は、この発明の「空孔を有する絶縁膜」に該当し、ビアホール１０及び溝１２は、この発明の「開口」に該当し、ＳｉＨ_４は、この発明の「絶縁膜中にＳｉ又はＣを供給するための原料ガス」に該当する。また、例えば、ＴａＮ膜１４は、バリアメタルに該当し、Ｃｕ１８は、導電部材に該当する。

また、例えば、実施の形態１、２において、ステップＳ２、４を実行することにより、この発明の絶縁膜形成工程、及び、開口形成工程が実行され、ステップＳ８を実行することにより、この発明の供給工程が実行される。また、例えば、ステップＳ１０を実行することにより、この発明のバリアメタル形成工程が実行され、ステップＳ１２、Ｓ１４を実行することにより、この発明の埋め込み工程が実行される。また、例えば、実施の形態２において、ステップＳ２０を実行することによりプラズマ照射工程が実行される。

この発明の実施の形態１における配線構造を説明するための断面模式図である。 この発明の実施の形態１における配線構造の形成方法を説明するためのフロー図である。 この発明の実施の形態１における配線構造形成の過程における状態を説明するための断面模式図である。 この発明の実施の形態１における配線構造形成の過程における状態を説明するための断面模式図である。 この発明の実施の形態１における配線構造形成の過程における状態を説明するための断面模式図である。 この発明の実施の形態１における配線構造形成の過程における状態を説明するための断面模式図である。 この発明の実施の形態１におけるポーラスＭＳＱ層のＥＤＳ分析の結果を示すグラフ図である。 この発明の実施の形態１におけるポーラスＭＳＱ層のＥＤＳ分析の結果を示すグラフ図である。 この発明の実施の形態２における配線構造の形成方法を説明するためのフロー図である。

符号の説明

２ 下層基板
４ Ｃｕ配線
６ ポーラスＭＳＱ層
１０ ビアホール
１２ 溝
１４ ＴａＮ膜
１６ Ｃｕシード膜
１８ Ｃｕ

Claims (7)

1. 下層基板に、ポーラスＭＳＱからなる絶縁膜を形成する絶縁膜形成工程と、
   前記絶縁膜に開口を形成する少なくともプラズマ処理を含む開口形成工程と、
   前記絶縁膜を、少なくともＳｉを含むガス雰囲気で加熱処理する熱処理工程と、
   少なくとも前記開口内壁にバリアメタルを形成するバリアメタル形成工程と、
   少なくとも前記開口内部に、導電部材を埋め込む埋め込み工程と、
   を、備えることを特徴とする半導体装置の製造方法。
2. 前記熱処理工程と同時に、前記絶縁膜に、プラズマを照射するプラズマ照射工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記導電部材は、Ｃｕ、あるいは、Ｃｕ合金であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記絶縁膜は、Ｓｉを３０％、Ｏを５０％、Ｃを１５％の割合で含むことを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。
5. 前記絶縁膜中の空孔は、前記絶縁膜の全体積に対して、３０％以上であることを特徴とする請求項１から４のいずれかに記載の半導体装置の製造方法。
6. 前記絶縁膜は、誘電率が２．５以下であることを特徴とする請求項１から５のいずれかに記載の半導体装置の製造方法。
7. 前記ガスは、Ｓｉ−Ｒ（Ｒは、ＨまたはＣ_ｎＨ_ｍで構成される分子団）、ＳｉＨ_ｎ 、あるいは、ＳｉＨ _４ のいずれかであることを特徴とする請求項１から６のいずれかに記載の半導体装置の製造方法、ただし、ｎ、ｍは自然数であり、ｍ＝２ｎ＋２とする。

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