TWI400770B - 積體電路結構及其製作方法 - Google Patents
積體電路結構及其製作方法 Download PDFInfo
- Publication number
- TWI400770B TWI400770B TW096139817A TW96139817A TWI400770B TW I400770 B TWI400770 B TW I400770B TW 096139817 A TW096139817 A TW 096139817A TW 96139817 A TW96139817 A TW 96139817A TW I400770 B TWI400770 B TW I400770B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- alloy
- metal
- telluride
- wire
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76846—Layer combinations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本發明係有關於積體電路之內連線結構及其製作方法,特別是有關於在銅導線與介電層之間形成界面層(interface layer)的技術。
積體電路中包含許多線路,例如匯流線、字元線、位元線、邏輯內連線等。一般而言,金屬線是形成在介電層中的內連線溝槽,而上下層的金屬線是藉由介層插塞(via)來作為電性連結。目前的積體電路可以達到8層以上的多層內連線以滿足元件尺寸微縮化的需求。
金屬線通常是以鑲嵌製程製作。首先,以微影與蝕刻技術在金屬間介電層中形成開口,然後於開口中填入銅或銅合金以形成金屬線及/或介層插塞。開口以外多餘的金屬材料則以化學機械研磨將之去除。雖然銅具有低電阻與高可靠度,但隨著元件尺寸縮小與電流的增加,銅導線仍會有電遷移與應力遷移的問題存在。
第1圖顯示一傳統的內連線結構。低介電常數層14中具有相鄰的兩銅導線2、4,且銅導線2、4與介電常數層14之間分別具有擴散阻障層6、8。在銅導線2、4上具有金屬蓋層10、12,其材質具有較佳的抗電遷移,因此可改善銅導線的可靠度。在有應力的情況下,金屬蓋層可以將內連線結構的平均失效時間(mean time to failure,MTTF)提高10倍以上。金屬蓋層除了可以減少電遷移外,尚可大幅減少應力所產生的孔洞(void)。
雖然金屬蓋層可以改善銅導線的可靠度,但也會衍生其他的問題。由於金屬蓋層是設置在銅導線上,因此會增加整個導電材料的高度。如圖中所示,導電材料的高度從H增加到H’。銅導線2與銅導線4(包含圍繞著銅導線的導電材料)之間會產生一寄生電容,而此寄生電容的電容值與銅導線的截面積成正比。因此,金屬蓋層10、12會使得電容值增加H’/H倍,大約增加了5-10%。如此一來,積體電路的阻容延遲變的更嚴重。
金屬蓋層的另外一個問題是造成漏電流的增加。金屬蓋層10、12應選擇性地形成在銅導線2、4之上,但如果選擇性不佳使得金屬形成在低介電常數層14上,則造成金屬蓋層10、12之間的漏電流。
因此,業界亟需一種改良的金屬內連線製程以解決導線之間阻容延遲與漏電流增加的問題。
本發明提供一種積體電路結構,包括:一半導體基底;一介電層於該半導體基底上;一開口於該介電層中;一導線於該開口中;一金屬合金層於該導線上;一第一金屬矽化物層於該金屬合金層上;以及,一第二金屬矽化物層於該第一金屬矽化物層上,且該第二金屬矽化物層與該第一金屬矽化物層相異,其中該金屬合金層、該第一金屬矽化物層、及該第二金屬矽化物層實質上垂直對準該導線。
本發明另提供一種積體電路結構,包括:一半導體基底;一介電層於該半導體基底上;一導線於該介電層中,其中該導線包含一導線金屬;一合金層於該導線上,其中該合金層包含一貴金屬與該導線金屬的合金,該貴金屬的氧化還原電位高於該導線金屬;以及,一合金矽化物層於該合金層上,其中該合金矽化物層包含該合金之矽化物。
本發明又提供一種積體電路結構,包括:一半導體基底;一低介電常數層於該半導體基底上;一銅導線於該低介電常數層中;以及,一過渡層於該銅導線上,該銅導線包括:一合金層於該銅導線上,其中該合金層包含一貴金屬與銅之合金,該貴金屬的氧化還原電位高於銅,且其中該合層的上表面實質上不高於該低介電常數層的上表面;一合金矽化物層於該合金層上,其中該合金矽化物層包含該合金之矽化物;以及,一合金氮矽化物層於該合金矽化物層上,其中該合金氮矽化物層包含該合金之氮矽化物。
本發明亦提供一種積體電路結構的製作方法,包括:提供一半導體基底;形成一介電層於該半導體基底上;形成一開口於該介電層中;形成一導線於該開口中;形成一金屬合金層於該導線上;形成一第一金屬矽化物層於該金屬合金層上;以及,形成一第二金屬矽化物層於該第一金屬矽化物層上,且該第二金屬矽化物層與該第一金屬矽化物層相異,其中該金屬合金層、該第一金屬矽化物層、及該第二金屬矽化物層實質上垂直對準該導線。
本發明另提供一種積體電路結構的製作方法,包括:提供一半導體基底;形成一低介電常數層於該半導體基底上;形成一銅導線於該低介電常數層中;以及,形成一貴金屬層於該銅導線上,其中該貴金屬層包含一氧化還原電位高於銅的貴金屬,且其中該貴金屬層的上表面實質上不高於該低介電常數層的上表面;進行一回火步驟,使該貴金屬層與該銅導線的頂部形成一合金層;將該合金層的頂部矽化以形成一合金矽化物層;以及,將該合金矽化物層的頂部氮化以形成一合金氮矽化物層於該合金矽化物層上。
本發明之優點包括降低寄生電容與阻容延遲,以及改善銅導線與上方介電層的附著力。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂,下文特舉出較佳實施例,並配合所附圖式,作詳細說明如下:
本發明的特徵包括在金屬線與其上的介電層之間形成過渡界面(transitional interfaces)。以下將配合第2~8圖說明本發明一實施例製作內連線結構的流程。
請參照第2圖,在介電層20中形成開口26。介電層20是形成在基底18上。基底18可包含半導體基板以及其上所形成的各種結構,例如蝕刻停止層、層間介電層、金屬間介電層等。半導體基板可為一單晶基板或一化合物半導體基板,其上可形成例如電晶體等主動元件(未顯示)。開口26可以是用來形成導線之溝槽。在一實施例中,介電層20較佳為介電常數小於約3的低介電常數層,更佳者,為介電常數小於約2.5的超低介電常數層。介電層20可包含常用的低介電常數材料,例如含碳介電層,且可更包含氮、氫、氧、或前述之組合。另外,也可使用多孔性結構來降低介電層20的介電常數。介電層20的厚度較佳為1000~3500。熟悉此技藝人士當可理解,此處所列舉之尺寸跟所使用的製程技術有關,且會隨著製程技術的微縮化而減小。
請參照第4圖,形成一擴散阻障層30於開口26中。阻障層30較佳包含鈦、氮化鈦、鉭、氮化鉭等,阻障層30可利用物理氣相沉積法(PVD)或化學氣相沉積法(CVD)形成。阻障層30的厚度可介於約20-200之間。
形成在阻障層30上的導線32較佳包含銅或銅合金。雖然導線32中可能包含其他導電材料如銀、金、鎢、鋁等,但在以下的描述中將通稱為銅導線32。形成阻障層30與銅導線32的步驟可包括:毯覆性(blanket)沉積一阻障層30;在阻障層上沉積一層銅或銅合金的晶種層;較佳以電鍍法在開口26中填入導電材料,例如銅;然後,以化學機械研魔法去除多餘的材料,只留下開口26中的阻障層30與銅導線32。
銅導線32的表面可進行前處理。在一實施例中,例如可使用電漿加強化學氣相沉積(PECVD)的機台以含氮氣體進行前處理。含氮氣體較佳包含N2
、NH3
等。在另一實施例中,可使用含氫氣體進行前處理。含氫氣體較佳包含H2
、NH3
等。前處理可以減少原生氧化銅(native copper oxide)並去除銅導線32上的化學污染。
第4圖顯示貴金屬層34的形成。在較佳實施例中,貴金屬層34所含的金屬具有比銅更高的氧化還原電位(redox potential),因此其惰性高於銅。另外,此貴金屬能與銅、矽形成合金。較佳之貴金屬包括:Ag、Au、Pd、Pt、Ru、Rh、或前述之組合。在較佳實施例中,是將第3圖所示的結構沉浸在含有貴金屬離子的反應溶液中,以電位差化學置換反應(galvanic chemical replacement reaction)形成貴金屬層34。在一實施例中,反應溶液中的離子濃度約在0.001~5mmol/L的範圍,反應溫度約25~90℃,反應溶液的pH值約1~10。
在置換反應中,溶液中的貴金屬會取代銅導線32頂端的銅而形成貴金屬層34。貴金屬層34的上表面大抵與介電層20的上表面齊平或略低於介電層20的上表面。貴金屬層34的厚度較佳約10~100。在另一實施例中,可先將銅導線32蝕刻出凹陷,再選擇性地將貴金屬層34沉積在凹陷中。
請參照第5圖,進行一回火步驟使貴金屬層34與底下的銅導線32形成合金層36。在一實施例中,回火的溫度約100~600℃,較佳約200~500℃。回火持續的時間約1秒至5分鐘。合金層36的厚度T約10~100。在較佳實施例中,貴金屬層34係完全合金化,但如果回火溫度較低及/或回火持續時間較短的話,也可能在合金層36上留下一薄貴金屬層34。
第6圖顯示合金矽化物層(alloy silicide layer)38的形成。在一實施例中可將第5圖的結構在含矽氣體的環境下(例如SiH4
)進行熱浸(thermal soaking)處理,其溫度較佳是高於200℃,例如是約200~600℃之間。除非特別註明,否則”熱浸處理”一詞在本說明書中指的是電漿未開啟的狀態。在一實施例中,熱浸處理的氣體壓力約1~10mTorr。在高溫下,含矽氣體會與合金層36反應而在合金層36上形成合金矽化物層38。熟習此技術人士當可理解,合金矽化物層38的厚度T2與熱浸處理的溫度及時間有關。在一實施例中,熱浸處理的時間約1~30秒,所形成的合金矽化物層38的厚度T2約5~70,而殘餘的合金層36厚度約5~30。
在較佳實施例中可調整熱浸處理的溫度及時間,使得合金層36只有部分被矽化。由於同一晶圓上會有不同的圖案密度與結構,因此每個區域被矽化的程度也可能有所不同。雖然有些區域會被完全矽化,但在較佳實施例中,最好能控制製程條件使晶圓上的每個區域都只有部分被矽化。部分矽化的好處是可以保留部分的合金層36,以避免底下的銅導線被矽化而產生不安定的矽化銅。
請參照第7圖,將合金矽化物層38氮化以形成合金氮矽化物層(alloy silicide nitride layer)40。在較佳實施例中,氮化步驟是在一含氮氣體的環境下對合金矽化物層38進行電漿處理,例如以氨氣(NH3
)在1~10mTorr的壓力下進行電漿處理。此外,所使用的製程氣體亦可包含其他常用的處理氣體與載氣,例如H2
與N2
等。合金氮矽化物層40的厚度較佳僅有數埃(),例如約3~10,因此氮化步驟的時間最好不太長,例如數秒鐘即可。經上述製程後,合金層36、合金矽化物層38、及合金氮矽化物層40便成為銅導線32與後續的蝕刻停止層(或金屬間介電層)之間的過渡層(transitional layer)。
應注意的是,如果前述形成合金層的回火步驟後有殘餘的貴金屬層34尚未合金化,則所最後所形成的膜層40為一貴金屬氮矽化物層(noble metal silicide nitride layer),而非合金氮矽化物層。此外,在第7圖中,擴散阻障層30的頂端高於金屬合金層36的上表面,但在其他實施例中,擴散阻障層30的頂端亦可與金屬合金層30的上表面齊平。
合金氮矽化物層40本身可以作為一蝕刻停止層,但也可視需要沉積額外的蝕刻停止層42,如第8圖所示。蝕刻停止層42的介電常數最好低於4.0,其材質可包括SiC、SiCN、SiCO、SiN、以碳為主的材料(carbon-based materials)、或前述之組合。蝕刻停止層42的厚度較佳約200~1000。
雖然在前文中是以單鑲嵌製程為例進行描述,但是熟悉此技術人士當可理解,本發明同樣適用在雙鑲嵌製程。第9圖顯示一雙鑲嵌製程的實施例,在低介電常數層48中具有介層插塞42與形成在介層插塞42上的銅導線44。藉由前述相同的步驟可形成合金層50、合金矽化物層52、及合金氮矽化物層54。
在本發明中也可以採用其他的導電材料來取代銅導線,只要實施例所採用的貴金屬具有比導線金屬更高的氧化還原電位即可。
本發明實施例之優點包括所用之電位差化學置換反應具有高選擇性,因此可避免金屬形成在低介電常數層20上。此外,由於電位差化學置換反應所形成的合金層不高於介電層的上表面,因此可降低,甚至完全消除因為金屬蓋層所增加的寄生電容。此外,頂端的合金矽化物層或合金氮矽化物層與上方的蝕刻停止層或金屬間介電層具有良好的附著力。
雖然本發明已以數個較佳實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明之精神和範圍內,當可作任意之更動與潤飾,因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
2、4...銅導線
6、8...擴散阻障層
14...低介電常數層
H、H’...高度
18...基底
20...介電層
26...開口
30...阻障層
32...銅導線
34...貴金屬層
36...合金層
38...合金矽化物層
40...合金氮矽化物層
42...蝕刻停止層
T1、T2...厚度
44...介層插塞
46...銅導線
48...低介電常數層
50...合金層
52...合金矽化物層
54...合金氮矽化物層
第1圖顯示習知一形成有金屬蓋層的內連線結構。
第2~8圖為一系列剖面圖,用以說明本發明實施例製作內連線結構的流程,其中在銅導線與上方的介電層之間形成有過渡層。
第9圖顯示本發明一雙鑲嵌結構的實施例。
18...基底
20...介電層
26...開口
30...阻障層
32...銅導線
36...合金層
38...合金矽化物層
40...合金氮矽化物層
Claims (33)
- 一種積體電路結構,包括:一半導體基底;一介電層於該半導體基底上;一開口於該介電層中;一導線於該開口中,其中該導線包括一導線金屬;一金屬合金層於該導線上,其中該金屬合金層包括該導線金屬及一貴金屬的合金,且該貴金屬包括:Ag、Au、Pt、Ru、Rh、或前述之組合;一金屬合金矽化物層於該金屬合金層上,其中該金屬合金矽化物層包括該金屬合金層的矽化物;以及一金屬合金氮矽化物層於該金屬合金矽化物層上,其中該金屬合金氮矽化物層包括該金屬合金的氮矽化物,且該金屬合金層、該金屬合金矽化物層、及該金屬合金氮矽化物層實質上垂直對準該導線。
- 如申請專利範圍第1項所述之積體電路結構,其中該金屬合金層的上表面低於該介電層。
- 如申請專利範圍第1項所述之積體電路結構,其中該導線為銅導線。
- 如申請專利範圍第1項所述之積體電路結構,更包括一擴散阻障層介於該導線與該介電層之間,其中該擴散阻障層的頂端高於該金屬合金層的上表面,或與該金屬合金層的上表面齊平。
- 如申請專利範圍第1項所述之積體電路結構,更包 括一蝕刻停止層於該金屬合金氮矽化物層上。
- 如申請專利範圍第1項所述之積體電路結構,更包括:一額外的開口於該介電層中;一額外的導線於該額外的開口中;一額外的金屬合金矽化物層於該額外的導線上與之接觸;以及一額外的金屬合金氮矽化物層於該額外的金屬合金矽化物層上,且該額外的金屬合金氮矽化物層與該額外的金屬合金矽化物層相異,其中該額外的金屬合金矽化物層與該額外的金屬合金氮矽化物層實質上垂直對準該額外的導線。
- 一種積體電路結構,包括:一半導體基底;一介電層於該半導體基底上;一導線於該介電層中,其中該導線包含一導線金屬;一合金層於該導線上,其中該合金層包含一貴金屬與該導線金屬的合金,該貴金屬的氧化還原電位高於該導線金屬,且該貴金屬包括:Ag、Au、Pt、Ru、Rh、或前述之組合;以及一合金矽化物層於該合金層上,其中該合金矽化物層包含該合金之矽化物。
- 如申請專利範圍第7項所述之積體電路結構,更包括一合金氮矽化物層於該合金矽化物層上,其中該合金 氮矽化物層包含該合金之氮矽化物。
- 如申請專利範圍第8項所述之積體電路結構,其中該合金氮矽化物層的厚度小於約10Å。
- 如申請專利範圍第7項所述之積體電路結構,其中該合金層的上表面低於該介電層的上表面。
- 如申請專利範圍第7項所述之積體電路結構,其中該導線金屬為銅。
- 如申請專利範圍第7項所述之積體電路結構,更包括一擴散阻障層介於該導線與該介電層之間,其中該擴散阻障層的頂端高於該金屬合金層的上表面,或與該金屬合金層的上表面齊平。
- 如申請專利範圍第7項所述之積體電路結構,更包括一蝕刻停止層於該合金矽化物層上。
- 一種積體電路結構,包括:一半導體基底;一低介電常數層於該半導體基底上;一銅導線於該低介電常數層中;以及一過渡層於該銅導線上,該過渡層包括:一合金層於該銅導線上,其中該合金層包含一貴金屬與銅之合金,該貴金屬的氧化還原電位高於銅,且其中該合層的上表面實質上不高於該低介電常數層的上表面,且該貴金屬包括:Ag、Au、Pt、Ru、Rh、或前述之組合;一合金矽化物層於該合金層上,其中該合金矽化物 層包含該合金之矽化物;以及一合金氮矽化物層於該合金矽化物層上,其中該合金氮矽化物層包含該合金之氮矽化物。
- 如申請專利範圍第14項所述之積體電路結構,其中該合金層的厚度約10-100Å。
- 如申請專利範圍第14項所述之積體電路結構,其中該合金矽化物層的厚度約5-70Å。
- 如申請專利範圍第14項所述之積體電路結構,其中該合金氮矽化物層的厚度小於約10Å。
- 如申請專利範圍第14項所述之積體電路結構,更包括一介層插塞於該銅導線上,其中該介層插塞穿過該合金氮矽化物層、該合金矽化物層,以與該合金層接觸。
- 一種積體電路結構的製作方法,包括:提供一半導體基底;形成一介電層於該半導體基底上;形成一開口於該介電層中;形成一導線於該開口中,其中該導線包括一導線金屬;形成一金屬合金層於該導線上,其中該金屬合金層包括該導線金屬及一貴金屬的合金,其中該貴金屬包括:Ag、Au、Pt、Ru、Rh、或前述之組合;形成一金屬合金矽化物層於該金屬合金層上,其中該金屬合金矽化物層包括該金屬合金層的矽化物;以及形成一金屬合金氮矽化物層於該金屬矽化物層上, 其中該金屬合金氮矽化物層包括該金屬合金層的氮矽化物,且該金屬合金層、該金屬合金矽化物層、及該金屬合金氮矽化物層實質上垂直對準該導線。
- 如申請專利範圍第19項所述之積體電路結構的製作方法,其中該金屬合金層的上表面低於該介電層。
- 如申請專利範圍第19項所述之積體電路結構的製作方法,其中該導線為銅導線。
- 如申請專利範圍第19項所述之積體電路結構的製作方法,更包括形成一擴散阻障層介於該導線與該介電層之間,其中該擴散阻障層的頂端高於該金屬合金層的上表面,或與該金屬合金層的上表面齊平。
- 如申請專利範圍第19項所述之積體電路結構的製作方法,更包括形成一蝕刻停止層於該第二金屬矽化物層上。
- 如申請專利範圍第19項所述之積體電路結構的製作方法,更包括:形成一額外的開口於該介電層中;形成一額外的導線於該額外的開口中;形成一額外的金屬合金矽化物層於該額外的導線上與之接觸;以及形成一額外的金屬合金氮矽化物層於該額外的第一金屬矽化物層上,其中該額外的金屬合金矽化物層與該額外的金屬合金氮矽化物層實質上垂直對準該額外的導線。
- 一種積體電路結構的製作方法,包括:提供一半導體基底;形成一低介電常數層於該半導體基底上;形成一銅導線於該低介電常數層中;以及形成一貴金屬層於該銅導線上,其中該貴金屬層包含一氧化還原電位高於銅的貴金屬,且其中該貴金屬層的上表面實質上不高於該低介電常數層的上表面,且該貴金屬包括:Ag、Au、Pt、Ru、Rh、或前述之組合;進行一回火步驟,使該貴金屬層與該銅導線的頂部形成一合金層;將該合金層的頂部矽化以形成一合金矽化物層;以及將該合金矽化物層的頂部氮化以形成一合金氮矽化物層於該合金矽化物層上。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,其中該合金層的厚度約10-100Å。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,其中該合金矽化物層的厚度約5-70Å。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,其中該合金氮矽化物層的厚度小於約10Å。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,更包括形成一介層插塞於該銅導線上,其中該介層插塞穿過該合金氮矽化物層、該合金矽化物層, 以與該合金層接觸。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,其中該貴金屬層是以電位差化學置換反應形成。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,其中該回火步驟係在約100-600℃下持續約1秒至5分鐘。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,該矽化步驟係在含矽氣體的環境下進行熱浸處理。
- 如申請專利範圍第25項所述之積體電路結構的製作方法,該氮化步驟係在含氮氣體的環境下進行電漿處理。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/786,241 US7777344B2 (en) | 2007-04-11 | 2007-04-11 | Transitional interface between metal and dielectric in interconnect structures |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200841418A TW200841418A (en) | 2008-10-16 |
TWI400770B true TWI400770B (zh) | 2013-07-01 |
Family
ID=39852962
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW096139817A TWI400770B (zh) | 2007-04-11 | 2007-10-24 | 積體電路結構及其製作方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7777344B2 (zh) |
TW (1) | TWI400770B (zh) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100790452B1 (ko) * | 2006-12-28 | 2008-01-03 | 주식회사 하이닉스반도체 | 다마신 공정을 이용한 반도체 소자의 다층 금속배선형성방법 |
US7759262B2 (en) * | 2008-06-30 | 2010-07-20 | Intel Corporation | Selective formation of dielectric etch stop layers |
JP5909852B2 (ja) * | 2011-02-23 | 2016-04-27 | ソニー株式会社 | 半導体装置の製造方法 |
KR101995602B1 (ko) * | 2011-06-03 | 2019-07-02 | 노벨러스 시스템즈, 인코포레이티드 | 상호접속을 위한 캡핑층들을 함유하는 금속 및 실리콘 |
CN104112701B (zh) * | 2013-04-18 | 2017-05-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其制造方法 |
US20150382460A1 (en) * | 2014-06-27 | 2015-12-31 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Printed circuit board (pcb) with wrapped conductor |
US9362239B2 (en) * | 2014-10-21 | 2016-06-07 | Globalfoundries Inc. | Vertical breakdown protection layer |
US9812328B2 (en) | 2015-06-22 | 2017-11-07 | Applied Materials, Inc. | Methods for forming low resistivity interconnects |
US9613862B2 (en) | 2015-09-02 | 2017-04-04 | International Business Machines Corporation | Chamferless via structures |
US9633896B1 (en) | 2015-10-09 | 2017-04-25 | Lam Research Corporation | Methods for formation of low-k aluminum-containing etch stop films |
US9831174B1 (en) * | 2016-05-31 | 2017-11-28 | Globalfoundries Inc. | Devices and methods of forming low resistivity noble metal interconnect |
CN108122821B (zh) * | 2016-11-29 | 2021-05-04 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其形成方法 |
TWI636543B (zh) * | 2017-07-19 | 2018-09-21 | 旺宏電子股份有限公司 | 內連線結構及其製造方法 |
US20190148150A1 (en) * | 2017-11-13 | 2019-05-16 | Applied Materials, Inc. | Methods for forming capping protection for an interconnection structure |
US10854716B2 (en) * | 2018-07-30 | 2020-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device with source/drain contact formed using bottom-up deposition |
US11569185B2 (en) * | 2020-10-19 | 2023-01-31 | Micron Technology, Inc. | Semiconductor device and method of forming the same |
US20230062128A1 (en) * | 2021-08-30 | 2023-03-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structure and methods of forming the same |
Citations (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010067081A (ko) * | 1999-12-27 | 2001-07-12 | 가나이 쓰토무 | 연마 방법, 배선 형성 방법, 반도체 장치의 제조 방법 및반도체 집적 회로 장치 |
JP2002151518A (ja) * | 2000-03-08 | 2002-05-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
US6444567B1 (en) * | 2000-01-05 | 2002-09-03 | Advanced Micro Devices, Inc. | Process for alloying damascene-type Cu interconnect lines |
US6475902B1 (en) * | 2000-03-10 | 2002-11-05 | Applied Materials, Inc. | Chemical vapor deposition of niobium barriers for copper metallization |
JP2003243499A (ja) * | 2002-02-15 | 2003-08-29 | Sony Corp | 半導体装置及びその製造方法 |
JP2003243392A (ja) * | 2002-02-18 | 2003-08-29 | Sony Corp | 半導体装置及びその製造方法 |
CN1449015A (zh) * | 2002-04-01 | 2003-10-15 | 海力士半导体有限公司 | 在半导体装置中形成金属互连层的方法 |
US6713377B2 (en) * | 1998-07-31 | 2004-03-30 | Industrial Technology Research Institute | Method of electroless plating copper on nitride barrier |
CN1536645A (zh) * | 2003-04-03 | 2004-10-13 | 台湾积体电路制造股份有限公司 | 可改善铜金属层结构的表面处理方法 |
US6844258B1 (en) * | 2003-05-09 | 2005-01-18 | Novellus Systems, Inc. | Selective refractory metal and nitride capping |
JP2005116630A (ja) * | 2003-10-03 | 2005-04-28 | Ebara Corp | 配線形成方法及び装置 |
US20050194255A1 (en) * | 2004-03-04 | 2005-09-08 | Tiwari Chandra S. | Self-activated electroless metal deposition |
US7049702B2 (en) * | 2003-08-14 | 2006-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Damascene structure at semiconductor substrate level |
US20060175708A1 (en) * | 2005-02-10 | 2006-08-10 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
TW200631060A (en) * | 2005-02-24 | 2006-09-01 | Taiwan Semiconductor Mfg Co Ltd | Composition and process for element displacement metal passivation |
US20070035029A1 (en) * | 2005-07-07 | 2007-02-15 | Stmicroelectronics S.A. | Production of a self-aligned CuSiN barrier |
US20070048991A1 (en) * | 2005-08-23 | 2007-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Copper interconnect structures and fabrication method thereof |
Family Cites Families (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6022669A (en) | 1995-05-02 | 2000-02-08 | Symetrix Corporation | Method of fabricating an integrated circuit using self-patterned thin films |
US5749975A (en) | 1995-12-28 | 1998-05-12 | Micron Technology, Inc. | Process for dry cleaning wafer surfaces using a surface diffusion layer |
US5980977A (en) | 1996-12-09 | 1999-11-09 | Pinnacle Research Institute, Inc. | Method of producing high surface area metal oxynitrides as substrates in electrical energy storage |
JPH1116912A (ja) | 1997-06-25 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置の製造装置 |
US6218303B1 (en) | 1998-12-11 | 2001-04-17 | Vlsi Technology, Inc. | Via formation using oxide reduction of underlying copper |
US6207553B1 (en) | 1999-01-26 | 2001-03-27 | Advanced Micro Devices, Inc. | Method of forming multiple levels of patterned metallization |
US6204192B1 (en) | 1999-03-29 | 2001-03-20 | Lsi Logic Corporation | Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures |
EP1087432A1 (en) | 1999-09-24 | 2001-03-28 | Interuniversitair Micro-Elektronica Centrum Vzw | A method for improving the quality of a metal layer deposited from a plating bath |
US20020036452A1 (en) | 1999-12-21 | 2002-03-28 | Masakazu Muroyama | Electron emission device, cold cathode field emission device and method for the production thereof, and cold cathode field emission display and method for the production thereof |
JP2001196373A (ja) | 2000-01-13 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
US6743473B1 (en) | 2000-02-16 | 2004-06-01 | Applied Materials, Inc. | Chemical vapor deposition of barriers from novel precursors |
US6613697B1 (en) | 2001-06-26 | 2003-09-02 | Special Materials Research And Technology, Inc. | Low metallic impurity SiO based thin film dielectrics on semiconductor substrates using a room temperature wet chemical growth process, method and applications thereof |
US6730616B2 (en) * | 2001-09-24 | 2004-05-04 | Texas Instruments Incorporated | Versatile plasma processing system for producing oxidation resistant barriers |
US6828223B2 (en) | 2001-12-14 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co. | Localized slots for stress relieve in copper |
US6528409B1 (en) | 2002-04-29 | 2003-03-04 | Advanced Micro Devices, Inc. | Interconnect structure formed in porous dielectric material with minimized degradation and electromigration |
US6656832B1 (en) | 2002-07-25 | 2003-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Plasma treatment method for fabricating microelectronic fabrication having formed therein conductor layer with enhanced electrical properties |
US6815332B2 (en) | 2002-10-30 | 2004-11-09 | Asm Japan K.K. | Method for forming integrated dielectric layers |
US6790777B2 (en) | 2002-11-06 | 2004-09-14 | Texas Instruments Incorporated | Method for reducing contamination, copper reduction, and depositing a dielectric layer on a semiconductor device |
US7550043B2 (en) | 2002-12-20 | 2009-06-23 | Tokyo Electron Limited | Substrate processing method and substrate processing apparatus |
US20040211357A1 (en) | 2003-04-24 | 2004-10-28 | Gadgil Pradad N. | Method of manufacturing a gap-filled structure of a semiconductor device |
JP2007523994A (ja) | 2003-06-18 | 2007-08-23 | アプライド マテリアルズ インコーポレイテッド | バリヤ物質の原子層堆積 |
KR100598259B1 (ko) | 2003-07-31 | 2006-07-07 | 동부일렉트로닉스 주식회사 | 반도체의 하이브리드 레이어 배선 형성방법 |
JP2005056945A (ja) | 2003-08-08 | 2005-03-03 | Hitachi Ltd | 半導体装置の製造方法 |
US20050095830A1 (en) | 2003-10-17 | 2005-05-05 | Applied Materials, Inc. | Selective self-initiating electroless capping of copper with cobalt-containing alloys |
US20060003570A1 (en) | 2003-12-02 | 2006-01-05 | Arulkumar Shanmugasundram | Method and apparatus for electroless capping with vapor drying |
US20060138668A1 (en) | 2004-12-27 | 2006-06-29 | Hung-Wen Su | Passivation structure for semiconductor devices |
US20070037389A1 (en) | 2005-08-11 | 2007-02-15 | Shu-Jen Chen | Method for electroless plating metal cap barrier on copper |
US7582557B2 (en) | 2005-10-06 | 2009-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process for low resistance metal cap |
US7569475B2 (en) * | 2006-11-15 | 2009-08-04 | International Business Machines Corporation | Interconnect structure having enhanced electromigration reliability and a method of fabricating same |
US7855143B2 (en) * | 2006-12-22 | 2010-12-21 | Chartered Semiconductor Manufacturing, Ltd. | Interconnect capping layer and method of fabrication |
-
2007
- 2007-04-11 US US11/786,241 patent/US7777344B2/en active Active
- 2007-10-24 TW TW096139817A patent/TWI400770B/zh active
-
2010
- 2010-06-25 US US12/823,649 patent/US8349730B2/en active Active
Patent Citations (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6713377B2 (en) * | 1998-07-31 | 2004-03-30 | Industrial Technology Research Institute | Method of electroless plating copper on nitride barrier |
KR20010067081A (ko) * | 1999-12-27 | 2001-07-12 | 가나이 쓰토무 | 연마 방법, 배선 형성 방법, 반도체 장치의 제조 방법 및반도체 집적 회로 장치 |
US6444567B1 (en) * | 2000-01-05 | 2002-09-03 | Advanced Micro Devices, Inc. | Process for alloying damascene-type Cu interconnect lines |
JP2002151518A (ja) * | 2000-03-08 | 2002-05-24 | Hitachi Ltd | 半導体装置およびその製造方法 |
US6475902B1 (en) * | 2000-03-10 | 2002-11-05 | Applied Materials, Inc. | Chemical vapor deposition of niobium barriers for copper metallization |
JP2003243499A (ja) * | 2002-02-15 | 2003-08-29 | Sony Corp | 半導体装置及びその製造方法 |
JP2003243392A (ja) * | 2002-02-18 | 2003-08-29 | Sony Corp | 半導体装置及びその製造方法 |
CN1449015A (zh) * | 2002-04-01 | 2003-10-15 | 海力士半导体有限公司 | 在半导体装置中形成金属互连层的方法 |
CN1536645A (zh) * | 2003-04-03 | 2004-10-13 | 台湾积体电路制造股份有限公司 | 可改善铜金属层结构的表面处理方法 |
US6844258B1 (en) * | 2003-05-09 | 2005-01-18 | Novellus Systems, Inc. | Selective refractory metal and nitride capping |
US7049702B2 (en) * | 2003-08-14 | 2006-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Damascene structure at semiconductor substrate level |
JP2005116630A (ja) * | 2003-10-03 | 2005-04-28 | Ebara Corp | 配線形成方法及び装置 |
US20050194255A1 (en) * | 2004-03-04 | 2005-09-08 | Tiwari Chandra S. | Self-activated electroless metal deposition |
US20060175708A1 (en) * | 2005-02-10 | 2006-08-10 | Nec Electronics Corporation | Semiconductor device and method of manufacturing the same |
TW200631060A (en) * | 2005-02-24 | 2006-09-01 | Taiwan Semiconductor Mfg Co Ltd | Composition and process for element displacement metal passivation |
US20070035029A1 (en) * | 2005-07-07 | 2007-02-15 | Stmicroelectronics S.A. | Production of a self-aligned CuSiN barrier |
US20070048991A1 (en) * | 2005-08-23 | 2007-03-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Copper interconnect structures and fabrication method thereof |
Also Published As
Publication number | Publication date |
---|---|
US7777344B2 (en) | 2010-08-17 |
US8349730B2 (en) | 2013-01-08 |
US20080251922A1 (en) | 2008-10-16 |
TW200841418A (en) | 2008-10-16 |
US20100267232A1 (en) | 2010-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI400770B (zh) | 積體電路結構及其製作方法 | |
US10943867B2 (en) | Schemes for forming barrier layers for copper in interconnect structures | |
US8039966B2 (en) | Structures of and methods and tools for forming in-situ metallic/dielectric caps for interconnects | |
US9385034B2 (en) | Carbonization of metal caps | |
JP4224434B2 (ja) | 半導体装置及びその製造方法 | |
US8440562B2 (en) | Germanium-containing dielectric barrier for low-K process | |
US6977218B2 (en) | Method for fabricating copper interconnects | |
US7799681B2 (en) | Method for forming a ruthenium metal cap layer | |
US10886225B2 (en) | BEOL alternative metal interconnects: integration and process | |
US8987085B2 (en) | Methods for improving uniformity of cap layers | |
US7977791B2 (en) | Selective formation of boron-containing metal cap pre-layer | |
JP2005347510A (ja) | 半導体装置及びその製造方法 | |
JP4482313B2 (ja) | 半導体素子の銅配線形成方法 | |
US20060264030A1 (en) | Wire structure and forming method of the same | |
US7432193B2 (en) | Method for fabricating a thin film and a metal line of a semiconductor device | |
CN109216265B (zh) | 一种形成金属扩散阻挡层的方法 | |
JP2005317788A (ja) | 半導体装置及びその製造方法 |