JP2005203487A - 電子装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 配線基板10とリードフレーム30とが導電性接合部材40を介して接合されてなる電子装置S1において、配線基板10の周辺部にて、リード端子30との接合部に対応した位置に、溝15が形成されており、リードフレーム30における配線基板10との接続端部が、導電性接合部材40を介して溝15にはめ込まれることにより、配線基板10とリードフレーム30との接合がなされている。
【選択図】 図1
Description
図1は、本発明の実施形態に係る電子装置S1の概略構成を示す図であり、(a)は概略平面図、(b)は(a)中のA−A線に沿った概略断面図である。
次に、本実施形態の電子装置S1の製造方法について、図2、図3、図4を参照して説明する。
ところで、本実施形態によれば、配線基板10とリード端子としてのリードフレーム30とが導電性接合部材40を介して接合されてなる電子装置S1において、配線基板10の周辺部にて、リードフレーム30との接合部に対応した位置に溝15が形成されており、リードフレーム30における配線基板10との接続端部が、導電性接合部材40を介して溝15にはめ込まれることにより、配線基板10とリードフレーム30との接合がなされていることを特徴とする電子装置S1が提供される。
次に、本実施形態の種々の好ましい形態について述べておく。
なお、配線基板に搭載される素子や部品は、上記した実施形態に記載されているものに特に限定されるものではない。
15…配線基板の溝、16…電極、18…金属体、
30…リード端子としてのリードフレーム、40…導電性接合部材。
Claims (11)
- 配線基板(10)とリード端子(30)とが導電性接合部材(40)を介して接合されてなる電子装置において、
前記配線基板(10)の周辺部にて、前記リード端子(30)との接合部に対応した位置に、溝(15)が形成されており、
前記リード端子(30)における前記配線基板(10)との接続端部が、前記導電性接合部材(40)を介して前記溝(15)にはめ込まれることにより、
前記配線基板(10)と前記リード端子(30)との接合がなされていることを特徴とする電子装置。 - 前記リード端子(30)と前記溝(15)とは、前記リード端子(30)の長手方向への移動を防止するように互いに引っかかる形状を有するものであることを特徴とする請求項1に記載の電子装置。
- 前記リード端子(30)は前記溝(15)に圧入されたものであることを特徴とする請求項1に記載の電子装置。
- 前記配線基板(10)はセラミック基板であることを特徴とする請求項1ないし3のいずれか1つに記載の電子装置。
- 前記配線基板(10)は複数の層(11、12、13、14)が積層されてなる積層基板であり、前記溝(15)は、前記積層された複数の層(11〜14)のうち外面側に位置する層(11、12)の一部が除去されたものとして構成されていることを特徴とする請求項1ないし4のいずれか1つに記載の電子装置。
- 前記溝(15)は、前記積層された複数の層(11、12、13、14)のうち外面側に位置する2以上の層(11、12、13)の一部が除去されたものとして構成されており、
前記一部が除去された2以上の層(11〜13)のうちの所定の2層(12、13)の間から前記溝(15)内へ引き出された電極(16)が設けられており、前記電極(16)と前記リード端子(30)とが前記導電性接合部材(40)を介して電気的に接続されていることを特徴とする請求項5に記載の電子装置。 - 前記所定の2層(12、13)のうちの少なくとも1層(12)の一部が、金属体(18)に置き換えられたものであり、
前記金属体(18)は、前記電極(16)と熱的および電気的に接続されていることを特徴とする請求項6に記載の電子装置。 - 前記溝(15)は、深さ方向に段差(15d)を有することにより開口部側の開口寸法は底部側の開口寸法よりも大きくなっているものであることを特徴とする請求項1ないし7のいずれか1つに記載の電子装置。
- 複数の層(11、12、13、14)が積層されてなる積層基板からなる配線基板(10)とリード端子(30)とが導電性接合部材(40)を介して接合されてなる電子装置を製造する製造方法であって、
前記配線基板(10)の周辺部にて、前記リード端子(30)との接合部に対応した位置に、溝(15)を形成する工程と、
前記リード端子(30)における前記配線基板(10)との接続端部を、前記導電性接合部材(40)を介して前記溝(15)にはめ込むことにより、前記配線基板(10)と前記リード端子(30)とを接合する工程とを備え、
前記溝(15)を形成する工程では、前記配線基板(10)を構成する複数の層(11〜14)のうち外面側に位置する層(11、12)に対して斜め方向から複数回、異なる角度で打ち抜き加工を行うことにより、
当該層(11、12)を貫通するとともに前記打ち抜き加工が行われた層(11、12)において一面側の開口寸法よりも他面側の開口寸法の方が大きい貫通溝(15)を形成することを特徴とする電子装置の製造方法。 - 前記打ち抜き加工は、パンチングによって行うことを特徴とする請求項9に記載の電子装置の製造方法。
- 前記打ち抜き加工は、レーザ照射によって行うことを特徴とする請求項9に記載の電子装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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---|---|---|---|---|
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A621 | Written request for application examination |
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