JP2005175752A - レベルシフタ回路 - Google Patents

Abstract

【課題】 リーク電流を低減できるレベルシフタ回路を提供する。
【解決手段】 レベル変換部１１のｎ型トランジスタＭ２１は、ｐ型トランジスタＭ１３及びｎ型トランジスタＭ２３と、第１インバータ１３と、第２インバータ１４とを介して入出力端子ｉｎｏｕｔに接続され、ｎ型トランジスタＭ２５を介して接地電位を供給する電源ラインに接続される。レベル変換部１１のｎ型トランジスタＭ２２は、ｐ型トランジスタＭ１４及びｎ型トランジスタＭ２４と、第１インバータ１３とを介して入出力端子ｉｎｏｕｔに接続され、ｐ型トランジスタＭ１５を介して電源電圧ＶＤＤを供給する電源ラインに接続される。電源電圧ＰＶＤＤを遮断する際には、制御端子ｃｎｔに入力された制御信号に基づいて、ｎ型トランジスタＭ２１がオフに、ｎ型トランジスタＭ２２がオンにされ、出力端子ｏｕｔから出力される信号がＬレベルに固定される。
【選択図】 図１

Description

本発明は、レベルシフタ回路に関し、更に詳しくは、信号の電圧レベルを変換するレベルシフタ回路に関する。

例えば、カーオーディオ用半導体装置では、時計や、ラジオ、カセット、ＣＤ、ＭＤ、ＦＭ多重、ＭＰ３、ＧＰＳナビゲーション、ＤＶＤなどの複数の機能を同じマイクロコンピュータを用いて制御することがある。この場合、複数の機能を実現する各部の電源電圧が、それぞれマイクロコンピュータの動作電源電圧と異なるときには、各部から入力する信号のレベルをマイクロコンピュータが扱う信号のレベルに統一する必要がある。このため、マイクロコンピュータには、入力した信号の電圧レベルを、自身の動作電源電圧レベルに変換するレベルシフタ回路が設けられる。

図３は、レベルシフタ回路を備える一般的なマイクロコンピュータの構成をブロック図で示している。この例では、マイクロコンピュータ２００は、各部の制御及び信号処理を行う内部制御回路２０２と、ラジオ機能を実現するラジオ部（図示せず）と内部制御回路２０２との間で信号の入出力を行う第１レベルシフタ回路２０１（Ａ）と、ＭＤ機能を実現するＭＤ部（図示せず）と内部制御回路２０２との間で信号の入出力を行う第２レベルシフタ回路２０１（Ｂ）とを有する。ラジオ部は、電圧ＰＶＤＤ（Ａ）、例えば５Ｖで動作し、ＭＤ部は、電圧ＰＶＤＤ（Ｂ）、例えば３Ｖで動作する。

内部制御回路２０２は、電源電圧ＶＤＤで動作し、電圧ＶＤＤレベルの信号を取り扱う。第１レベルシフタ回路２０１（Ａ）は、電圧ＶＤＤ及び電圧ＰＶＤＤ（Ａ）で動作する。第１レベルシフタ回路２０１（Ａ）は、入出力端子ｉｎｏｕｔを介してラジオ部から入力する電圧ＰＶＤＤ（Ａ）レベルの信号を電圧ＶＤＤレベルの信号に変換し、変換した信号を、出力端子ｏｕｔから内部制御回路２０２に向けて出力する。また、第１レベルシフタ回路２０１（Ａ）は、入力端子ｉｎを介して内部制御回路２０２から入力する電圧ＶＤＤレベルの信号をＰＶＤＤ（Ａ）レベルの信号に変換し、変換した信号を、入出力端子ｉｎｏｕｔからラジオ部に向けて出力する。

第２レベルシフタ回路２０１（Ｂ）は、電圧ＶＤＤ及び電圧ＰＶＤＤ（Ｂ）で動作する。第２レベルシフタ回路２０１（Ｂ）は、入出力端子ｉｎｏｕｔを介して、ＭＤ部から入力する電圧ＰＶＤＤ（Ｂ）レベルの信号を電圧ＶＤＤレベルの信号に変換し、変換した信号を、出力端子ｏｕｔから内部制御回路２０２に向けて出力する。また、第２レベルシフタ回路２０１（Ｂ）は、入力端子ｉｎを介して内部制御回路２０２から入力する電圧ＶＤＤレベルの信号をＰＶＤＤ（Ｂ）レベルの信号に変換し、変換した信号を、入出力端子ｉｎｏｕｔからＭＤ部に向けて出力する。

図４は、従来の一般的なレベルシフタ回路の構成を示している。この例では、入出力端子ｉｎｏｕｔから入力する信号の論理レベルと出力端子ｏｕｔから出力される信号の論理レベルとが正論理となり、入力端子ｉｎから入力される信号の論理レベルと入出力端子ｉｎｏｕｔから出力される信号の論理レベルとが正論理となる。レベルシフタ回路２０１は、電圧ＶＤＤで動作するＶＤＤ電源動作部２１７と、電圧ＰＶＤＤで動作するＰＶＤＤ電源動作部２１８とを有する。ＶＤＤ電源動作部２１７に配置されるレベル変換部２１１は、電圧ＰＶＤＤレベルの信号を、電圧ＶＤＤレベルの信号に変換する。これとは逆に、ＰＶＤＤ電源動作部２１８に配置されるレベル変換部２１２は、電圧ＶＤＤレベルの信号を、電圧ＰＶＤＤレベルの信号に変換する。

入力端子ｉｎに、Ｈレベル（ＶＤＤレベル）の信号が入力されると、レベル変換部２１２では、ｎ型トランジスタＭ４３はオフ、ｎ型トランジスタＭ４４はオンとなる。また、ｐ型トランジスタＭ３３は、そのゲート電位が接地電位となって、オンとなり、ｐ型トランジスタＭ３４は、そのゲート電位がＰＶＤＤ電位となって、オフとなる。これにより、レベル変換部２１２は、ｐ型トランジスタＭ３４とｎ型トランジスタＭ４４との接続ノードから、インバータ２１６に、接地電位（Ｌレベル）の信号を出力する。インバータ２１６は、入力信号を反転し、入出力端子ｉｎｏｕｔに、Ｈレベル（ＰＶＤＤレベル）の信号を出力する。

入出力端子ｉｎｏｕｔに、Ｈレベル（ＰＶＤＤレベル）の信号が入力されると、レベル変換部２１１では、ｎ型トランジスタＭ４２はオフ、ｎ型トランジスタＭ４１はオンとなる。また、ｐ型トランジスタＭ３２は、そのゲート電位が接地電位となって、オンとなり、ｐ型トランジスタＭ３１は、そのゲート電位がＶＤＤ電位となって、オフとなる。これにより、レベル変換部２１１は、ｐ型トランジスタＭ３２とｎ型トランジスタＭ４２との接続ノードから、出力端子ｏｕｔに、Ｈレベル（ＶＤＤレベル）の信号を出力する。

ここで、例えば、ＭＤ機能を使用しないときには、マイクロコンピュータ２００に入力する電圧ＰＶＤＤ（Ｂ）を遮断し、微小なリーク電流による消費電力を削減して、低消費電力化を図りたいという要望がある。しかし、電圧ＰＶＤＤ（Ｂ）を遮断すると、ＶＤＤ電源動作部２１７に配置されるレベル変換部２１１では、ｎ型トランジスタＭ４１及びＭ４２のゲートがオープンとなって、電圧ＶＤＤを供給する電源ラインから接地電位を供給する電源ラインに向かってリーク電流が流れるという問題が発生する。このため、従来のレベルシフタ回路２０１では、電圧ＰＶＤＤを遮断することができなかった。

上記問題を解決する技術としては、特許文献１に記載された技術が知られている。図５は、特許文献１に記載されたレベルシフタ回路の構成を示している。同図に示す構成は、図４に示すレベルシフタ回路２０１の入出力端子ｉｎｏｕｔから出力端子ｏｕｔまでの部分の構成に相当する。特許文献１では、低電位側の電源を遮断するときには、Ｈレベルの制御信号を第１及び第２ＮＯＲ回路３０１、３０２に入力し、第１及び第２ＮＯＲ回路３０１、３０２の出力をそれぞれ強制的に接地電位にして、レベル変換部３０３を構成するｎ型トランジスタＭ４１及びＭ４２の双方をオフにしている。このような構成を採用することで、低電位側の電源を遮断した場合であっても、高電位側の電源ラインから接地電位側の電源ラインに向かって流れるリーク電流を遮断でき、低消費電力化を図ることができるとしている。
特開平９−１３５１６０号公報

ところで、図５に示す回路では、レベル変換部３０３を構成するｎ型トランジスタＭ４１及びＭ４２の双方がオフとなるため、出力端子ＯＵＴはハイインピーダンス状態となる。このため、出力端子ＯＵＴに接続された次段のトランジスタのゲートに入力される電位が不安定となり、そのトランジスタにリーク電流が流れる事態が発生する。このように、特許文献１に記載の構成では、レベルシフタ回路３００自体の消費電力を削減することはできても、レベルシフタ回路３００を内蔵するマクロコンピュータ２００（図３）全体としてみたときには、消費電力の削減は不十分であった。

本発明は、上記従来技術の問題点を解消し、信号の電圧レベルを変換するレベルシフタ回路であって、一方の電源を遮断したときに他方の電源間で発生するリーク電流を防止でき、かつ、その他方の電源側の出力端子に接続されたトランジスタに流れるリーク電流についても防止できるレベルシフタ回路を提供することを目的とする。

上記目的を達成するために、本発明のレベルシフタ回路は、第１の高電位電源と第１の低電位電源とによって規定される第１の電圧レベルを有する第１の信号を入力し、第２の高電位電源と第２の低電位電源とによって規定される第２の電圧レベルを有する第２の信号を出力するレベルシフタ回路において、第１のノードで直列に接続され前記第２の高電位電源と第２の低電位電源との間に挿入された第１及び第２のトランジスタと、第２のノードで直列に接続され前記第２の高電位電源と第２の低電位電源との間に挿入された第３及び第４のトランジスタとを備え、前記第１の信号が前記第１のトランジスタのゲートに、前記第１の信号を反転した反転信号が前記第３のトランジスタのゲートにそれぞれ入力され、前記第１のノードを前記第４のトランジスタのゲートに、前記第２のノードを前記２のトランジスタのゲートにそれぞれ接続したレベル変換部と、前記第１の電源がオフのときに活性化される制御信号に応答して、前記第１及び第３のトランジスタの何れか一方をオンに他方をオフに制御する制御部とを備えることを特徴とする。

本発明のレベルシフタ回路では、制御信号に応答して、レベル変換部の第１及び第３のトランジスタの一方をオンにし、他方をオフにする構成を採用する。レベル変換部では、第１及び第３のトランジスタの一方がオンに、他方がオフになると、オンとなった第１又は第２のトランジスタに直列に接続された第２又は第４のトランジスタはオフとなり、オフとなった第１又は第２のトランジスタに直列に接続された第２又は第４のトランジスタはオンとなって、例えば、第１のノード又は第２のノードから出力する第２の信号が、第２の高電位電源の電圧又は第２の低電位電源の電圧に固定される。これにより、本発明のレベルシフタ回路では、第１の高電位電源の供給が遮断された際に、第１及び第３のトランジスタのゲート電位が不定となることによって生じるレベル変換部で発生するリーク電流を防止できると共に、レベルシフタ回路の出力に接続されたトランジスタで発生するリーク電流を防止できる。なお、本発明のレベルシフタ回路は、第１のノードから第２の信号を出力するとき、第２のノードから第２の信号の反転信号を出力する構成を採用することができる。

本発明のレベルシフタ回路では、前記制御信号に応答して、第１の信号及び前記反転信号をそれぞれ前記第１及び第３のトランジスタのゲートから遮断するトランスファーゲートを更に備えることが好ましい。この場合、第１及び第３のゲートを前段の回路から切り離すことができる。

本発明のレベルシフタ回路では、前記制御部は、前記第１の電圧がオフのとき、前記レベル変換部から出力される前記第２の信号がＨレベルに固定されるように前記第１及び第３のトランジスタを制御する構成を採用することができる。例えばレベルシフタ回路が、第１のノードから第２の信号を出力するとき、制御部が、制御信号に応答して、第１のトランジスタをオフに、第３のトランジスタをオンにする構成を採用することで、第１ノードから、Ｈレベルに固定された第２の信号を出力させることができる。

本発明のレベルシフタ回路では、上記に代えて、前記制御部は、前記第１の電圧がオフのとき、前記レベル変換部から出力される前記第２の信号がＬレベルに固定されるように前記第１及び第３のトランジスタを制御する構成を採用することができる。例えばレベルシフタ回路が、第１のノードから第２の信号を出力するとき、上記とは逆に、制御部が、制御信号に応答して、第１のトランジスタをオンに、第３のトランジスタをオフにする構成を採用することで、第１ノードから、Ｈレベルに固定された第２の信号を出力させることができる。

本発明のレベルシフタ回路では、制御部が、レベル変換部の第１及び第３のトランジスタの一方をオンにし、他方をオフにすることで、第１の高電位電源の供給が遮断された際に、レベル変換部で発生するリーク電流を防止できると共に、レベルシフタ回路の出力に接続されたトランジスタで発生するリーク電流を防止できる。

以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１は、本発明の第１実施形態例のレベルシフタ回路の構成を回路図として示している。この例では、図４の例と同様に、入出力端子ｉｎｏｕｔから入力する信号の論理レベルと出力端子ｏｕｔから出力される信号の論理レベルとが正論理となり、入力端子ｉｎから入力される信号の論理レベルと入出力端子ｉｎｏｕｔから出力される信号の論理レベルとが正論理となる。レベルシフタ回路１００は、例えば図３に示すマイクロコンピュータ２００に内蔵される。

レベルシフタ回路１００は、ＶＤＤ電源動作部２１と、ＰＶＤＤ電源動作部２２とを有する。ＶＤＤ電源動作部２１には、レベル変換部１１と、インバータ１５及び１６と、ｐ型トランジスタＭ１３〜Ｍ１５と、ｎ型トランジスタＭ２３〜Ｍ２５とが配置され、これらの要素は、それぞれ電源電圧ＶＤＤ（第２の高電位電源）で動作する。ＰＶＤＤ電源動作部２２には、レベル変換部１２と、インバータ１３、１４、及び、１７とが配置され、これらの要素は、それぞれ電源電圧ＰＶＤＤ（第１の高電位電源）で動作する。

第１インバータ１３は、入出力端子ｉｎｏｕｔから電圧ＰＶＤＤをＨレベルとする信号を入力し、入力信号を反転して出力する。第２インバータ１４は、第１インバータ１３の出力信号を入力し、第１インバータ１３と同様に、入力信号を反転して出力する。レベル変換部１１は、ｐ型トランジスタＭ１１及びＭ１２とｎ型トランジスタＭ２１及びＭ２２とを有する。ｐ型トランジスタＭ１１及びｎ型トランジスタＭ２１は、互いのドレイン同士が接続されて、電源電圧ＶＤＤを供給する電源ラインと接地電位を供給する電源ラインとの間に挿入される。ｐ型トランジスタＭ１２及びｎ型トランジスタＭ２２は、互いのドレイン同士が接続されて、電源電圧ＶＤＤを供給する電源ラインと接地電位を供給する電源ラインとの間に、ｐ型トランジスタＭ１１及びｎ型トランジスタＭ２１に対して並列に挿入される。

ｐ型トランジスタＭ１１のゲートは、ｐ型トランジスタＭ１２のドレインに接続され、ｐ型トランジスタＭ１２のゲートは、ｐ型トランジスタＭ１１のドレインに接続される。ｐ型トランジスタＭ１２及びｎ型トランジスタＭ２２のドレインは出力端子ｏｕｔに接続され、レベル変換部１１は、出力端子ｏｕｔに、電源電圧ＶＤＤをＨレベルとする信号（第２の信号）を出力する。

インバータ１５は、制御端子ｃｎｔから入力される信号を反転する。一対のｐ型トランジスタＭ１３及びｎ型トランジスタＭ２３は、トランスファーゲートを構成し、第２インバータ１４の出力と、レベル変換部１１のｎ型トランジスタＭ２１のゲートとの間に挿入される。ｐ型トランジスタＭ１３及びｎ型トランジスタＭ２３は、制御端子ｃｎｔに入力される制御信号に基づいて、第２インバータ１４の出力とｎ型トランジスタＭ２１のゲートとの間を接続し、或いは、その接続を解除する。

一対のｐ型トランジスタＭ１４及びｎ型トランジスタＭ２４は、トランスファーゲートを構成し、第１インバータ１３の出力と、レベル変換部１１のｎ型トランジスタＭ２２のゲートとの間に挿入される。ｐ型トランジスタＭ１３及びｎ型トランジスタＭ２３は、制御端子ｃｎｔに入力される制御信号に基づいて、第１インバータ１３の出力とｎ型トランジスタＭ２２のゲートとの間を接続し、或いは、その接続を解除する。

ｐ型トランジスタＭ１５及びｎ型トランジスタＭ２５は制御部を構成し、制御端子ｃｎｔから入力する制御信号に基づいて、ｎ型トランジスタＭ２１及びＭ２２の何れか一方をオンとし、他方をオフにする。ｎ型トランジスタＭ２５は、レベル変換部１１のｎ型トランジスタＭ２１のゲートと、接地電位を供給する電源ラインとの間に挿入され、そのゲートは、制御端子ｃｎｔに接続される。ｐ型トランジスタＭ１５は、レベル変換部１１のｎ型トランジスタＭ２２のゲートと、電源電圧ＶＤＤを供給する電源ラインとの間に挿入され、そのゲートは、インバータ１５を介して制御端子ｃｎｔに接続される。

以下、レベルシフタ回路１００の動作について説明する。レベルシフタ回路１００が入出力端子ｉｎｏｕｔから電圧ＰＶＤＤをＨレベルとする信号を入力する際には、制御端子ｃｎｔには、Ｌレベル（非活性化レベル）の制御信号が入力される。この制御信号に基づいて、レベルシフタ回路では、第２インバータ１４の出力とレベル変換部１１のｎ型トランジスタＭ２１のゲートとが接続され、第１インバータ１３の出力とレベル変換部１１のｎ型トランジスタＭ２２のゲートとが接続される。また、ｐ型トランジスタＭ１５及びｎ型トランジスタＭ２５は、それぞれオフとなる。

制御端子ｃｎｔから入力される信号がＬレベルのときには、レベルシフタ回路１００は、従来の一般的なレベルシフタ回路２０１（図４）と等価である。また、レベルシフタ回路１００の入力端子ｉｎから入出力端子ｉｎｏｕｔまでの部分の回路構成は、従来の一般的なレベルシフタ回路２０１の入力端子ｉｎから入出力端子ｉｎｏｕｔまでの部分の回路構成と同じである。このため、レベルシフタ回路１００が、入出力端子ｉｎｏｕｔから入力した、電圧ＰＶＤＤをＨレベルとする信号を、電源電圧ＶＤＤをＨレベルとする信号に変換する際の動作は、従来の一般的なレベルシフタ回路２０１の動作と同様である。また、レベルシフタ回路１００が入力端子ｉｎから入力した、電源電圧ＶＤＤをＨレベルとする信号を、電圧ＰＶＤＤをＨレベルとする信号に変換する際の動作は、従来の一般的なレベルシフタ回路２０１の動作と同様である。

制御端子ｃｎｔに、Ｈレベル（活性化レベル）の制御信号が供給されると、その制御信号に基づいて、レベルシフタ回路１００では、第２インバータ１４の出力とレベル変換部１１のｎ型トランジスタＭ２１のゲートとの間の接続が解除され、第１インバータ１３の出力とレベル変換部１１のｎ型トランジスタＭ２２のゲートとの間の接続が解除される。また、ｐ型トランジスタＭ１５及びｎ型トランジスタＭ２５は、それぞれオンとなる。これにより、ｎ型トランジスタＭ２１は、そのゲートに接地電位が供給されてオフとなり、ｎ型トランジスタＭ２２は、そのゲートに電源電圧ＶＤＤが供給されてオンとなる。

レベル変換部１１では、ｎ型トランジスタＭ２１がオフ、ｎ型トランジスタＭ２２がオンとなることで、ｐ型トランジスタＭ１１は、そのゲートに接地電位が供給されてオンとなり、ｐ型トランジスタＭ１２は、そのゲートに電源電圧ＶＤＤが供給されてオフとなる。レベル変換部１１は、この状態を安定状態として保つ。レベル変換部１１の各部がこのような状態になることにより、レベルシフタ回路１００は、出力端子ｏｕｔからは、Ｌレベルに固定された信号を安定的に出力する。

本実施形態例では、制御端子ｃｎｔから入力するＨレベルの制御信号に基づいて、レベル変換部１１のｎ型トランジスタＭ２１をオフにし、ｎ型トランジスタＭ２２をオンにする構成を採用する。この場合、上記したように、ｐ型トランジスタＭ１１及びｎ型トランジスタＭ２２がオン、ｐ型トランジスタＭ１２及びｎ型トランジスタＭ２１がオフとなって、レベル変換部１１は安定状態を保つ。このように、レベル変換部１１では、ｐ型トランジスタＭ１１及びｎ型トランジスタＭ２１の何れか一方がオフとなり、ｐ型トランジスタＭ１２及びｎ型トランジスタＭ２２の何れか一方がオフとなっている。このため、レベルシフタ回路１００では、電圧ＰＶＤＤの供給を遮断した場合であっても、電源電圧ＶＤＤを供給する電源ラインから接地電位を供給する電源ラインに向かってリーク電流が流れず、レベルシフタ回路１００自体の低消費電力化を図ることができる。

また、本実施形態例では、レベルシフタ回路１００は、制御端子ｃｎｔにＨレベルの信号が入力されると、その直前に、出力端子ｏｕｔから出力していた信号がＨレベル（ＶＤＤレベル）であったか、或いは、Ｌレベルであったかとは無関係に、Ｌレベルの信号を出力する。このようにすることで、例えば出力端子ｏｕｔの次段に接続されるトランジスタとしてｎ型トランジスタを採用する場合には、そのｎ型トランジスタに流れるリーク電流を防止することができ、レベルシフタ回路１００を有する半導体装置全体での消費電流を削減することができる。

図２は、本発明の第２実施形態例のレベルシフタ回路を示している。本実施形態例のレベルシフタ回路１００ａは、第１実施形態例のレベルシフタ回路１００とは逆に、制御端子ｃｎｔに入力する制御信号がＬレベル（活性化レベル）のときに、出力端子ｏｕｔからＨレベル（ＶＤＤレベル）の信号を出力するように構成される。

ｐ型トランジスタＭ１８は、レベル変換部１１のｎ型トランジスタＭ２１のゲートと、電源電圧ＶＤＤを供給する電源ラインとの間に挿入され、そのゲートは、制御端子ｃｎｔに接続される。ｎ型トランジスタＭ２８は、レベル変換部１１のｎ型トランジスタＭ２２のゲートと、接地電位を供給する電源ラインとの間に挿入され、そのゲートは、インバータ１５を介して制御端子ｃｎｔに接続される。

制御端子ｃｎｔにＬレベルの信号が供給されると、第２インバータ１４の出力とレベル変換部１１のｎ型トランジスタＭ２１のゲートとの接続は解除され、第１インバータ１３の出力とレベル変換部１１のｎ型トランジスタＭ２２のゲートとの接続は解除される。また、ｐ型トランジスタＭ１８及びｎ型トランジスタＭ２８は、それぞれオンとなって、ｎ型トランジスタＭ２２はオフに、ｎ型トランジスタＭ２１はオンとなる。

レベル変換部１１では、ｎ型トランジスタＭ２１がオン、ｎ型トランジスタＭ２２がオフとなることで、ｐ型トランジスタＭ１２は、そのゲートに接地電位が供給されてオンとなり、ｐ型トランジスタＭ１１は、そのゲートに電源電圧ＶＤＤが供給されてオフとなる。レベル変換部１１は、この状態を安定状態として保つ。レベル変換部１１の各部がこのような状態になることにより、レベルシフタ回路１００ａは、出力端子ｏｕｔから、Ｈレベルに固定された信号を安定的に出力する。

本実施形態例では、制御端子ｃｎｔから入力するＬレベルの制御信号に基づいて、レベル変換部１１のｎ型トランジスタＭ２１をオンにし、ｎ型トランジスタＭ２２をオフにする構成を採用する。この場合にも、レベル変換部１１では、電源電圧ＶＤＤを供給する電源ラインと接地電位を供給する電源ラインとの間に挿入されるｐ型トランジスタＭ１１及びｎ型トランジスタＭ２１の何れか一方がオフとなり、ｐ型トランジスタＭ１２及びｎ型トランジスタＭ２２の何れか一方がオフとなる。このため、本実施形態例のレベルシフタ回路１００ａでは、第１実施形態例のレベルシフタ回路１００と同様に、電圧ＰＶＤＤの供給を遮断した場合であっても、電源電圧ＶＤＤを供給する電源ラインから接地電位を供給する電源ラインに向かってリーク電流が流れず、レベルシフタ回路１００ａ自体の低消費電力化を図ることができる。

また、本実施形態例では、レベルシフタ回路１００ａは、制御端子ｃｎｔにＬレベルの信号が入力されると、その直前に、出力端子ｏｕｔから出力していた信号がＨレベル（ＶＤＤレベル）であったか、或いは、Ｌレベルであったかとは無関係に、Ｈレベルの信号を出力する。このようにすることで、例えば出力端子ｏｕｔの次段に接続されるトランジスタとしてｐ型トランジスタを採用する場合には、そのｐ型トランジスタに流れるリーク電流を防止することができ、第１実施形態例と同様に、レベルシフタ回路１００ａを有する半導体装置全体での消費電流を削減することができる。

なお、制御端子ｃｎｔに入力する制御信号の論理レベルについては、レベル変換部１１のｎ型トランジスタＭ２１又はｎ型トランジスタＭ２２の何れか一方を安定的にオンにして、出力端子ｏｕｔからＨレベル（ＶＤＤレベル）又はＬレベルの信号を安定的に出力するのに十分な電圧レベルであればよいため、制御信号は、Ｈレベルを電源電圧ＶＤＤとする信号である必要はない。また、制御信号のＨレベルを電源電圧ＶＤＤとしないときには、制御信号を反転するインバータ１５は、電源電圧ＶＤＤで動作する必要はなく、それよりも低い電圧で動作してもよい。

制御端子ｃｎｔに入力する制御信号に基づいて、出力端子ｏｕｔから出力される信号をＬレベル又はＨレベル（ＶＤＤレベル）に固定する際にレベル変換部１１のｎ型トランジスタＭ２１及びｎ型トランジスタＭ２２のゲートにそれぞれ供給する電位については、上記と同様に、レベル変換部１１のｎ型トランジスタＭ２１又はｎ型トランジスタＭ２２の何れか一方を安定的にオンにするのに十分な電位であればよく、接地電位と電源電圧ＶＤＤには限定されない。また、ｐ型トランジスタＭ１３及びｎ型トランジスタＭ２３と、ｐ型トランジスタＭ１４及びｎ型トランジスタＭ２４についても、レベル変換部１１のｎ型トランジスタＭ２１又はｎ型トランジスタＭ２２のゲートに、ｎ型トランジスタＭ２１又はｎ型トランジスタＭ２２の何れか一方が安定的にオンとなるようなレベルの電圧が供給されるようにするものであれば、ｐ型トランジスタＭ１３及びｎ型トランジスタＭ２３とｐ型トランジスタＭ１４及びｎ型トランジスタＭ２４とを用いることには限定されない。

以上、本発明をその好適な実施形態例に基づいて説明したが、本発明のレベルシフタ回路は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の第１実施形態例のレベルシフタ回路の構成を示す回路図。 本発明の第２実施形態例のレベルシフタ回路の構成を示す回路図。 レベルシフタ回路を備える一般的なマイクロコンピュータの構成を示すブロック図。 従来の一般的なレベルシフタ回路の構成を示すブロック図。 特許文献１に記載されたレベルシフタ回路の構成を示すブロック図。

符号の説明

１００：半導体装置
１１、１２：レベル変換部
１３〜１７：インバータ
２１：ＶＤＤ電源動作部
２２：ＰＶＤＤ電源動作部
２００：マイクロコンピュータ
２０１：レベルシフタ回路
２０２：内部制御回路
Ｍ１１〜Ｍ１８：ｐ型トランジスタ
Ｍ２１〜Ｍ２８：ｎ型トランジスタ
ｃｎｔ：制御端子
ｉｎｏｕｔ：入出力端子
ｉｎ：入力端子
ｏｕｔ：出力端子

Claims (4)

1. 第１の高電位電源と第１の低電位電源とによって規定される第１の電圧レベルを有する第１の信号を入力し、第２の高電位電源と第２の低電位電源とによって規定される第２の電圧レベルを有する第２の信号を出力するレベルシフタ回路において、
   第１のノードで直列に接続され前記第２の高電位電源と第２の低電位電源との間に挿入された第１及び第２のトランジスタと、第２のノードで直列に接続され前記第２の高電位電源と第２の低電位電源との間に挿入された第３及び第４のトランジスタとを備え、前記第１の信号が前記第１のトランジスタのゲートに、前記第１の信号を反転した反転信号が前記第３のトランジスタのゲートにそれぞれ入力され、前記第１のノードを前記第４のトランジスタのゲートに、前記第２のノードを前記２のトランジスタのゲートにそれぞれ接続したレベル変換部と、
   前記第１の電源がオフのときに活性化される制御信号に応答して、前記第１及び第３のトランジスタの何れか一方をオンに他方をオフに制御する制御部とを備えることを特徴とするレベルシフタ回路。
2. 前記制御信号に応答して、第１の信号及び前記反転信号をそれぞれ前記第１及び第３のトランジスタのゲートから遮断するトランスファーゲートを更に備える、請求項１に記載のレベルシフタ回路。
3. 前記制御部は、前記第１の電圧がオフのとき、前記レベル変換部から出力される前記第２の信号がＨレベルに固定されるように前記第１及び第３のトランジスタを制御する、請求項１又は２に記載のレベルシフタ回路。
4. 前記制御部は、前記第１の電圧がオフのとき、前記レベル変換部から出力される前記第２の信号がＬレベルに固定されるように前記第１及び第３のトランジスタを制御する、請求項１又は２に記載のレベルシフタ回路。

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